CN114256143A - 半导体制造方法和半导体结构 - Google Patents
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Abstract
本发明涉及一种半导体制造方法和半导体结构，包括如下步骤：在半导体基板上形成金属层沟槽；在所述金属层沟槽上沉积金属保护层和旋涂硬掩模；在所述金属层沟槽下形成金属层连接结构；去除旋涂硬掩模和金属保护层，填充金属，形成金属层。通过在金属层沟槽上沉积金属保护层和旋涂硬掩模，使沉积金属保护层覆盖金属层沟槽；再在金属层沟槽下形成金属层连接结构，能够减少等离子处理工艺在金属层沟槽导致的介电常数变化，从而改善半导体元件的性能。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体制造方法和半导体结构。
背景技术
随着半导体元件的集成度逐渐增加，电子集成电路的线宽缩小，其线结构体的大小逐渐精细化，同时线结构体件之间的间距也逐渐缩小，从而导在形成金属线结构时产生的寄生电容增加，半导体元件性能的改善变得困难。然而，半导体结构体产生的电阻和电容会导致RC延迟时间增加。为了减少RC延迟时间，提升半导体元件性能，现在的努力方向是减少金属线和金属线间绝缘的介质层的介电率，业界对减少绝缘体的介电常数进行了许多努力，现已开发出介电层常数在2.5左右的Low K绝缘材料，并广泛应用。
但是，即使使用了低介电常数的电介质层，在沉积工艺后，为了制作金属配线与连接结构而进行干式刻蚀与湿式刻蚀工艺时，因为等离子处理工艺导致膜质受到损伤，会使沉积的绝缘膜的介电常数变高。
因此，需要一种能够降低因为等离子处理工艺导致的绝缘膜的介电常数变高的半导体制造方法和半导体结构。
发明内容
针对上述存在的问题，本申请提供了一种半导体制造方法，包括如下步骤：在半导体基板上形成金属层沟槽；在所述金属层沟槽上沉积金属保护层和旋涂硬掩模；在所述金属层沟槽下形成金属层连接结构；去除旋涂硬掩模和金属保护层，填充金属，形成金属层。
针对上述存在的问题，本申还请提供了一种半导体结构，根据上述方法形成。
本申请的优点在于：通过在金属层沟槽上沉积金属保护层和旋涂硬掩模，使沉积金属保护层覆盖金属层沟槽；再在金属层沟槽下形成金属层连接结构，能够减少等离子处理工艺在金属层沟槽导致的介电常数变化，从而改善半导体元件的性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了现有的半导体结构中膜质损伤的结构示意图；
图2示出了现有的半导体结构的刻蚀金属层的示意图；
图3示出了现有的半导体结构的去除旋涂硬掩模的示意图；
图4示出了本申请实施方式的半导体结构示意图；
图5示出了本申请实施方式的半导体制造方法的步骤示意图；
图6示出了本申请实施方式的刻蚀金属层的示意图；
图7示出了本申请实施方式的去除旋涂硬掩模的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
图1示出通常的膜质损伤的结构示意图，为了进行绝缘，在金属层配线结构130之间有电介质层110存在，其中，金属层配线结构130包括：金属层沟槽130a和/或金属层连接结构130b。填充的电介质通常为比硅氧化物的介电常数值更小的绝缘物质，包括：低介电常数材料(Low-k Dielectric Material)或超低介电常数材料(Ultra Low-k Material)。金属层连接线结构130b，包括连接结构(Contact Hole)或通孔(Via)，在藉由刻蚀工艺形成时，其防蚀层120可以使用与金属层沟槽130之间的电介质层110有蚀刻选择性(EtchSelectivity)差异的绝缘物质，通常使用氮化硅(SiN)，或者是比氮化硅介电常数值还要更低的绝缘物质。金属层配线结构130与电介质层110之间还可以包括阻挡金属(BarrierMetal)层160。
一般制作多层金属配线结构130的常用方法为大马士革工艺。大马士革工艺经历形成金属配线结构130的曝光工艺与刻蚀工艺，以及为了形成金属层连接结构130b的连接结构或通孔的曝光工艺与刻蚀工艺。如图2所示，此时，需要对电介质层110b进行干式刻蚀，先做出金属层沟槽130a，沉积旋涂硬掩模150，再使用光刻胶170，以干式刻蚀做出金属层连接结构130b，之后刻蚀并去除旋涂硬掩模150。然而，这种方法在使用灰化(Ashing)等干式刻蚀的方法去除旋涂硬掩模150时，金属配线结构130外侧的由低介电常数的电介质形成的电介质层110会受到等离子的损伤电介质层，如图3所示，等离子引起的膜质损伤在电介质层110中形成膜质损伤部分140，导致包括膜质损伤部分140的绝缘膜层110的介电常数变高，使得RC延迟时间增加，对半导体元件性能产生不良的影响。
本申请实施方式制造的半导体，包括：在金属层配线结构130中填充金属后形成的金属层135，金属层配线结构130之间的电介质层110，以及在金属层135和电介质层110上沉积的防蚀层120。其中金属层配线结构130周围的膜质损伤部分140明显减少，只存在于金属层连接结构130b周围。如图4所示，具体可以包括，第一金属层135a，在第一金属层135a和第二金属层135b之间的第一防蚀层120a。在第一金属层外侧的第一电介质层110a，在第二金属层135b外侧的第二电介质层110b，以及在第二金属层135b上的第二防蚀层120b。其中，第二金属层135b包括填充了金属的金属层配线结构130；金属层配线结构130包括：金属层沟槽130a和金属层连接结构130b。金属层配线结构130与电介质层110之间还可以包括阻挡金属层160。
图5示出本申请实施方式的半导体的制造方法，示例方法始于操作501，在半导体基板上形成金属层沟槽130a。在半导体基板上沉积电介质，形成电介质层110b。使用干式刻蚀的方式刻蚀电介质层110b，形成金属层沟槽130a。
继续操作502，在金属层沟槽130a上沉积金属保护层180和旋涂硬掩模150。如图6所示，在金属层沟槽130a上沉积金属保护层180，之后在金属保护层180上沉积旋涂硬掩模150，使沉积的旋涂硬掩模150覆盖住金属保护层180，并将金属层沟槽130a填满。其中，除旋涂硬掩模150包括：空隙填充材料(Gap Fill Material)。金属保护层180的材料包括：钛(Ti)和氮化钛(TiN)等材料。
继续操作503，在金属层沟槽130a下形成金属层连接结构130b。如图6所示，在旋涂硬掩模150上涂布光刻胶170，使用干式刻蚀的方式刻蚀旋涂硬掩模150、金属保护层180和电介质层110b，在一个或多个金属层沟槽130a下形成金属层连接结构130b。金属连接结构130b穿过第一防蚀层120a，与第一金属层135a接触。
继续操作504，去除旋涂硬掩模150和金属保护层180，填充金属，形成金属层135。如图7所示，去除光刻胶170，使用灰化工艺去除旋涂硬掩模150。之后去除金属保护层180，在金属层连接结构130b和金属层沟槽130a中填充金属，形成金属层135b，如图4所示。在填充金属之前，还可以在金属层连接结构130b和金属层沟槽130a中形成阻挡金属层180。在形成金属层135b之后，还包括：平坦化金属层135b和电介质层110b，在金属层135b和电介质层110b上沉积防蚀层120b。在沉积防蚀层120b之后，还包括在防蚀层120b上继续形成金属层。其中，阻挡金属层180的材料包括：钛、氮化钛、钽(Ta)和氮化钽(TaN)等材料。由于此方法在金属层沟槽130a中沉积金属保护层180，所以在最终形成的金属层配线结构130中，其金属层沟槽130a外侧的膜质损伤部分减少。
本申请的实施方式还提出一种半导体结构，根据上述方法形成。根据方法的不同，减少金属层连接结构外侧或金属层沟槽外侧的膜质损伤部分。
本申请实施方式中的方法通过在金属层沟槽上沉积金属保护层和旋涂硬掩模，使沉积金属保护层覆盖金属层沟槽；再在金属层沟槽下形成金属层连接结构，能够减少等离子处理工艺在金属层沟槽导致的介电常数变化，从而改善半导体元件的性能。通过填充低介电常数材料或超低介电常数材料的电介质层够减少RC延迟时间，提升多层金属配线结构的半导体元件特性和可靠性。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (11)
1.一种半导体制造方法，其特征在于，包括如下步骤：
在半导体基板上形成金属层沟槽；
在所述金属层沟槽上沉积金属保护层和旋涂硬掩模；
在所述金属层沟槽下形成金属层连接结构；
去除旋涂硬掩模和金属保护层，填充金属，形成金属层。
2.如权利要求1所述的半导体制造方法，其特征在于，所述在半导体基板上形成金属层沟槽，包括如下步骤：
在半导体基板上沉积电介质，形成电介质层；
使用干式刻蚀的方式刻蚀所述电介质层，形成金属层沟槽。
3.如权利要求1所述的半导体制造方法，其特征在于，所述在所述金属层沟槽上沉积金属保护层和旋涂硬掩模，包括如下步骤：
在所述金属层沟槽上沉积金属保护层；
在所述金属保护层上沉积旋涂硬掩模，使沉积的旋涂硬掩模覆盖住金属保护层。
4.如权利要求1所述的半导体制造方法，其特征在于，所述在所述金属层沟槽下形成金属层连接结构，包括如下步骤：
在所述旋涂硬掩模上涂布光刻胶；
使用干式刻蚀的方式刻蚀所述旋涂硬掩模、金属保护层和电介质层，在所述金属层沟槽下形成金属层连接结构。
5.如权利要求1所述的半导体制造方法，其特征在于，所述去除旋涂硬掩模和金属保护层，填充金属，形成金属层，包括如下步骤：
去除光刻胶；
使用灰化工艺去除旋涂硬掩模；
去除金属保护层；
在所述金属层连接结构和金属层沟槽中填充金属，形成金属层。
6.如权利要求5所述的半导体制造方法，其特征在于，在所述金属层连接结构和金属层沟槽中填充金属，形成金属层之前，还包括：
在所述金属层连接结构和金属层沟槽中形成阻挡金属层。
7.如权利要求6所述的半导体制造方法，其特征在于，所述阻挡金属层的材料包括：钛、氮化钛、钽和氮化钽。
8.如权利要求1所述的半导体制造方法，其特征在于，在所述去除旋涂硬掩模和金属保护层，填充金属，形成金属层之后，还包括：
在所述金属层和电介质层上沉积防蚀层。
9.如权利要求8所述的半导体制造方法，其特征在于，在所述在所述金属层和电介质上沉积防蚀层之后，还包括：
在防蚀层上形成金属层
10.如权利要求1所述的半导体制造方法，其特征在于，所述金属保护层的材料包括：钛和氮化钛。
11.一种半导体结构，其特征在于，根据权利要求1至10中的任一项的方法形成。
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