CN112736029B - 一种半导体器件及形成方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件及形成方法。在本发明实施例中，采用电阻温度系数小于300ppm的材料形成电阻图案，并将电阻图案电连接到半导体器件的其它结构，提高了电阻图案的稳定性，能够提高半导体器件的可靠性。

Description

一种半导体器件及形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的性能还需要提高。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件及形成方法，以提高半导体器件的性能。
第一方面，本发明实施例提供一种半导体器件的形成方法，所述方法包括：
提供前端器件层；
在所述前端器件层上形成第一导电层；
沉积介质层覆盖所述第一导电层；
在所述介质层上形成电阻材料层，所述电阻材料层的材料为电阻温度系数小于300ppm/℃的材料；
图案化所述电阻材料层形成电阻图案；以及
形成导电通孔和第二导电层，与所述电阻图案形成电连接。
进一步地，所述电阻材料层的材料为氮化钽。
进一步地，所述第一导电层为覆盖所述前端器件层的导电材料层；
在所述图案化所述电阻材料层形成电阻图案之后，在所述形成导电通孔和第二导电层，所述方法还包括：
保留图案化所述电阻材料层的第一掩膜，在所述介质层上形成用于形成导电连接结构的第二掩膜；
基于所述第一掩膜和所述第二掩膜进行刻蚀，以图案化所述第一导电层。
进一步地，所述介质层的材料为正硅酸乙酯，所述介质层的厚度大于等于2000埃。
进一步地，所述第一导电层为位于所述前端器件层上的导电图案；
所述形成第一导电层具体为：
在所述前端器件层上形成导电材料层；
图案化所述导电材料层形成作为导电连接结构的第一导电层。
进一步地，所述电阻图案不与所述导电连接结构重叠。
进一步地，所述介质层的材料为氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
进一步地，所述导电通孔和第二导电层还与所述第一导电层中的导电连接结构形成电连接。
第二方面，本发明实施例提供一种半导体器件，所述半导体器件包括：
前端器件层；
第一导电图案，所述第一导电图案形成在前端器件层上；
介质层，所述介质层覆盖所述第一导电图案；
电阻图案，所述电阻图案形成在所述介质层上，所述电阻图案的材料为电阻温度系数小于300ppm/℃的材料；以及
导电通孔和第二导电层，所述导电通孔和所述第二导电层与所述电阻图案电连接。
进一步地，所述电阻图案的材料为氮化钽。
进一步地，所述导电通孔和第二导电层还与所述第一导电图案中的导电连接结构形成电连接。
进一步地，所述介质层的材料为氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
进一步地，所述介质层的材料为正硅酸乙酯，所述介质层的厚度大于等于2000埃。
在本发明实施例中，采用电阻温度系数小于300ppm/℃的材料形成电阻图案，并将电阻图案电连接到半导体器件的其它结构，提高了电阻图案的稳定性，能够提高半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是本发明第一实施例的半导体器件的形成方法的流程图；
图2-图9是本发明第一实施例的半导体器件的形成方法的各步骤形成的结构的示意图；
图10是本发明第二实施例的半导体器件的形成方法的流程图；
图11-图15是本发明第二实施例的半导体器件的形成方法的各步骤形成的结构的剖面示意图；
图16是本发明第三实施例的半导体器件的结构示意图；
图17是本发明第四实施例的半导体器件的结构示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
除非上下文明确要求，否则在本申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本申请文件的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请文件的描述中，需要理解的是，术语“层”在其最广泛的意义上被使用，从而包括膜、盖层或类似，并且一个层可以包括多个子层。
在本申请文件的描述中，需要理解的是，贯穿说明书提及用于选择性地去除多晶硅、氮化硅、二氧化硅、金属、光致抗蚀剂、聚酰亚胺或类似材料的半导体制造领域中已知的传统蚀刻技术包括例如湿化学蚀刻、反应离子(等离子体)蚀刻(RIE)、洗涤、湿清洗、预清洗、喷淋清洗、化学机械研磨工艺(Chemical Mechanical Polishing，CMP)以及类似的工艺。这里参照这种工艺的例子对特定的实施例进行描述。然而，本申请文件以及对于特定沉积技术的参照不应当限于所描述的。在一些例子中，两种这样的技术可以互换。例如，剥离光致抗蚀剂可以包括将样本浸泡在湿化学浴中或可代替地将湿化学品直接喷涂在样本上。
半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。常用的半导体器件包括电阻器件。由于对集成电路组件容量要求愈来愈大但相对于芯片尺寸要求愈来愈小，因此，电阻器件在不同温度下的稳定性尤为重要。电阻温度系数(TemperatureCoefficient of Resistance,TCR)作为一个反映电阻随温度变化的参数在电阻器件的可靠性测试中被广泛使用。表示电阻当温度改变1摄氏度时，电阻值的相对变化量。因此，电阻温度系数越高，说明温度对电阻的电阻值影响越大，说明电阻的稳定性差，由此会导致半导体器件的可靠性降低。然而，现有的电阻器件的电阻温度系数较大，比如多晶硅电阻，其电阻温度系数基本大于1000ppm/℃。因此，需要一种低温度系数的电阻器件来提高半导体器件的可靠性。
有鉴于此，为了提高半导体器件的性能。本发明实施例提供了一种半导体器件的形成方法。在本发明实施例中，以形成8英寸0.18微米逻辑制程平台中的电阻器件为例进行说明。进一步地，本发明实施例形成的电阻器件的方法同样也可以用于形成12英寸逻辑制程中的电阻器件以及其他半导体器件等。
图1是本发明第一实施例的半导体器件的形成方法的流程图。如图1所示，第一实施例的半导体器件的形成方法包括如下步骤：
步骤S101、提供前端器件层。
步骤S102、在所述前端器件层上形成第一导电层。
步骤S103、沉积介质层。以覆盖所述第一导电层。
步骤S104、在所述介质层上形成电阻材料层，所述电阻材料层的材料为电阻温度系数小于300ppm/℃的材料。
步骤S105、图案化所述电阻材料层形成电阻图案。
步骤S106、形成导电通孔和第二导电层与所述电阻图案形成电连接。
图2-图9是本发明第一实施例的半导体器件的形成方法的各步骤形成的结构的示意图。
参考图2，在步骤S101中，提供前端器件层10。
具体地，在步骤S100中提供的前端器件层10可以是半导体衬底，也可以是半导体器件的中间结构。半导体器件的中间结构可以包括半导体衬底、有源器件以及无源器件等。进一步地，在所述前端器件层中的有源器件以及无源器件可以是电容、电感、电阻以及各种晶体管等。在本实施例中，前端器件层包括衬底10、浮栅材料层11和多个覆盖浮栅材料层11的分立的控制栅堆叠结构12。
其中，半导体衬底可以是硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底还可以是绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底、化合物衬底或合金衬底。所述化合物衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金衬底包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或者它们的组合，所述SOI衬底包括设置在绝缘材料层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)。
参考图3和图4，在步骤S102中，在所述前端器件层10上形成第一导电层。所述第一导电层为位于所述前端器件层上的导电图案。
在一种可选的实现方式中，所述形成第一导电层包括如下步骤：
步骤S102a、在所述前端器件层上形成导电材料层。
步骤S102b、图案化所述导电材料层形成作为导电连接结构的第一导电层。
参考图3，在步骤S102a中，在所述前端器件层10上形成导电材料层20a。
具体地，所述导电材料层20a的材料可以是导电性好的金属、合金或化合物，包括：如铜(Cu)、铁(Fe)、铝(Al)和钨(W)中的一种或多种。
形成所述导电材料层20a的方法可以是化学气相沉积，例如，低温化学气相沉积(Low Temperature Chemical Vapor Deposition，LTCVD)、等离子体化学气相沉积工艺(Plasma Chemical Vapor Deposition，PCVD)、低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical VaporDeposition，RTCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)以及流体化学气相沉积工艺(Fluid Chemical Vapor Deposition，FCVD)。也可以是物理气相沉积(Physical Vapour Deposition，PVD)以及电镀等。
在本实施例中，采用化学气相沉积工艺形成所述导电材料层20a。
参考图3和图4，在步骤S102b中，图案化所述导电材料层20a形成作为导电连接结构的第一导电层20。
具体地，采用光刻工艺形成图案化的第一导电层20。参考图3，在所述导电材料层20a上形成图案化的第一掩膜层30。参考图4，以第一掩膜层30为掩膜刻蚀未被第一掩膜层30覆盖的区域的导电材料层。并在刻蚀完成后去除所述第一掩膜层30。第一掩膜层30的材料可以是绝缘抗反射层(DARC，Dielectric Anti-Reflective Coating)，例如，第一掩膜层30的材料可以是氮氧化硅(SiON)。
第一导电层20作为导电连接结构，用于连接半导体器件中的各半导体结构，以在半导体器件中形成包括存储或者控制等功能的电路结构。
参考图5，在步骤S103中，沉积介质层40覆盖所述第一导电层20。
具体地，所述介质层40的材料为绝缘性好的材料，可以为二氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC)中的一种或多种。
形成所述介质层40的方法可以是化学气相沉积，例如，高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDP CVD)、低温化学气相沉积、等离子体化学气相沉积工艺、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积以及流体化学气相沉积工艺。
在一种可选的实现方式中，采用高密度等离子体化学气相沉积工艺在第一导电层和前端器件层上沉积氧化硅。由于高密度等离子体化学气相沉积工艺形成的介质层40具有良好填充能力、较好薄膜沉积特性和较高填充效率。因此，介质层40的绝缘性和隔离性好，可以起到减少寄生电容的效果。在沉积形成介质层40后，采用化学机械研磨工艺对介质层40进行平坦化处理。
所述介质层40的厚度可以为1000埃-3000埃。在本实施例中，介质层40的厚度为1500埃。
参考图6，在步骤S104中，在所述介质层上形成电阻材料层50a，所述电阻材料层50a的材料为电阻温度系数小于300ppm/℃的材料。
具体地，所述电阻材料层50a的材料可以为氮化钽(TaN)。氮化坦通常作为阻挡层被使用，具有很好的稳定性，且氮化坦的电阻温度系数很低，采用氮化坦作为电阻材料层50a的材料，能够提高电阻器件的稳定性。
形成所述电阻材料层50a的方法可以是化学气相沉积，例如，低温化学气相沉积、等离子体化学气相沉积工艺、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积以及流体化学气相沉积工艺。
参考图6和图7，在步骤S105中，图案化所述电阻材料层50a形成电阻图案50。
参考图6，在所述电阻材料层50a上形成图案化的第二掩膜层30。参考图7，以第二掩膜层30为掩膜刻蚀未被第一掩膜层30覆盖的区域的电阻材料层50a，形成电阻图案50。并在刻蚀完成后去除所述第二掩膜层30。
进一步地，所述电阻图案50不与所述导电连接结构重叠。电阻图案50不与导电连接结构20重叠能够避免形成寄生电容。
参考图8，在步骤S106中，形成导电通孔80和第二导电层90与所述电阻图案50形成电连接。
在一种可选的实现方式中，所述导电通孔80和第二导电层90还与所述第一导电层20中的导电连接结构形成电连接。在本实施例中，导电连接结构即第一导电层20。
具体地，所述导电通孔80可以采用大马士革工艺形成。具体可以先在电阻图案50和介质层40上沉积隔离层70。对隔离层70平坦化处理后，采用光刻工艺在隔离层70中形成多个通孔，所述通孔可以露出第一导电层20或电阻图案50。在所述通孔中沉积种子层，再采用电镀工艺形成填充通孔的导电材料以形成导电通孔80。形成导电通孔80的材料可以是铜(Cu)、铁(Fe)、铝(Al)和钨(W)中的一种或多种。
形成第二导电层90的工艺可以参考第一导电层20的形成工艺。也可以参考导电通孔80的形成工艺，通过刻蚀隔离层形成图案化的凹槽，再在凹槽中填充导电材料，在此不再赘述。
在一种可选的实现方式中，图9是本发明第一实施例的半导体器件的形成方法所形成的结构的俯视图。为更好的展示本申请，图9中未示出介质层。参考图9，第二导电层90和导电通孔80电连接到第一导电层20和电阻图案50。
本发明实施例需要分别对介质层和隔离层进行平坦化处理，因此，需要采用两次化学机械研磨工艺，因此，成本较高，但可以减小寄生电容。因此，本实施例适用于对于成本要求不高，线宽设计要求较高，寄生电容较敏感的产品
在本发明实施例中，采用电阻温度系数的材料形成电阻图案，并将电阻图案电连接到半导体器件的其它结构，提高了电阻图案的稳定性，能够提高半导体器件的可靠性。
图10是本发明第二实施例的半导体器件的形成方法的流程图。如图10所示，第二实施例的半导体器件的形成方法包括如下步骤：
步骤S201、提供前端器件层。
步骤S202、在前端器件层上形成第一导电层。所述第一导电层为覆盖所述前端器件层的导电材料层。
步骤S203、沉积介质层。以覆盖所述第一导电层。
步骤S204、在所述介质层上形成电阻材料层。所述电阻材料层的材料为电阻温度系数小于300ppm/℃的材料。
步骤S205、图案化所述电阻材料层形成电阻图案。
步骤S206、保留图案化所述电阻材料层的第一掩膜，在所述介质层上形成用于形成导电连接结构的第二掩膜。
步骤S207、基于所述第一掩膜和所述第二掩膜进行刻蚀，以图案化所述第一导电层。
步骤S208、形成导电通孔和第二导电层。与所述电阻图案形成电连接。
参考图11，在步骤S201中，提供前端器件层10’。
具体可以参考步骤S101，在此不再赘述。
参考图11，在步骤S202中，在前端器件层上形成第一导电层20a’。所述第一导电层20a’为覆盖所述前端器件层10’的导电材料层。
具体地，可以参考步骤S102a，在此不再赘述。
参考图11，在步骤S203中，沉积介质层40’覆盖所述第一导电层20a’。
具体地，所述介质层40’的材料可以为正硅酸乙酯(TEOS)。所述介质层40’的厚度大于等于2000埃。在本实施例中，介质层40’的厚度为3000埃。
采用厚度大于等于2000埃的介质层40’可以避免形成寄生电容，确保介质层较好的起到隔离作用。
具体地，可以采用刮涂或旋涂等工艺形成所述介质层40’。
参考图11，在步骤S204中，在所述介质层40’上形成电阻材料层50a’，所述电阻材料层50a’的材料为电阻温度系数小于300ppm/℃的材料。
具体可以参考步骤S104，在此不再赘述。
参考图12，在步骤S205中，图案化所述电阻材料层50a’形成电阻图案50’。
在所述电阻材料层50a’上形成图案化的第一掩膜60’。刻蚀未被第一掩膜60’覆盖的区域的电阻材料层50a’，形成电阻图案50’。
参考图13，在步骤S206中，保留图案化所述电阻材料层的第一掩膜60’，在所述介质层30’上形成用于形成导电连接结构的第二掩膜30’。
具体地，第二掩膜30’的材料为光刻胶。
参考图14，在步骤S207中，基于所述第一掩膜60’和所述第二掩膜30’进行刻蚀，以图案化所述第一导电层20a’。
具体地，依次刻蚀未被所述第一掩膜60’和所述第二掩膜30’覆盖的区域的介质层40’和第一导电层20a’。形成导电连接结构21’和非导电连接结构22’。导电连接结构21’位于第二掩膜30’的下方。
最后去除所述第一掩膜60’和第二掩膜30’。并采用自对准刻蚀工艺去除第二掩膜30’下方的介质层40’。
参考图15，在步骤S208中，形成导电通孔80’和第二导电层90’，与所述电阻图案50’形成电连接。
具体可以参考步骤S106，在此不再赘述。
本实施例与第一实施例区别，本实施例中在图案化电阻材料层50a’后再图案化第一导电层20a’，且在第二导电层90’的下方有非导电连接结构22’，第二导电层90’和非导电连接结构22’之间容易形成寄生电容。
在本实施例中，采用电阻温度系数小于300ppm/℃的材料形成电阻图案，并将电阻图案电连接到半导体器件的其它结构，提高电阻图案的稳定性，能够提高半导体器件的可靠性。同时，本发明实施例通过先形成依次叠置的第一导电层、介质层以及电阻材料层，再通过刻蚀依次形成电阻图案和导电连接结构。与本申请第一实施例相比，本实施例可以减少对介质层平坦化的步骤，能够提高效率，降低成本。因此，本实施例适用于对于成本控制要求较高，线宽设计要求以比较低，对寄生电容不敏感的产品。
本发明第三实施例提供一种半导体器件。如图16所示，所述半导体器件包括：前端器件层1、第一导电图案2、介质层4、电阻图案5、隔离层7、导电通孔8和第二导电层9。
所述第一导电图案2形成在前端器件层上。进一步地，第一导电图案2即为导电连接结构。
所述介质层4覆盖所述第一导电图案。进一步地，所述介质层的材料为氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
所述电阻图案5形成在所述介质层4上，所述电阻图案5的材料为电阻温度系数小于300ppm/℃的材料。
进一步地，所述电阻图案5的材料为氮化钽。所述电阻图案5即为导电连接结构。
所述导电通孔8和所述第二导电层9与所述电阻图案5电连接。进一步地，所述导电通孔8和第二导电层9还与所述第一导电图案2中的导电连接结构形成电连接。
在本发明实施例中，电阻图案的材料的电阻温度系数低，提高了电阻图案的稳定性，能够提高半导体器件的可靠性。
本发明第四实施例提供一种半导体器件。如图17所示，所述半导体器件包括：前端器件层1’、第一导电图案2’、介质层4’、电阻图案5’、隔离层7’、导电通孔8’和第二导电层9’。
所述第一导电图案2’形成在前端器件层1’上。进一步地，第一导电图案2’包括导电连接结构201’和非导电连接结构202’。
所述介质层4’覆盖所述第一导电图案2’。进一步地，所述介质层4’的材料为正硅酸乙酯，所述介质层4’的厚度大于等于2000埃。
所述电阻图案5’形成在所述介质层4’上，所述电阻图案5’的材料为电阻温度系数小于300ppm/℃的材料。
进一步地，所述电阻图案5’的材料为氮化钽。
所述导电通孔8和所述第二导电层9’与所述电阻图案5’电连接。进一步地，所述导电通孔8’和第二导电层9’还与所述第一导电图案2中的导电连接结构201形成电连接。
在本发明实施例中，电阻图案的材料的电阻温度系数低，提高了电阻图案的稳定性，能够提高半导体器件的可靠性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供前端器件层；
在所述前端器件层上形成第一导电层；
沉积介质层，以覆盖所述第一导电层，所述介质层的厚度为1000埃-3000埃；
在所述介质层上形成电阻材料层，所述电阻材料层的材料为电阻温度系数小于300ppm/℃的材料；
图案化所述电阻材料层形成电阻图案；
保留图案化所述电阻材料层的第一掩膜，在所述介质层上形成用于形成导电连接结构的第二掩膜；
基于所述第一掩膜和所述第二掩膜进行刻蚀，以图案化所述第一导电层；以及
形成导电通孔和第二导电层，与所述电阻图案形成电连接。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述电阻材料层的材料为氮化钽。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电层为覆盖所述前端器件层的导电材料层。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料为正硅酸乙酯，所述介质层的厚度大于等于2000埃。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述电阻图案不与所述导电连接结构重叠。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，
所述介质层的材料为氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述导电通孔和第二导电层还与所述第一导电层中的导电连接结构形成电连接。
8.一种半导体器件，其特征在于，所述半导体器件包括：
前端器件层；
第一导电图案，所述第一导电图案形成在前端器件层上；
介质层，所述介质层覆盖所述第一导电图案，所述介质层的厚度为1000埃-3000埃；
电阻图案，所述电阻图案形成在所述介质层上，所述电阻图案的材料为电阻温度系数小于300ppm/℃的材料；以及
导电通孔和第二导电层，所述导电通孔和所述第二导电层与所述电阻图案电连接；
其中，所述第一导电图案通过基于第一掩膜和第二掩膜进行刻蚀形成，所述第一掩膜为形成电阻图案的掩膜。
9.根据权利要求8所述的半导体器件，其特征在于，所述电阻图案的材料为氮化钽。
10.根据权利要求8所述的半导体器件，其特征在于，所述导电通孔和第二导电层还与所述第一导电图案中的导电连接结构形成电连接。
11.根据权利要求8所述的半导体器件，其特征在于，所述介质层的材料为氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
12.根据权利要求8所述的半导体器件，其特征在于，所述介质层的材料为正硅酸乙酯，所述介质层的厚度大于等于2000埃。
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