CN109411358B - 有隔离层衬里的互连结构及半导体器件 - Google Patents
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Abstract
一种半导体器件包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，第一导电结构嵌入在第一介电层中；以及隔离层，包括第一部分和第二部分，其中，隔离层的第一部分加衬里于第一导电结构的第一部分的侧壁，并且隔离层的第二部分加衬里于第一导电结构的第一部分的至少部分底面。本发明的实施例还提供了有隔离层衬里的互连结构。
Description
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及有隔离层衬里的互连结构及半导体器件。
背景技术
半导体产业在追求更高的器件密度和更低的成本方面取得了显著的进步。在半导体器件的演化进程中，功能密度(例如，每个芯片区中的互连导电部件的数量)通常增大而几何尺寸缩小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
然而，例如，通过减小相邻导电部件之间的距离而增加的功能密度已经增加了半导体器件的复杂性。因此，相邻导电部件之间的寄生耦合的影响可能变得越来越显著。相邻导电部件之间的这种日益显著的寄生耦合效应通常会导致更高的电阻-电容(RC)延迟，这降低了半导体器件的整体性能。
为此，已经使用低k介电材料来形成隔离层以分离相邻的导电部件，因为其低的介电常数可用于减小与介电常数成正比的RC延迟。因此，介电常数越低，RC延迟越低。然而，低k介电材料通常是可以由相应的“孔隙率”来测定数量的多孔材料。通常，介电常数越低，孔隙率越高。应当理解，隔离层的这种高孔隙率可能不利地导致诸如隔离层的较差隔离性、相邻导电部件上的污染等的各种问题。换言之，存在隔离层的孔隙率(例如，相应的隔离能力)和介电常数(例如，相应的RC延迟)之间的折衷。
因此，通过由低k介电材料形成的隔离层来隔离导电部件的传统方法并不完全令人满意。
发明内容
根据本发明的一方面，提供了一种半导体器件，包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入在第一介电层中；以及隔离层，包括第一部分和第二部分，其中，所述隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的第一部分的至少部分底面。
根据本发明的另一方面，提供了一种半导体器件，包括：第一导电结构，具有侧壁和底面，其中，所述第一导电结构嵌入第一介电层中；以及隔离层，包括第一部分和第二部分，其中，所述隔离层的第一部分加衬里于所述第一导电结构的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的底面。
根据本发明的又一方面，提供了一种半导体器件，包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入第一介电层中；以及第一隔离层，包括第一部分和第二部分，其中，所述第一隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述第一隔离层的第二部分从所述第一隔离层的第一部分延伸，并且加衬里于所述第一导电结构的第一部分的第一部分底面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸和几何结构可以被任意增大或减小。
图1示出根据一些实施例的形成半导体器件的方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H示出根据一些实施例的在各个制造阶段期间通过图1的方法制造的半导体器件的截面图。
图3示出根据一些实施例的在一个制造阶段期间通过图1的方法的大多数操作制造的另一半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的各个实施例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明提供了具有嵌入到低k介电材料中的一个或多个导电结构(或部件)的半导体器件的各个实施例，其中，隔离介电层连接在一个或多个导电结构和低k介电材料之间。每个导电结构可以用作半导体器件的互连结构，其中，互连结构配置为电连接至另一结构/部件/器件。根据本发明的一些实施例，隔离介电层沿着每个导电结构的相应侧壁延伸，并且沿着每个导电结构的相应下边界部分地或完全地延伸。因此，当要在半导体器件上方形成多个导电结构时，通常在传统的半导体器件中产生各种问题，围绕每个导电结构的至少部分的所公开的隔离介电层可以消除上述折衷。例如，在隔离介电层至少部分地围绕导电结构的情况下，除了低k介电材料之外，隔离介电层还可以将导电结构与任何相邻的导电结构隔离。因此，可以最佳地最小化低k介电材料的介电常数，而不用考虑低k介电材料的上述孔隙率问题。
图1示出根据本发明的一个或多个实施例的形成包括一个或多个导电结构的半导体器件的方法100的流程图，其中，通过所公开的隔离介电层至少部分地围绕一个或多个导电结构。应当注意，方法100仅是实例，并不旨在限制本发明。因此，应当理解，可以在图1的方法100之前、期间和/或之后提供额外的操作，并且本文中可以仅简要地描述一些其他操作。在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H所示的各个制造阶段的半导体器件的截面图相关，下面将对其进行进一步详细地讨论。
现在参考图1，方法100开始于操作102，其中，提供包括至少一个导电部件的衬底。方法100继续至操作104，其中，在衬底上方形成蚀刻停止层。方法100继续至操作106，其中，在蚀刻停止层上方形成低k介电层。方法100继续至操作108，其中，形成延伸穿过低k介电层和蚀刻停止层的凹腔。在一些实施例中，凹腔形成为暴露衬底的导电部件的上边界的至少部分，下面将对其进行进一步详细讨论。方法100继续至操作110，其中，在凹腔和低k介电层上方形成隔离介电层。方法100继续至操作112，其中，去除隔离介电层的位于至少一个导电部件上方的部分。方法100继续至操作114，其中，在衬底上方形成金属层以重新填充凹腔。方法100继续至操作116，其中，实施抛光工艺以形成导电结构。根据本发明的一些实施例，通过隔离介电层至少部分地围绕的导电结构配置为将衬底的导电部件电连接至一个或多个其他导电结构。特别地，如上所述，这种隔离介电层形成为进一步提供低k介电层的隔离，以允许最佳地最小化低k介电材料的介电常数，而不用考虑孔隙率问题。
如上所述，图2A-图2H以截面图示出在图1的方法100的各个制造阶段处的半导体器件200的部分，其中，半导体器件200的部分包括通过所公开的隔离介电层至少部分地围绕的导电结构。半导体器件200可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。而且，为了更好地理解本发明的概念，简化图2A至图2H。尽管图示出半导体器件200，但应当理解，为了清楚说明的目的，IC可以包括在图2A至图2H中未示出的诸如电阻器、电容器、电感器、熔丝等的许多其他器件。
对应于图1的操作102，图2A是根据一些实施例的在各个制造阶段中的一个阶段处的包括具有至少一个导电部件204的底层202的半导体器件200的截面图。尽管图2A所示实施例中的半导体器件200仅包括一个导电部件204，但应当理解，图2A的所述实施例和下面的图仅用于说明的目的。因此，半导体器件200可以包括任何期望数量的导电部件，同时保持在本发明的范围内。
在一些实施例中，底层202表示包括例如硅的半导体材料衬底的衬底。可选地，底层202可以包括诸如锗的其他元素半导体材料。底层202还可以包括诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体。底层202可以包括诸如硅锗、碳化硅锗、磷砷化镓和磷化铟镓的合金半导体。在一个实施例中，底层202包括外延层。例如，衬底可以具有位于块状半导体上方的外延层。此外，底层202可以包括绝缘体上半导体(SOI)结构。例如，衬底可以包括通过诸如注氧隔离(SIMOX)的工艺或其他适当的技术(诸如，晶圆接合和研磨)形成的埋氧(BOX)层。
在底层202包括半导体材料的上述实施例中，导电部件204可以是晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))的源极、漏极或栅电极。可选地，导电部件204可以是设置在源极、漏极或栅电极上的硅化物部件。可以通过自对准的硅化物(通常称为“自对准硅化物”)技术形成硅化物部件。
在一些其他实施例中，底层202表示形成在各个器件部件(例如，晶体管的源极、漏极或栅电极)上方的介电材料层，而导电部件204表示金属部件(例如，M1、第一层级金属部件)。这种底层202可以包括以下材料中的至少一种：氧化硅、k值小于约4.0的相对低介电常数(k值)的介电材料或它们的组合。在一些实施例中，底层202由包括低k介电材料、极低k介电材料、多孔低k介电材料以及它们的组合的材料形成。术语“低k”旨在将介电材料的介电常数定义为3.0或更小。术语“极低k(ELK)”是指介电常数为2.5或更小，并且优选地介于1.9和2.5之间。术语“多孔低k”是指介电材料的介电常数为2.0或更小，并且优选地为1.5或更小。本发明的一些实施例可以采用各种各样的低k材料，例如，旋涂无机电介质、旋涂有机电介质、多孔介电材料、有机聚合物、有机二氧化硅玻璃、FSG(SiOF系列材料)、HSQ(氢倍半硅氧烷)系列材料、MSQ(甲基倍半硅氧烷)系列材料或多孔有机系列材料。
在底层202由介电材料形成的这种实施例中，导电部件204可以是在底层202内形成的水平导电结构、垂直导电结构或它们的组合。例如，导电部件204可以是互连结构(即，水平导电结构)、通孔结构(即，垂直导电结构)或它们的组合。因此，导电部件204可以电连接至晶体管的器件部件，例如，晶体管的源极、漏极或栅极部件，其中，晶体管的器件部件布置在设置有底层202的层或互连层级下面。在这种实施例中，导电部件204可以由金属材料(例如，铜(Cu)、铝(Al)、钨(W)等)形成。
对应于图1的操作104，图2B是根据一些实施例的在各个制造阶段中的一个阶段处的包括蚀刻停止层206的半导体器件200的截面图。如图所示，在底层202和导电部件204上方形成蚀刻停止层206。
在一些实施例中，蚀刻停止层206在后续蚀刻工艺期间用于控制端点。在一些实施例中，蚀刻停止层206由氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合形成。在一些实施例中，蚀刻停止层206具有约10埃至约1000埃的厚度。通过多种沉积技术中的任何一种来形成蚀刻停止层206，其中，多种沉积技术包括LPCVD(低压化学汽相沉积)、APCVD(大气压化学汽相沉积)、PECVD(等离子体增强化学汽相沉积)、PVD(物理汽相沉积)、溅射和当前/未来开发的沉积过程。
对应于图1的操作106，图2C是根据一些实施例的在各个制造阶段中的一个阶段处的包括低k介电层208的半导体器件200的截面图。如图所示，低k介电层208形成在蚀刻停止层206上方，其中，低k介电层208可以形成为单层结构或多层结构。在一些实施例中，低k介电层208的厚度随施加的技术而变化，例如约1000埃至约30000埃的厚度。
在一些实施例中，低k介电层208由从由以下材料构成的组中选择的材料形成：上述低k介电材料、极低k介电材料、多孔低k介电材料以及它们的组合。在一些实施例中，通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、远程等离子体增强化学汽相沉积(RPECVD)、液体源雾化化学沉积(LSMCD)、涂覆、旋涂或适于在蚀刻停止层206上方形成薄膜层的另一工艺的各种技术中的任何一种来沉积低k介电层208。
对应于图1的操作108，图2D是根据一些实施例的在各个制造阶段中的一个阶段处的包括凹腔212的半导体器件200的截面图。如图所示，包括下部通孔部分212L和上部沟槽部分212U的凹腔212形成为延伸穿过蚀刻停止层206和低k介电层208。
更具体地，在一些实施例中，上部沟槽部分212U具有由低k介电层208限定的侧壁212U_S和底部边界212U-B；下部通孔部分212L具有由低k介电层208限定的侧壁212L_S和底部边界212L_B，并且分别暴露导电部件204的上边界的部分。在一些实施例中，下部通孔部分212L的侧壁212L_S从上部沟槽部分212U的底部边界212U_B沿着朝向底层202的方向(例如，大致垂直的方向)延伸。这样，在一些实施例中，在形成凹腔212之后，导电部件204的上边界的与下部通孔部分212L的底部边界212L_B邻接的至少部分被暴露。
应当注意，凹腔212是在蚀刻停止层206和低k介电层208中图案化的示例性双镶嵌开口，以在底层202上方限定接触区。尽管图2D(和以下图)的实施例示出低k介电层208(通常称为金属间介电(IMD)层)中的双镶嵌开口，但是在IMD层中使用单镶嵌开口也可以提供多个值。在包括“先通孔”图案化方法或“先沟槽”图案化方法的双镶嵌技术中，可以使用具有掩蔽技术和各向异性蚀刻操作(例如等离子蚀刻或反应离子蚀刻)的典型的光刻来形成上部沟槽部分212U和下部通孔部分212L。在可选实施例中，底部蚀刻停止层(未示出)、中间蚀刻停止层(未示出)、抛光停止层(未示出)或抗反射涂(ARC)层(未示出)沉积在低k介电层208上或以介入的方式沉积在低k介电层208中，从而提供何时结束特定蚀刻工艺的明确指示。
对应于图1的操作110，图2E是根据一些实施例的在各个制造阶段中的一个阶段处的包括隔离介电层214的半导体器件200的截面图。如图所示，形成隔离介电层214以覆盖低k介电层208和形成在低k介电层208中的凹腔212。更具体地，隔离介电层214覆盖低k介电层208的上边界；加衬里于上部沟槽部分212U的侧壁212U_S和底部边界212U_B；并且加衬里于下部通孔部分212L的侧壁212L_S和底部边界212L_B。
在一些实施例中，隔离介电层214由从由以下材料构成的组中选择的非导电材料形成：氧化硅、氮化硅、碳化硅、氮氧化硅以及它们的组合。在一些实施例中，通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、远程等离子体增强化学汽相沉积(RPECVD)、液体源雾化化学沉积(LSMCD)、涂覆、旋涂或适于形成衬里上述边界/侧壁的薄膜层的另一工艺的各种技术中的任何一种来沉积隔离介电层214，其中，隔离介电层214具有为约50埃至约300埃的厚度。
对应于图1的操作112，图2F是根据一些实施例的在各个制造阶段中的一个阶段处去除隔离介电层214的部分的半导体器件200的截面图。如图所示，去除隔离介电层214的覆盖导电部件204的部分，从而使得重新暴露导电部件204的上边界的部分。在一些实施例中，可以实施各向异性蚀刻工艺(例如，干蚀刻工艺)以重新暴露导电部件204的上边界的部分。
对应于图1的操作114，图2G是根据一些实施例的在各个制造阶段中的一个阶段处的包括金属层216的半导体器件200的截面图。如图所示，形成金属层216以覆盖隔离介电层214和再次暴露的导电部件204，从而使得分别通过这种金属层216重新填充凹腔212的下部通孔部分212L和上部沟槽部分212U。在一些实施例中，金属层216可以由金属材料(例如，铜(Cu)、铝(Al)、钨(W)等)形成。在一些实施例中，通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、电子枪(E-gun)和/或其他合适的技术的多种技术中的任何一种技术来沉积金属层216，以通过至少一种上述金属材料覆盖隔离介电层214和重新暴露的导电部件204。
对应于图1的操作116，图2H是根据一些实施例的在各个制造阶段中的一个阶段处的包括导电结构218的半导体器件200的截面图。在一些实施例中，在去除金属层216(图2G)的位于低k介电层208上方的部分之后形成导电结构218。根据一些实施例，导电结构218可包括两个部分：填充上部沟槽部分212U(图2F)的上部分218U和填充下部通孔部分212L(图2F)的下部分218L。
更具体地，在一些实施例中，上部218U具有连接低k介电层208的侧壁218U_S和底部边界218U_B这两者，其中，隔离介电层214的相应部分(例如，214-1和214-2)设置在其间。并且下部218L具有连接低k介电层208的侧壁218L_S，其中，隔离介电层214的相应部分(例如，214-3)设置在其间，并且底部边界218L_B邻接导电部件204的上边界的部分。换言之，上部218U的侧壁218U_S均通过加衬里于侧壁218U_S的隔离介电层214的部分214-1与低k介电层208隔离；上部218U的底部边界218U_B通过加衬里于底部边界218U_B的隔离介电层214的部分214-2与低k介电层208隔离；并且下部218L的侧壁218L_S通过加衬里于侧壁218L_S的隔离介电层214的部分214-3与低k介电层208隔离。此外，在一些实施例中，下部218L的侧壁218L_S从上部218U的底部边界218U_B沿着朝向底层202的方向(例如，大致垂直的方向)延伸。
在一些实施例中，去除工艺包括实施化学机械抛光(CMP)工艺以去除凹腔212(图2G)外部的金属层216和隔离介电层214的多余部分(即，金属层216的延伸超过侧壁212U_S的部分)，从而暴露低k介电层208的上边界并实现平坦的表面。
如上所述，当在低k介电层中形成多个导电结构时，通常会出现低k介电层的孔隙率和介电常数之间的折衷。然而，在所公开的隔离介电层至少部分地加衬里于每个导电结构的情况下，所公开的隔离介电层可以进一步将导电结构与任何相邻的导电结构隔离。换言之，低k介电层可经受来自导电结构的较小应力。因此，可以最佳地最小化低k介电层的介电常数(以改进RC延迟)，而不用考虑低k介电层的孔隙率问题。
图3示出根据本发明的一些实施例的由图1的方法100的大多数操作制成的半导体器件300，其中，半导体器件300大致类似于半导体器件200。例如，半导体器件300还包括衬底302、导电部件304、蚀刻停止层306、低k介电层308、隔离介电层314和导电结构318，它们大致类似于底层202、导电部件204、蚀刻停止层206、低k介电层208、隔离介电层214和导电结构218。然而，应当注意，在图3所示的实施例中，导电结构318不具有下部(例如，图2H的218L)。
因此，导电结构318具有连接低k介电层308的侧壁318_S和底部边界318_B这两者，其中，隔离介电层314的相应部分(例如，314-1和314-2)设置在其间。换言之，导电结构318的侧壁318_S均通过加衬里于侧壁318_S的隔离介电层314的部分314-1与低k介电层308隔离；并且导电结构318的底部边界318_B通过加衬里于底部边界318_B的隔离介电层314的部分314-2与低k介电层308隔离。
在一些实施例中，除了在操作108中凹腔可以形成为仅具有沟槽部分之外，仍然可以通过图1的方法100的操作来制造这种导电结构318，其中，该凹腔可以是单镶嵌技术或双镶嵌技术的一部分，并且操作112可以变为可选的。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
在实施例中，一种半导体器件包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，第一导电结构嵌入第一介电层中；以及隔离层，包括第一部分和第二部分，其中，隔离层的第一部分加衬里于第一导电结构的第一部分的侧壁，并且隔离层的第二部分加衬里于第一导电结构的第一部分的底面的至少部分。
在实施例中，所述隔离层配置为将所述第一导电结构与所述第一介电层电隔离。
在实施例中，所述隔离层包括非导电材料。
在实施例中，所述第一导电结构还包括：第二部分，具有侧壁和底面，其中，所述第一导电结构的第二部分从所述第一导电结构的第一部分的底面延伸。
在实施例中，所述隔离层包括从所述隔离层的第二部分延伸的第三部分，所述隔离层的第三部分加衬里于所述第一导电结构的第二部分的侧壁。
在实施例中，所述第一导电结构的第二部分通过所述第一导电结构的第一部分中的未被所述隔离层加衬里的部分底面连接至所述第一导电结构的第一部分。
在实施例中，半导体器件还包括：第二导电结构，嵌入设置在所述第一介电层下面的第二介电层中，其中，所述第二导电结构通过所述第一导电结构的第二部分连接至所述第一导电结构的第一部分。
在实施例中，半导体器件还包括：第二导电结构，嵌入设置在所述第一介电层下面的第二介电层中，其中，所述第二导电结构至少通过所述隔离层与所述第一导电结构的第一部分隔离。
在另一实施例中，一种半导体器件包括：第一导电结构，具有侧壁和底面，其中，第一导电结构嵌入第一介电层中；以及隔离层，包括第一部分和第二部分，其中，隔离层的第一部分加衬里于第一导电结构的侧壁，并且隔离层的第二部分加衬里于第一导电结构的底面。
在实施例中，所述隔离层配置为将所述第一导电结构与所述第一介电层电隔离。
在实施例中，所述隔离层包括非导电材料。
在实施例中，半导体器件还包括：第二导电结构，嵌入设置在所述第一介电层下面的第二介电层中，其中，所述第二导电结构至少通过所述隔离层与所述第一导电结构隔离。
还在另一实施例中，一种半导体器件包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，第一导电结构嵌入第一介电层中；以及第一隔离层，包括第一部分和第二部分，其中，第一隔离层的第一部分加衬里于第一导电结构的第一部分的侧壁，并且第一隔离层的从第一部分延伸的第二部分加衬里于第一导电结构的第一部分的底面的第一部分。
在实施例中，所述第一隔离层配置为将所述第一导电结构与所述第一介电层电隔离。
在实施例中，所述第一隔离层由非导电材料形成。
在实施例中，所述第一导电结构还包括：第二部分，具有侧壁和底面，其中，所述第一导电结构的第二部分从所述第一导电结构的第一部分的底面延伸。
在实施例中，所述第一隔离层包括从所述第一隔离层的第二部分延伸的第三部分。
在实施例中，所述第三部分加衬里于所述第一导电结构的第二部分的侧壁。
在实施例中，半导体器件还包括：第二导电结构，嵌入设置在所述第一介电层下面的第二介电层中，其中，所述第二导电结构通过所述第一导电结构的第二部分连接至所述第一导电结构的第一部分。
在实施例中，通过与所述第一隔离层类似的第二隔离层加衬里于所述第二导电结构的侧壁和底面。
Claims (20)
1.一种半导体器件，包括：
蚀刻停止层；
第一介电层，设置在所述蚀刻停止层上方并且经受来自第一导电结构的应力，所述第一介电层的介电常数为1.5或更小；
所述第一导电结构包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入在所述第一介电层中，所述第一部分的所述底面为所述第一导电结构的整个底面；以及
隔离层，包括第一部分和第二部分，
其中，所述隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的第一部分的整个底面，
第二介电层，设置在所述蚀刻停止层下方，所述第二介电层的介电常数为1.5或更小，
第二导电结构嵌入在所述第二介电层中，所述第二导电结构的顶面与所述第一导电结构的整个底面通过所述隔离层、所述第一介电层、以及所述蚀刻停止层隔离开，
其中，所述隔离层是由非导电材料形成的介电层，并且用于隔离对相邻的所述第二导电结构的污染。
2.根据权利要求1所述的半导体器件，其中，所述隔离层配置为将所述第一导电结构与所述第一介电层电隔离。
3.根据权利要求1所述的半导体器件，其中，所述隔离层包括氧化硅。
4.根据权利要求1所述的半导体器件，其中，所述第二介电层连续地环绕所述第二导电结构的底面和侧壁。
5.根据权利要求1所述的半导体器件，其中，所述隔离层的厚度为300埃。
6.根据权利要求1所述的半导体器件，所述第一导电结构具有彼此相对的侧壁。
7.根据权利要求1所述的半导体器件，所述第二导电结构具有彼此相对的侧壁。
8.根据权利要求1所述的半导体器件，所述蚀刻停止层连续延伸地跨过所述第二导电结构。
9.一种半导体器件，包括：
第一导电结构，具有侧壁和底面，其中，所述第一导电结构嵌入第一介电层中；以及
隔离层，包括第一部分和第二部分，
其中，所述隔离层的第一部分加衬里于所述第一导电结构的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的底面，
第二导电结构，嵌入设置在所述第一介电层下面的第二介电层中，其中，所述第二导电结构至少通过所述隔离层与所述第一导电结构隔离，所述隔离层覆盖所述第一导电结构的整个底面，
其中，所述第一介电层包括具有在1.9与2.5之间的第一介电常数的第一介电材料，以及所述第二介电层包括具有小于或等于1.5的第二介电常数的第二介电材料，
其中，所述隔离层是由非导电材料形成的介电层，并且用于隔离对相邻的所述第二导电结构的污染。
10.根据权利要求9所述的半导体器件，其中，所述隔离层配置为将所述第一导电结构与所述第一介电层电隔离。
11.根据权利要求9所述的半导体器件，其中，所述隔离层包括氧化硅。
12.根据权利要求9所述的半导体器件，所述隔离层的厚度为300埃。
13.一种半导体器件，包括：
蚀刻停止层；
第一介电层，设置在所述蚀刻停止层上方，所述第一介电层的介电常数为1.5或更小；
第一导电结构包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入所述第一介电层中，所述第一部分的所述底面为所述第一导电结构的整个底面；以及
第一隔离层，包括第一部分和第二部分，
其中，所述第一隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述第一隔离层的第二部分从所述第一隔离层的第一部分延伸，并且加衬里于所述第一导电结构的第一部分的整个底面，
第二介电层，设置在所述蚀刻停止层下方，所述第二介电层的介电常数介于1.9和2.5之间，
第二导电结构嵌入在所述第二介电层中，所述第二导电结构的顶面与所述第一导电结构的整个底面通过所述第一隔离层、所述第一介电层、以及所述蚀刻停止层隔离开，
其中，所述第一隔离层是由非导电材料形成的介电层，并且用于隔离对相邻的所述第二导电结构的污染。
14.根据权利要求13所述的半导体器件，其中，所述第一隔离层配置为将所述第一导电结构与所述第一介电层电隔离。
15.根据权利要求13所述的半导体器件，其中，所述第一隔离层包括氧化硅。
16.根据权利要求13所述的半导体器件，其中，所述第一隔离层的厚度为300埃。
17.根据权利要求13所述的半导体器件，其中，所述蚀刻停止层连续延伸地跨过所述第二导电结构。
18.根据权利要求13所述的半导体器件，其中，所述第一导电结构具有彼此相对的侧壁。
19.根据权利要求13所述的半导体器件，其中，所述第二导电结构具有彼此相对的侧壁。
20.根据权利要求13所述的半导体器件，其中，通过与所述第一隔离层类似的第二隔离层加衬里于所述第二导电结构的侧壁和底面。
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