CN101443894A - 在双镶嵌中集成多孔密封衬垫的方法和器件 - Google Patents

在双镶嵌中集成多孔密封衬垫的方法和器件 Download PDF

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Abstract

一种使用具有多孔密封衬垫的镶嵌层的器件，并且该器件包含半导体基体。在半导体基体上面形成包括金属互连(302)的金属互连层。在金属互连层上面形成介电层(308)。在介电层中形成导电沟槽特征部分(316)和导电通孔特征部分(314)。只沿导电通孔特征部分的侧壁和沿导电沟槽特征部分的侧壁及底面形成多孔密封衬垫(318)。沿着导电通孔特征部分的底面几乎不存在多孔密封衬垫。

Description

在双镶嵌中集成多孔密封衬垫的方法和器件
发明领域
【0001】本发明一般涉及半导体器件，且更特别地，涉及在双镶嵌(dualdamascene)中集成多孔密封衬垫的方法和器件。
背景技术
【0002】随着半导体器件密度的增加，对用于使半导体器件互相连接的互连层的需求也有所增加。铜已经日益成为选择用于在使用镶嵌工艺的集成电路中制造互连的金属。
【0003】互连层的线宽持续减小并且彼此间隔更加紧密，以便得到增加的密度、更快的性能和更低的成本。为了进一步提高性能，在互连层中使用具有较低介电常数(也称作k值)的介电材料。然而，较低的k值导致介电材料具有较高的孔隙度和较低的密度。随着孔隙度增加，介电基质(matrix)的内部多孔结构可以变得更为互连。这种高孔隙度与互连的孔隙体积相结合可以允许材料(特别是铜)扩散或透过低k值介电材料。因此，缺陷和失效机理可以使性能退化、器件运行寿命降低，并且甚至导致器件完全失效。由于材料的高孔隙度和低密度，多孔低k值介电材料的另一个问题在于，在特征部分比如沟槽或通孔被刻蚀到其中或穿过它们之后，这些介电材料倾向于具有不规则的或非平滑的侧壁。因而，随后所形成的和/或所淀积的材料沿低k值介电层的侧壁不规则地形成。因此，例如，由于低k值介电层侧壁的不规则性，沿低k值介电层的侧壁形成具有均匀厚度的铜扩散阻挡层可能成为难题。
【0004】所需要的是这样的器件和方法：其在基于铜的互连结构中使用低k值介电材料，并且也缓解比如上面所描述的那些由于使用低k值介电材料所产生的问题。
发明内容
【0005】本发明通过使用存在于沟槽区域的侧壁和底部、通孔区域的侧壁上但在通孔区域的底面不存在的多孔密封衬垫，促进镶嵌工艺过程和半导体器件。因此，可以在镶嵌工艺过程中使用低k多孔介电材料而不会有其它物类，比如湿气、金属阻挡前体、铜、溶剂、等离子体化学物质等等不期望地迁移到低k多孔介电基质中。另外，还提供了从导电通孔特征部分到下层结构的低阻抗接触。充分地除去通孔区域底面上的多孔密封衬垫允许到下层器件的低阻抗电接触。
【0006】根据本发明的一个方面，半导体器件采用具有多孔密封衬垫的镶嵌层。所示的半导体基体可以包括一个或更多个半导体器件和层，比如晶体管器件、二极管、电容器、电阻器、电感器、金属互连层等等。在半导体基体上面形成包括金属互连的金属互连层。在互连层上面形成介电层。随后通过比如光刻、湿法清洗、刻蚀等技术来处理介电层以在介电层的介电层下部内形成通孔特征部分并在介电层上部内形成沟槽特征部分，其中设置通孔特征部分以允许与下面的金属互连电接触。沿孔隙特征部分的侧壁表面并且沿沟槽特征部分的侧壁和底面形成多孔密封衬垫。接下来是金属淀积、化学机械平坦化等等，以完成与下面的金属互连电接触的导电通孔和沟槽特征部分的形成。公开了其他的器件和方法。
附图说明
【0007】图1A是以传统镶嵌工艺制造的半导体器件的横截面图。
【0008】图1B是图1A器件的另一个横截面图。
【0009】图2是以传统镶嵌工艺制造的另一个半导体器件的横截面图。
【0010】图3是按照本发明一个方面的具有低k镶嵌介电层和多孔密封衬垫的半导体器件的横截面图。
【0011】图4是按照本发明一个方面图示说明具有选择性形成的多孔密封衬垫的半导体器件的制造方法的流程图。
【0012】图5A-5E描述了按照图4的方法所形成的示例性半导体器件的制造阶段。
具体实施方式
【0013】本发明的发明人意识到集成电路内器件(比如晶体管器件)的互连(也称作金属化)一般是通过在电器件上面所形成的层中形成多级互连网状结构而实现的，由此有源器件元件被连接到其他器件以建立期望的电路。在介电层内形成导电材料比如铝、铝硅合金、铜、铜合金、银、银合金等等，并且将其用于在组件和器件之间提供相对低电阻的连接。
【0014】一些导电材料，比如铜，不容易被刻蚀或图案化。由于这个和其他原因，通常通过淀积介电层比如层间介电层(ILD)，并且刻蚀导电金属被淀积到其中的沟槽和/或通孔区域来形成金属化层。通常要求介电层内沟槽和/或通孔区域的均匀和可控刻蚀，以便形成具有合适形状、尺寸和厚度的沟槽和/或通孔。随后，执行平坦化工艺比如化学机械平坦化(CMP)，这除去了多余的导电材料并在沟槽和/或通孔区域内留下导电材料以用作线路、互连等等。
【0015】影响器件性能的特性是镶嵌或互连结构中所使用的介电层的介电常数值(被称为k值)。通常，在这些结构中介电层的较高k值导致较高的电容值，这使器件性能退化。
【0016】一种用于降低这些介电层k值的办法是使用低k的介电材料。然而，这些低k的介电层可能是相对多孔的，并且不期望地允许材料和化学物类渗入到孔隙内，这产生缺陷，损害介电完整性并且妨碍器件运行。所渗入的材料和物类包括例如湿气、金属阻挡淀积前体、淀积的金属阻挡、铜、溶剂、等离子体化学物质等等。所产生的缺陷还可能使器件的寿命性能降低。例如由于不期望的材料迁移和由此产生的缺陷，被设计为具有10年寿命的器件可能降低为具有几天的寿命。
【0017】多孔低k值介电材料的另一个问题在于，在特征部分被刻蚀到其中之后，它们形成不规则的侧壁表面。因而，随后沿低k介电材料的侧壁表面所形成的层具有不规则的厚度或区域以及受损的完整性。
【0018】本发明通过使用存在于沟槽区域的侧壁和底部、通孔区域的侧壁上但在通孔区域的底面不存在的多孔密封衬垫，促进镶嵌工艺过程和半导体器件。因此，可以在镶嵌工艺过程中使用低k多孔的介电材料而不会有材料比如湿气、金属阻挡前体、铜、溶剂、等离子体化学物质等等不期望地迁移到低k多孔介电层中。另外，还提供了从导电通孔特征部分到下层结构的低电阻接触。通孔区域底面上多孔密封衬垫的部分或完全不存在允许了到下层器件的低电阻电接触，这在之前是很难通过多孔密封衬垫来实现的。
【0019】图1A是以传统镶嵌工艺制造的具有低k镶嵌介电层的传统半导体器件100的横截面图。图1A被提供作为以传统制造工艺所形成的传统器件的示例。提供图1A和其描述来图示说明本发明的发明人所识别出的现有技术的缺陷。
【0020】器件100包括半导体基体101，该基体具有半导体衬底以及形成于其中的晶体管和/或其他器件。半导体基体101还可以包括一个或更多个互连层。一种这样的层是形成于半导体基体101上并与绝缘层104相邻的金属互连102。金属互连102是由导电材料比如铜组成的，或者可以是邻近例如下面的栅极、源极或漏极区域的硅化物区域。
【0021】刻蚀阻止层106形成在半导体基体101和金属互连102之上，并有利于随后的刻蚀工艺。典型地，第一刻蚀阻止层106被选择作为介电铜扩散阻挡，并且能够相对于低k电介质被选择性刻蚀或者选择性保留。之后通过合适的淀积工艺，在第一刻蚀阻止层106上形成低k的级间介电层108。级间介电层108是由低k介电材料组成并且是相对多孔的。之后在级间介电层108上形成低k金属间介电层112。金属间介电层112也是由低k介电材料组成的。这可以被理解为在表现形式上级间介电层108和金属间介电层112是由相同的材料组成，鉴于这两层之间没有物理差别，淀积可以在一步中执行。
【0022】执行沟槽刻蚀工艺以在金属间介电层112内形成沟槽腔116。沟槽刻蚀工艺使用合适的刻蚀化学物质比如CF4、Ar、和O2维持一段持续时间以从金属间介电层112除去材料来形成沟槽腔116。光刻图案化掩模(未示出)被典型用于在刻蚀工艺期间限定沟槽区域。掩模和形成掩模的技术可以是本领域技术人员所熟悉的。
【0023】之后执行通孔刻蚀工艺以在层间介电层108内充分地形成通孔腔114。通孔刻蚀工艺也使用合适的刻蚀化学物质比如CF4、Ar、和O2维持一段持续时间以从层间介电层108除去材料来形成通孔腔114。通过光刻术技术被图案化的第二掩模(未示出)被典型用于在刻蚀工艺期间限定通孔区域，且其可以是本领域技术人员所熟悉的。在此通孔刻蚀期间，第一刻蚀阻止层106具有比级间介电层108更低的刻蚀速率，因此用来减轻过刻蚀到下面的金属互连102内。之后执行刻蚀阻止层刻蚀以除去第一刻蚀阻止层106的所选择露出部分，并且露出金属互连102的至少一部分。也可以理解，在制造加工中其他表现形式是常见的，比如选择首先进行通孔刻蚀，之后接着进行沟槽刻蚀，以刻蚀阻止层刻蚀作为结束。
【0024】之后通孔腔114和沟槽腔116以导电铜扩散阻挡(比如钽)作为衬里。之后对其填充导电材料比如铜。在一个示例中，铜层被淀积在器件上(例如通过电化学淀积)，由种子层促进，以便对沟槽腔116和通孔腔114进行填充，接下来进行平坦化步骤(例如，通过化学机械平坦化)。
【0025】图1B是图1A传统器件100的一部分的特写图。图1B被提供作为通过传统制造工艺所形成的传统器件的示例。提供图1B和其描述来图示说明本发明的发明人所识别出的现有技术的缺陷。
【0026】本发明的发明人认识到级间介电层108和金属间介电层112的相对高的孔隙度允许其他材料118比如用于阻挡金属的原子层淀积(ALD)或化学气相淀积(CVD)前体、导电填充材料、溶剂等等经由材料内的孔隙不期望地迁移到层108和112内。进一步地，由于孔隙度及极度粗糙的侧壁和表面状况，铜扩散阻挡自身的完整性将受到危害，而允许铜扩散到低k电介质内。因此，产生了使器件运行和/或性能退化的缺陷。例如，铜渗入会不期望地产生器件中的电短路。
【0027】图2是以传统镶嵌工艺制造的具有低k镶嵌介电层的传统半导体器件200的横截面图。图2被提供作为由传统制造工艺所形成的传统器件的示例。提供图2及其描述以图示说明本发明的发明人所识别出的现有技术的缺陷。
【0028】器件200使用局部密封衬垫，其减轻了其他材料到低k介电层中的一些迁移，但是仍允许不期望数量的导电材料迁移到介电层中。
【0029】器件200实质上与图1A的传统器件100类似。器件200包括半导体基体201，该基体具有半导体衬底和形成于其中的晶体管和/或其他器件。半导体基体201还可以包括一个或更多个互连层。一种这样的层是形成于半导体基体201上并与绝缘层204相邻的金属互连202。金属互连202是由导电材料比如铜组成的，或者可以是邻近例如下面的栅极、源极或漏极区域的硅化物区域。
【0030】再一次地，刻蚀阻止层206形成在半导体基体201和金属互连202上面，并有利于随后的刻蚀工艺。典型地，刻蚀阻止层206被选择作为介电铜扩散阻挡，并且能够相对于低k电介质被选择性刻蚀或者选择性保留。之后通过合适的淀积工艺，在第一刻蚀阻止层206上形成低k级间介电层208。级间介电层208是由低k介电材料组成，并且是相对多孔的。之后在低k级间介电层208上形成低k金属间介电层212。金属间介电层212也是由低k介电材料组成的。这也可以被理解为在表现形式上，级间介电层108和金属间介电层112是由相同的材料组成，鉴于在这两层之间没有物理差别，淀积可以在一步中执行。
【0031】执行沟槽刻蚀工艺以在金属间介电层212内形成沟槽腔216。沟槽刻蚀工艺使用合适的刻蚀化学物质比如CF4、Ar、和O2维持一段持续时间以从金属间介电层212除去材料来形成沟槽腔216。光刻图案化掩模(未示出)被典型用于在刻蚀工艺期间限定沟槽区域。
【0032】之后执行通孔刻蚀工艺以在层间介电层208内充分地形成通孔腔214。通孔刻蚀工艺还使用合适的刻蚀化学物质来维持一段持续时间以从层间介电层208除去材料来形成通孔腔214。第二光刻图案化掩模(未示出)被典型用于在刻蚀工艺期间限定刻蚀区域。刻蚀阻止层206具有比级间介电层208更低的刻蚀速率，并因此用来减轻过刻蚀到下面的金属互连202中。之后执行刻蚀阻止层刻蚀来除去刻蚀阻止层已选择的露出部分，并露出金属互连202的至少一部分。还可以理解，通孔刻蚀工艺可以在沟槽刻蚀工艺之前或之后进行。
【0033】在沟槽腔216和通孔腔214的侧壁和底面上形成介电衬垫218。通常地，通过将衬垫淀积在器件上面来形成介电衬垫218，由此至少在沟槽和通孔腔的侧壁和底面上形成衬垫218。随后，使用刻蚀工艺来从沟槽和通孔腔的底面除去衬垫218。
【0034】介电衬垫218是相对致密且无孔的，并且可以减轻不期望的物类比如填充材料、阻挡层材料等等迁移到介电层212和208中。然而，介电衬垫218是绝缘的并且阻止与金属互连202的电连接。因此，执行各向异性刻蚀来从通孔的底面除去部分介电衬垫218。由于典型刻蚀工艺的性质，在220处沟槽的底部该衬垫也被除去。本发明的发明人意识到这样允许随后与金属互连202的电接触，然而沟槽腔216的底面220没有被保护，造成了到薄膜208中的渗入路径。
【0035】之后通孔腔214和沟槽腔216以导电铜扩散阻挡比如钽作为衬里。然后对其填充导电材料，比如铜。在一个示例中，铜层被淀积在器件上，由种子层促进，以便填充沟槽腔216和通孔腔214。
【0036】本发明的发明人认识到级间介电层208和金属间介电层212的相对高的孔隙度允许其他材料比如ALD前体、铜、溶剂等等在沟槽区域216中经由底面220处材料内的孔隙渗透或迁移到层208和212内。因此，即使存在介电衬垫218，器件运行及性能也可能退化。
【0037】图3是根据本发明一个方面的半导体器件300的横截面图，该半导体器件300具有低k介电层和用于双镶嵌工艺所形成的互连层的多孔密封衬垫。器件300使用多孔密封衬垫，其充分地防止或减轻不期望的材料比如填充材料、阻挡层材料等等迁移到介电层中。多孔密封衬垫被设定在沟槽和通孔区域的侧壁、沟槽区域的底面上，但几乎不存在于通孔区域的底面上。
【0038】器件300包括半导体基体301，其具有一个或更多个半导体层，并且包括这些器件比如形成于其中的晶体管、二极管、电阻器等等。半导体基体301还可以包括一个或更多个金属互连层。一种这样的层是形成于半导体基体301上并与绝缘层304相邻的金属互连302。金属互连302是由导电材料比如铜组成的，或者可以是邻近例如下面的栅极、源极或漏极区域的硅化物区域。
【0039】刻蚀阻止层306形成在半导体基体301和金属互连302上面，并有利于随后的刻蚀工艺。典型地，刻蚀阻止层306被选择作为介电铜扩散阻挡，且能够相对于低k电介质被选择性刻蚀或者选择性保留。低k介电层308形成在刻蚀阻止层306上并且是由低k介电材料组成的，比如具有介电常数小于约4的介电材料，并且该低k介电层是相对多孔的。一些合适的介电材料的示例包括二氧化硅、掺氟石英玻璃(FSG)、有机硅玻璃(OSG)、基于硅倍半氧烷(SSQ)的材料例如MSQ(甲基硅倍半氧烷)或者倍半氧硅氢化物(HSQ)等材料形式，这些材料形式具有变化的孔隙度水平(所具有的k在1和4之间)。介电层308可以是由一个或更多个单独的介电层组成的，这些介电层具有相同或不同的成分和孔隙度值。需要注意，本发明的方面并不限于特定的集成方案，并且例如包括单镶嵌和双镶嵌集成方案。
【0040】在介电层308内并且在金属互连302上/上面形成通孔特征部分314。在介电层308内，且典型地在通孔特征部分314上面/上形成沟槽特征部分316。在本发明的示例性方面中，现在刻蚀阻止层306可以从通孔的底部被选择性地刻蚀掉，以便允许在通孔特征部分314和下面的互连302之间的随后电连接。
【0041】沿沟槽特征部分316的侧壁和底面且沿通孔特征部分314的侧壁形成多孔密封衬垫318。衬垫318是由介电材料比如二氧化硅、氮化硅、硼碳氮化合物等等组成的。多孔密封衬垫是相对致密并且无孔的，其与低k介电层不同。多孔密封衬垫318减轻了其他材料比如铜、前体材料、溶剂等等到介电层308中的不需要的扩散。另外，多孔密封衬垫318形成比多孔介电层308更均匀的侧壁表面。因此，沿侧壁所形成的层(未示出)，比如金属阻挡层，可以以相对均匀的厚度形成并且可以不损害完整性地形成。
【0042】可以通过一个或更多个合适的制造工艺来形成多孔密封衬垫318，比如旋涂淀积、基于ALD的淀积或者PECVD(等离子体增强化学气相淀积)等。在一个示例中，在低k介电层308内形成通孔和沟槽腔。之后在器件上面淀积相对致密的介电材料，接下来是选择性各向异性刻蚀工艺，其从通孔腔底面的至少一部分除去淀积的致密介电材料，同时在通孔腔的侧壁和沟槽腔的侧壁和底面上以及在晶片的场区域(沟槽之间)充分地留下衬垫318。应该意识到，在一些实施例中，可以用额外的工艺过程从晶片的场区域除去多孔密封衬垫(同时在沟槽和通孔侧壁上以及沟槽底部上保留衬垫)。在另一个示例中，在器件300上面淀积致密介电材料，接下来是选择性刻蚀淀积工艺，其从通孔腔底面的至少一部分除去淀积的致密介电材料，同时在通孔腔的侧壁和沟槽腔的侧壁和底面上以及在晶片的场区域(沟槽之间)充分地留下衬垫318。应该意识到，在一些方面，可以用额外的工艺过程从晶片的场区域除去多孔密封衬垫(同时在沟槽和通孔侧壁上以及沟槽底部上保留衬垫)。在一个示例中，本发明利用PVD阻挡淀积室，其中电离阻挡(比方说钽)原子流量加上中性阻挡(比方说钽)原子流量等于(或者略大于)沟槽底部被刻蚀的钽原子流量，但小于通孔底部晶片之外的原子的刻蚀流量(钽和较轻元素像硅、氮、氧等)。使用晶片上面等离子体中所产生的电离的氩原子来辅助来自晶片不同点的原子的刻蚀流量。来自晶片的原子的净去除从“场”区域(在这里存在净淀积)到沟槽底部(在这里可以进行调整使得相当大部分的衬垫保持完整)并进一步到通孔底部(在这里存在净去除)逐步减少。这是因为中性阻挡金属原子不具有将允许它们达到通孔底部的必要的垂直速度向量。电离的阻挡原子通过晶片和等离子体之间建立的电场被加速，导致更加垂直的速度向量，这允许它们达到通孔底部。由于中性和电离的阻挡原子的比例是可调谐的(随靶偏压降低，相关的中性原子数量增加)，在场、沟槽底部和通孔底部处可以实现净刻蚀速率期望的变化。另外，通过改变与晶片相邻的场强度，电离原子(氩和钽)速度的垂直度可以得到增加——这允许相关刻蚀量的额外调谐。这就是本发明如何实现通孔底部处衬垫的选择性去除，同时在沟槽底部并且沿其侧壁保护衬垫。它还保护了晶片顶面的衬垫。
【0043】使用上面描述的多孔密封衬垫318有利于器件300的可靠性和运行。因此，由于减轻不期望的或不需要的其他材料进入到介电层308中并且通过形成更均匀的侧壁面，可以获得预期的和期望的器件寿命和/或可以获得预期的和/或期望的运行性能。
【0044】需要注意本发明不限于关于图3的器件300所示出和描述的结构。使用多孔密封衬垫(其至少从通孔区域的底面被部分地除去)的其它合适镶嵌结构是预期的并与本发明相一致。例如，可以使用额外的沟槽刻蚀阻止层或者可以省略刻蚀阻止层306。
【0045】需要注意本发明的方面不限于特定的集成方案，例如包括单镶嵌和双镶嵌集成方案。
【0046】图4是按照本发明一个方面图示说明具有在双镶嵌结构内选择性形成的多孔密封衬垫的半导体器件制造方法400的流程图。
【0047】方法400从方框402开始，其中提供了半导体基体。半导体基体包括一个或更多个半导体层和器件，比如晶体管、电阻器、二极管、互连层等等。在方框404，在半导体基体上面形成互连层。互连层包括金属互连或硅化物区域或者接触。
【0048】在方框406，通过淀积材料，在金属互连上形成刻蚀阻止层，其被选择作为介电铜扩散阻挡，并且能够相对于低k电介质被选择性刻蚀或者选择性保留，该低k电介质与随后形成的介电层不同。刻蚀阻止层通过减轻上面和/或下面的刻蚀来促进之后的刻蚀工艺。举例来说，合适的刻蚀阻止层包括氮化硅或碳氮化硅或碳氧氮化硅。
【0049】在方框408，在互连层上面形成低k介电层，比如级间介电层。通过淀积具有介电常数小于约4.0并典型小于约2.9的一种或更多种低k介电材料来形成介电层。可以使用一种或更多种淀积工艺。因此，介电层可以由一个或更多个单独的介电层组成，这些介电层由相同的或不同的介电材料组成，包括那些具有各种介电常数的介电材料。
【0050】介电层是由合适的介电材料组成，比如二氧化硅、掺氟石英玻璃(FSG)、有机硅玻璃(OSG)、基于硅倍半氧烷(SSQ)的材料例如MSQ(甲基硅倍半氧烷)或者倍半氧硅氢化物(HSQ)等等。介电层的厚度可以根据要制造的器件而变化，然而合适的介电层厚度的一些示例是大约500到大约10000埃。
【0051】之后在方框410，在介电层上执行通孔刻蚀以形成通孔腔。光刻图案化掩模通常被用于限定或选择用于刻蚀的目标通孔区域。以任何合适的刻蚀化学物质执行通孔刻蚀以便除去介电层暴露出的部分，由此形成通孔腔。通孔腔的一些示例性厚度或深度包括大约500到10000埃，然而按照本发明其他的厚度是可以预期的。
【0052】在方框412，在介电层上执行沟槽刻蚀来形成沟槽腔。第二光刻图案化掩模被典型用于限定或选择用于刻蚀的目标沟槽区域。利用刻蚀化学物质来执行沟槽刻蚀，以便除去介电层暴露出的部分，由此形成沟槽腔。沟槽腔的一些示例性厚度或深度包括大约500到10000埃，然而按照本发明其他的厚度是可以预期的。
【0053】由于使用低k多孔介电材料，沟槽和通孔腔的侧壁和底面可能是相对非均匀的、不规则的和多孔的。
【0054】在方框414，在器件上面和沟槽及通孔腔的侧壁和底面上形成多孔密封衬垫。多孔密封衬垫是由相对致密的材料组成，该材料减轻了随后所形成的层和/或露出的化学物质扩散和/或迁移到介电层中。用于多孔密封衬垫的一些合适材料的示例是二氧化硅、氮化硅、碳化硅、碳氮化硅、碳氧氮化硅、致密有机硅玻璃(OSG)、有机聚合物等等。多孔密封衬垫被形成具有一厚度，该厚度足以减轻随后的扩散和/或迁移，比如0.5到15纳米的厚度，并且多孔密封衬垫具有典型地大于2.7的k值。
【0055】在方框416，在多孔密封衬垫上形成第一金属阻挡层。如下所述，在导电材料填充工艺期间，第一金属铜扩散阻挡层保护通孔和腔表面。第一金属阻挡层的厚度具有合适的厚度，比如0.5到15纳米。第一金属阻挡层是由导电材料组成，比如钽基、钨基、钛基材料，包括它们的氮化物、碳氮化物和硅氮化物、钌和铱以及钌和铱的氧化物。一些额外的合适材料包括，例如PVD钽，和ALD氮化钽。应该注意本发明的可选方法包括省略第一金属阻挡层。
【0056】在方框418，执行选择性刻蚀淀积工艺，其选择性地除去多孔密封衬垫的至少一部分，并且可以从通孔腔的底面除去第一阻挡层的至少一部分，同时在通孔腔的侧壁面上和沟槽腔的侧壁和底面上形成/淀积第二金属阻挡层。因此，保护性衬垫被保留在通孔腔的侧壁面上和沟槽腔的侧壁和底面上，并且保护性衬垫可以减轻或防止导电材料随后的扩散或迁移。
【0057】在一个示例性的适当选择性刻蚀淀积工艺中，通孔腔底面中心的刻蚀速率大于其底面边缘的刻蚀速率。因此，尽管对于整个接地通孔(适当对准)可能会出现增大的平均通孔阻抗，但是潜在的未接地通孔(未对准)可以得到保护。可以根据期望的或容许的未对准百分比来选择底面上的不同刻蚀速率。
【0058】应该意识到，在本发明的一些方面，可以用额外的工艺过程从晶片的场区域除去多孔密封衬垫(同时在沟槽和通孔侧壁上以及沟槽底部保留衬垫)。在不使用牺牲的致密电介质的情况下，在场区域上也应该留下未刻蚀的衬垫(在这里没有沟槽或通孔存在)。在一个示例中，本发明利用了PVD阻挡淀积室，其中电离阻挡(比方说钽)原子流量加上中性阻挡(比方说钽)原子流量等于(或者略大于)沟槽底部被刻蚀的钽原子流量，但小于通孔底部晶片之外的被刻蚀原子流量(钽和较轻元素像硅、氮、氧等)。通过使用晶片上面等离子体中所产生的电离的氩原子来辅助来自晶片不同点的原子的刻蚀流量。来自晶片的原子的净去除从“场”区域(在这里存在净淀积)到沟槽底部(在这里可以进行调整使得相当大部分的衬垫保持完整)并且进一步到通孔底部(在这里存在净去除)逐步减少，这是因为中性阻挡金属原子不具有将允许它们达到通孔底部的必要的垂直速度向量。电离的阻挡原子通过晶片和等离子体之间建立的电场被加速，导致更加垂直的速度向量，这允许它们达到通孔底部。由于中性和电离的阻挡原子的比例是可调谐的(随靶偏压降低，相关的中性原子数量增加)，在场、沟槽底部和通孔底部处可以实现净刻蚀速率期望的变化。另外，通过改变与晶片相邻的场强度，电离原子(氩和钽)速度的垂直度可以得到增加——这允许相关刻蚀量的额外调谐。这就是本发明如何实现通孔底部处衬垫的选择性去除，同时在沟槽底部并且沿其侧壁保护衬垫。它还保护了晶片顶面的衬垫。
【0059】传统的各向异性刻蚀工艺除去可见材料中的衬里，比如水平面上的材料，但是没有从侧壁显著地除去材料。因此，使用传统的刻蚀工艺，沟槽和通孔底部将是凹进的。选择性刻蚀淀积工艺避免对沟槽腔的水平面、底面的刻蚀。合适的选择性刻蚀淀积工艺的示例通过以下过程来实现：将晶片放置在PVD工具的处理室中，并以中间直流靶材功率(在200mm系统中处于1kW至10kW之间)使用特殊调谐的再溅射刻蚀，以便在朝向晶片的阻挡金属流中建立前面提到的电离原子和中性原子的混合。它与氩之类的气体流(在20sccm和100sccm之间)和施加到晶片的RF能量(在200mm系统中处于100W至500W之间)一起使用，以便加速阻挡金属离子和惰性气体原子。这些条件平衡沟槽底面的刻蚀，但不足以平衡通孔底面的刻蚀。换句话说，在沟槽底部，淀积和刻蚀成分之间的流量相匹配，引起材料很小的净淀积或去除。然而，在通孔底部，刻蚀成分的流量大于淀积成分的流量。这引起通孔底部处第一阻挡层和多孔密封衬垫的净刻蚀，同时维持沟槽底部的厚度。
【0060】之后在方框420，在器件上面形成最终金属阻挡层。最终金属阻挡层是可选择的，并且被典型地形成来覆盖未对准的通孔腔。最终金属阻挡层可以通过PVD或ALD淀积工艺形成，并且是由导电材料组成，比如上面关于第一金属阻挡层所描述的那些。用于阻挡层的一些合适材料的示例包括但不限于钽、氮化钽、硅氮化钽、氮化钛、硅氮化钛、钨、氮化钨、硅氮化钨，或者包含钌、铱或其他二元或三元化合物。在物理气相淀积的情况下，例如典型地在大约0.5至50mTorr之间的压力下、和在大约0至200摄氏度之间的温度下，执行阻挡层的淀积，使厚度在大约10和500埃之间。应该注意，本发明的替换方面包括省略形成最终金属阻挡层。还应该注意，在每一个步骤中，阻挡金属可以是不相同的。
【0061】在方框422，用导电材料填充沟槽和通孔腔来形成导电沟槽和通孔特征部分或结构。
【0062】可以使用许多合适的工艺来以导电材料填充腔。在一个示例中，通过淀积相对薄的导电材料层(例如铜)，在最后阻挡层上(如果存在)或者在腔的侧壁和底面上任选形成种子层。种子层提供成核点用于随后铜和/或含铜材料的淀积。其后，使用合适的铜淀积工艺，在种子层上形成铜。一些合适的淀积方法的示例包括电化学淀积(ECD)、无电淀积(e-less dep)、化学气相淀积(CVD)和物理气相淀积(PVD)。
【0063】多孔密封衬垫的存在减轻或者防止了在方框420处形成最终金属阻挡层以及在以导电材料填充沟槽和通孔腔中所使用的材料和化学物质迁移或渗透到低k介电层中。例如，可以防止材料比如ALD前体、填充材料(铜)、化学溶剂等等渗透到低k介电层中。
【0064】在方框424，执行平坦化工艺来除去多余的导电材料并电隔离形成于沟槽和通孔区域中的导电特征部分。随后可以执行额外的金属化层和/或封装来完成半导体器件的制造。
【0065】应该意识到，按照本发明，方法400中的变化是可以预期的。例如，抗蚀掩模可以被用于只改变介电层的一些部分。此外，刻蚀阻止层还可以被用于进一步促进介电层的刻蚀和腔的形成。
【0066】尽管为了解释的简化起见方法400被描绘为连续地执行，从此处所描绘和描述的内容可以理解并意识到，本发明不限于所说明的顺序，因为按照本发明，一些方面可以以不同的顺序发生和/或与其他方面同时发生。此外，按照本发明，并非所有说明性特征部分都是执行方法论所必需的。
【0067】图5A到5E按照图4的方法400，描绘了用于示例性的半导体器件制造的阶段。图5A到5E本质上是示例性的，并被提供以便于对本发明和图4方法400的理解。应该意识到，器件的结构、成分、尺寸等等可能有变化，并且仍然是与本发明相一致的。
【0068】图5A按照本发明的一个方面描绘了在一个制造阶段的半导体器件500。示出了半导体基体501，其包括一个或更多个半导体材料层和器件，比如晶体管、二极管等等。互连层被描绘为形成于半导体基体501上。互连层包括金属互连502和绝缘部分504。形成刻蚀阻止层506来促进随后的通孔刻蚀工艺。刻蚀阻止层506是由具有相对低刻蚀速率的材料组成的。应该注意到，方法400和本发明不要求刻蚀阻止层506，而且没有刻蚀阻止层，器件也可以按照本发明来制造。
【0069】在刻蚀阻止层506上形成介电层，该介电层是由下部的介电层508和上部的介电层510组成。下部介电层508是由典型为多孔低k介电材料的合适介电材料组成的。一些合适材料的示例包括二氧化硅、掺氟石英玻璃(FSG)、有机硅玻璃(OSG)、基于硅倍半氧烷(SSQ)的材料例如MSQ(甲基硅倍半氧烷)或者倍半氧硅氢化物(HSQ)等等。上部介电层510也是由典型为多孔低k介电材料的合适介电材料组成。然而，应该注意，本发明的替代方面预计介电层具有不同的介电常数和孔隙度。例如，上部介电层510可以例如由较高k值的无孔材料组成。
【0070】通过合适的刻蚀工艺在介电层508和510内形成通孔和沟槽腔519。在这个示例中，在第一介电层508内形成通孔腔，并且在第二介电层510内形成沟槽腔。
【0071】如图5B所示，在器件500上面、特别是在沟槽腔和通孔腔519的侧壁和底面上形成多孔密封衬垫522。多孔密封衬垫是由相对致密的材料组成的，其减轻了随后所形成的层扩散和/或迁移到介电层508和510中。在器件500中，多孔密封衬垫是绝缘的，但在本发明的替代方面可能不是这样。一些用于多孔密封衬垫522的合适材料的示例是二氧化硅、氮化硅、碳化硅、致密有机硅玻璃(OSG)等等。多孔密封衬垫522具有足以减轻随后的扩散和/或迁移的厚度，比如0.5到15纳米。另外，此时可以在多孔密封衬垫522上形成初始或第一金属阻挡层(未示出)。
【0072】图5C按照本发明一个方面描绘了在另一个制造阶段的半导体器件500。在多孔密封衬垫522上和通孔腔的底面上形成金属阻挡层524，同时从通孔腔的底部除去多孔密封衬垫522。如下所述，金属阻挡层在导电材料填充工艺期间保护通孔和沟槽表面。第一金属阻挡层的厚度具有合适的厚度，比如0.5到15纳米。第一金属阻挡层是由导电金属组成，比如钽基、钨基、钛基材料包括它们的氮化物、碳氮化物和硅氮化物、钌和铱、以及钌和铱的氧化物。一些额外的合适材料包括，例如PVD钽，和ALD氮化钽。
【0073】选择性刻蚀淀积工艺526可以被用于形成金属阻挡层524并除去多孔密封衬垫522的所选部分。因此，多孔密封衬垫被保留在通孔腔的侧壁面上和沟槽腔的侧壁和底面上，并且多孔密封衬垫可以减轻或防止导电材料随后的扩散或迁移。
【0074】如图5D所述，以导电材料528填充沟槽和通孔腔519。淀积充分导电的填充材料比如铜，来充分地填充沟槽和通孔腔519。在淀积导电填充材料之前，可以在沟槽和通孔腔519的侧壁和表面上形成一个或更多个额外的阻挡层(未示出)。之后使用用于导电材料的合适的淀积或形成工艺来淀积或形成填充材料，以便完全地填充沟槽和通孔腔519。一些合适的淀积方法的示例包括电化学淀积(ECD)、无电淀积(e-less dep)、化学气相淀积(CVD)和物理气相淀积(PVD)。
【0075】图5E按照本发明的方面，描绘了在又一个制造阶段的半导体器件500。为了充分地填充沟槽和通孔腔519，在第二介电层的上表面上和沟槽及通孔腔的上面保留多余的导电填充材料。执行平坦化工艺来除去多余的导电材料，并且限定导电沟槽结构或特征部分532和导电通孔区域结构或特征部分530。平坦化工艺还将沟槽区域532和通孔特征部分530与其他的导电特征部分(未示出)相隔离。随后可以执行额外的金属化层和/或封装来完成半导体器件500的制造。
【0076】虽然已经通过一个或更多个实施方式来说明和描述本发明，但是对说明性示例可以作出改变和/或修改，而并不偏离本发明权利要求的范围。

Claims (11)

1.一种半导体器件，其包括：
半导体基体；
互连层，其包括形成在所述半导体基体上的金属互连；
介电层，其形成在所述互连层上面，所述介电层具有在所述介电层下部内的导电通孔特征部分和在所述介电层上部内的导电沟槽特征部分，其中所述导电沟槽特征部分与所述导电通孔特征部分相接触，并且所述导电通孔特征部分与所述金属互连电接触；和
多孔密封衬垫，其沿所述导电通孔特征部分的侧壁表面并沿所述导电沟槽特征部分的侧壁和底面形成。
2.根据权利要求1所述的器件，进一步包括在所述导电通孔特征部分和所述金属互连之间的金属阻挡层。
3.根据权利要求1或2所述的器件，其中所述介电层的所述上部是相对多孔的，并且所述介电层的所述下部是相对非多孔的。
4.根据权利要求1所述的器件，其中所述介电层是由介电常数小于约2.9的介电材料组成的。
5.根据权利要求1或4所述的器件，其中所述多孔密封衬垫由大于约2.7的k值组成。
6.一种制造半导体器件的方法，其包括：
在半导体基体上面形成介电层；
在所述介电层内形成通孔腔；
在所述介电层内形成沟槽腔；
在所述沟槽腔和所述通孔腔的底面和侧壁面上形成多孔密封衬垫；以及
执行选择性刻蚀淀积工艺，其从所述通孔腔的所述底面的至少一部分除去所述多孔密封衬垫，而几乎不从所述沟槽腔的所述底面除去所述多孔密封衬垫。
7.根据权利要求6所述的方法，其中执行所述选择性刻蚀淀积工艺进一步包括在所述通孔腔的侧壁表面上和所述沟槽腔的侧壁和底面上淀积金属阻挡层。
8.根据权利要求6或7所述的方法，其中形成所述介电层包括在所述半导体基体上面淀积多孔的、低k的介电材料。
9.根据权利要求7所述的方法，进一步包括在执行所述选择性刻蚀淀积工艺之前，在所述多孔密封衬垫上形成第二金属阻挡层。
10.一种制造半导体器件的方法，其包括：
在半导体基体上面形成具有金属互连的金属互连层；
在所述金属互连层上形成低k的介电层；
在所述介电层内形成通孔腔；
在所述介电层内形成沟槽腔；
在所述沟槽腔和所述通孔腔的底面和侧壁面上形成多孔密封衬垫；
在所述多孔密封衬垫上形成第一金属层，所述第一金属层是由金属材料组成的，其中所述多孔密封衬垫减轻所述金属材料迁移到所述第一和第二介电层中；
执行选择性刻蚀淀积工艺，其从所述通孔腔的所述底面刻蚀所述多孔密封衬垫，并且在所述通孔腔的侧壁表面上和所述沟槽腔的侧壁和底面上淀积第二金属阻挡层；
在所述通孔腔内和所述金属互连上形成导电通孔特征部分，并且在所述沟槽腔内形成导电沟槽特征部分。
11.根据权利要求10所述的方法，其中形成所述第一介电层包括淀积极低k的介电材料。
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