CN105990218A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底；在所述基底表面形成介质层；在所述介质层表面形成具有开口的掩膜层，沿所述开口刻蚀所述介质层至基底表面，在所述介质层内形成通孔；在所述通孔的侧壁表面形成侧墙，所述侧墙材料的致密性大于介质层材料的致密性；在所述侧墙以及通孔底部表面形成填充满所述通孔的金属层。现有上述方法形成半导体结构，可以提高所述半导体结构内的金属层的质量和电连接性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的集成度不断提高，器件的密集程度和工艺的复杂程度不断增加，对工艺过程的严格控制变的更为重要。其中，金属接触作为多层金属层间互连一级器件有源区与外界电路之间的连接通道，由于其在器件结构组成中具有重要作用，使得金属接触的形成工艺显得尤为重要。
现有技术中，形成金属接触的步骤包括：在半导体衬底上形成介质层，图形化介质层，在介质层内形成底部位于半导体衬底表面的通孔，在通孔内填充金属层，形成金属接触。
所述金属层的填充质量，决定了所述金属接触的性能。在现有的半导体制程中，为了降低寄生电容，所述介质层通常会采用低K介质材料，所述低K介质材料通常密度较低，材质稀疏，容易吸附空气中的湿气和杂质气体；而在一些特殊的器件的形成过程中，例如在形成MEMS压力传感器的过程中，通常在形成有传感电路的基底上形成牺牲介质层，然后在牺牲介质层内形成金属接触，再去除所述牺牲介质层，形成空腔，以形成压力传感单元。为了便于去除所述牺牲介质层，所述牺牲介质层的材料一般为稀疏的多孔材料，例如非晶碳、多孔氧化硅等，通常具有较强的吸附能力。上述低K介质层或者牺牲介质层的材料与金属层之间的粘附性较差，导致后续在通孔内填充金属层时，影响形成的金属层的质量，从而影响形成的金属层的连接性能。
现有形成的金属层的电连接性能有待进一步的提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高形成的半导体结构内的金属层的电连接性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成介质层；在所述介质层表面形成具有开口的掩膜层，沿所述开口刻蚀所述介质层至基底表面，在所述介质层内形成通孔；在所述通孔的侧壁表面形成侧墙，所述侧墙材料的致密性大于介质层材料的致密性；在所述侧墙以及通孔底部表面形成填充满所述通孔的金属层。
可选的，所述侧墙的形成方法包括：在所述通孔的内壁表面以及掩膜层表面形成侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述侧墙材料层，去除位于掩膜层表面以及通孔底部表面的侧墙材料层，形成覆盖通孔侧壁表面的侧墙。
可选的，采用化学气相沉积工艺或原子层沉积工艺形成所述侧墙材料层。
可选的，所述通孔的宽度为1.5μm～2.5μm；所述侧墙的厚度为
可选的，所述侧墙的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述介质层的材料为多孔氧化硅或非晶碳。
可选的，所述掩膜层包括：位于介质层表面的第一掩膜层和位于所述第一掩膜层表面的第二掩膜层。
可选的，所述第一掩膜层的材料为氧化硅、第二掩膜层的材料为氮化硅。
可选的，所述掩膜层的厚度小于
可选的，所述基底包括：衬底，所述衬底内形成有压力传感器的读出电路；位于衬底表面的器件层，所述器件层内形成有压力传感器的传感电路。
可选的，基底内具有与基底表面齐平的金属互连层，所述通孔底部位于所述金属互连层表面。
可选的，所述金属层的材料为TiN、Ti、Al、Au、W或Cu。
可选的，所述金属层包括：位于侧壁和通孔底部表面以及掩膜层表面的第一金属层、位于所述通孔内的第一金属层表面且填充满所述通孔的第二金属层，所述第二金属层表面与第一金属层表面齐平。
可选的，形成所述金属层的方法包括：在所述侧墙表面、通孔底部表面以及掩膜层表面形成第一金属材料层；在所述第一金属材料层表面形成第二金属材料层，所述第二金属材料层填充满所述通孔；对所述第二金属材料层进行平坦化，去除位于掩膜层上的第二金属材料层，形成第二金属层，使所述第二金属层的表面与第一金属材料层表面齐平。
可选的，还包括：对位于掩膜层表面的第一金属材料层进行图形化，形成第一金属层，使所述第一金属层覆盖部分掩膜层表面。
可选的，采用物理气相沉积工艺形成所述第一金属材料层和第二金属材料层。
可选的，所述物理气相沉积工艺的反应腔内压强为5E-7Torr～5E-6Torr。
可选的，第一金属层的材料为TiN，第二金属层材料为Ti。
可选的，第一金属层的厚度为
为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：基底；位于所述基底表面的介质层；位于所述介质层表面的具有开口的掩膜层；位于所述开口下方的所述介质层内的通孔，所述通孔底部位于基底表面；位于所述通孔侧壁表面的侧墙，所述侧墙材料的致密性大于介质层材料的致密性；位于所述侧墙以及通孔底部表面且填充满所述通孔的金属层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在形成半导体结构的过程中，在基底表面形成介质层，然后在所述介质层内形成通孔，并且在所述通孔的侧壁表面形成侧墙之后，再形成填充满所述通孔的金属层。所述侧墙材料的致密性大于介质层材料的致密性，可以保护所述通孔侧壁的介质层，并且在形成金属层的过程中，阻止介质层内吸附的杂质气体释放而影响金属层的沉积质量。并且，所述侧墙与介质层、以及金属层之间均具有较好的粘附性，从而可以提高后续形成的金属层与通孔的侧壁之间的粘附性，提高形成的金属层的质量。
进一步的，所述侧墙的厚度为所述侧墙厚度较小，避免对通孔的深宽比造成较大的影响而影响后续在通孔内形成的金属层的沉积质量；且所述侧墙的厚度大于使得所述侧墙的厚度均匀，表面平整，对通孔的侧壁覆盖性较好，对通孔侧壁的介质层具有较好的保护作用。
本发明的技术方案还提供的半导体结构包括基底和位于基底表面的介质层，所述介质层内具有通孔，通孔侧壁表面具有侧墙，所述半导体结构还包括填充满所述通孔的金属层，所述通孔侧壁的介质层与金属层之间具有侧墙，所述侧墙可以对介质层起到保护作用，并且避免介质层内吸附的杂质气体释放，同时，所述侧墙可以提高金属层与介质层之间的粘附性，提高形成的金属层的质量和电连接性能。
附图说明
图1至图4是本发明的一个实施例的半导体结构的形成过程的结构示意图；
图5至图13是本发明的另一实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的金属接触的性能有待进一步提高。
请参考图1至图4，为本发明的一个实施例的半导体结构的形成过程的结构示意图。
请参考图1，提供基底10，在所述基底上形成介质层20，在所述介质层20表面形成具有开口的掩膜层30，沿开口刻蚀介质层20，形成位于介质层20内的通孔21。
所述基底10包括衬底11和器件层12，所述衬底11内形成有读取电路(图中未示出)，所述器件层12内形成有传感电路。所述基底10用于形成压力传感器。所述通孔21的底部位于基底10的金属互连层表面，后续在通孔21内形成连接所述金属互连层的金属层。
所述掩膜层30包括第一掩膜层31和位于第一掩膜层31表面的第二掩膜层32。后续去除所述介质层20在基底10和掩膜层30之间形成空腔，用于检测压力。所以，所述介质层20的材料一般为容易去除的多孔绝缘材料，例如多空氧化硅、非晶碳等。
请参考图2，在所述通孔21内壁表面和掩膜层30内壁表面形成第一金属层41。所述第一金属层41的材料可以为TiN，一般采用物理气相沉积工艺形成所述第一金属层41。由于所述介质层20为多孔绝缘材料，容易吸附空气中的湿气以及杂质气体，而在采用物理气相沉积工艺形成所述第一金属层41的过程中，需要保持较高的真空度，而所述介质层20内吸附的水汽和气体在沉积过程中释放出来，影响沉积过程的真空度，导致沉积腔内具有杂质气体，影响形成的第一金属层41的质量。并且，所述介质层20的材料与第一金属层41之间的粘附性较差，所述第一金属层41容易从介质层20表面脱落，导致在通孔21侧壁表面形成的第一金属层41的质量较差，从而影响最终形成的金属层的质量。
请参考图3，形成填充满通孔21(请参考图2)的第二金属层42，所述第二金属层42的材料可以是Ti。所述第一金属层41和第二金属层42构成填充通孔21的金属层。由于第一金属层41的沉积质量较差，从而导致第一金属层41的表面较为粗糙，影响所述第二金属层42的沉积质量，从而使得所述通孔21内形成的金属层的连接性能较差。
请参考图4，根据待形成的压力传感器的电路设计，对位于掩膜层30表面的第一金属层41进行图形化。
上述实施例中，由于直接在介质层20内的通孔21内形成金属层，由于介质层20在形成金属层的过程中容易释放出杂质气体，影响沉积腔的真空度，而且，所述介质层20与金属层之间的粘附性较差，导致形成的金属层的质量较差，连接性能较差。
为解决上述问题，本发明的另一实施例提出一种半导体结构的形成方法，在介质层内形成通孔之后，首先在通孔的侧壁表面形成侧墙，然后在形成填充通孔的金属层。所述侧墙可以保护通孔两侧的介质层，避免介质层内吸附的气体释放，并且所述侧墙与后续形成的金属层之间的粘附性提高，从而可以提高在通孔内形成的金属层的沉积质量，从而提高所述金属层的连接性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图5，提供基底100。
所述基底100可以是半导体衬底，所述基底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料，也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据基底100上形成的半导体器件选择所述基底100的类型，因此所述基底100的类型不应限制本发明的保护范围。
本实施例中，所述基底100用于形成压力传感器，所述基底100包括：衬底101，所述衬底101内形成有压力传感器的读出电路(图中未示出)；位于衬底101表面的器件层102，所述器件层102内形成有压力传感器的传感电路，所述传感电路用于传输检测到的传感信号，所述传感电路形成在绝缘介质材料层内，包括金属互连层102a和连接上下层的金属互连层102a的垂直互连结构102b。位于顶层的金属互连层102a表面与基底100表面齐平。后续在所述基底100上形成介质层，并且在所述介质层内形成位于顶层的金属互连层102a表面的通孔以及位于通孔内连接所述顶层的金属互连层102a的金属层。所述金属互连层102a和垂直互连结构102b的材料可以是Al、Cu、W、Au或Ag等金属。
在本发明的其他实施例中，所述基底100内还可以形成有其他半导体器件，例如晶体管、MEMS传感器等。
请参考图6，在所述基底100表面形成介质层200。
所述介质层200的材料可以是多孔绝缘材料，例如可以是多孔氧化硅或非晶碳，与所述器件层102内的绝缘介质材料不同，所述介质层200的材料容易被去除，并且形成工艺与现有的CMOS工艺兼容。本实施例中，可以采用化学气相沉积工艺形成所述介质层200。本实施例中，所述介质层200的材料为非晶碳。
由于所述介质层200的材料为多孔绝缘材料，容易吸附水汽以及其他杂质气体。
本实施例中，在形成所述介质层200之前，在所述基底100表面形成压阻材料层103，用于接收压力信号。
请参考图7，在所述介质层200表面形成具有开口的掩膜层300。
本实施例中，所述掩膜层300包括：位于介质层200表面的第一掩膜层301和位于所述第一掩膜层301表面的第二掩膜层302。在本发明的一个实施例中，所述第一掩膜层301的材料为氧化硅、第二掩膜层302的材料为氮化硅。在本发明的其他实施例中，所述第一掩膜层301和第二掩膜层302还可以采用其他掩膜材料。
在本发明的其他实施例中，所述掩膜层300还可以是单层结构的氧化硅或氮化硅。
形成所述掩膜层300的方法包括：在所述介质层200表面依次形成完成的第一掩膜材料层、位于第一掩膜材料层表面的第二掩膜材料层之后，在所述第二掩膜材料层表面形成光刻胶层，对所述光刻胶层进行曝光显影，形成图形化光刻胶层，然后以所述图形化光刻胶层为掩膜，刻蚀所述第二掩膜材料层和第一掩膜材料层，形成具有开口的掩膜层。所述开口的位置和尺寸对应于后续在介质层200内形成的通孔的位置和尺寸。
本实施例中，在所述介质层200内形成通孔以及位于通孔内的金属层之后，需要去除所述介质层，以在所述掩膜层300与基底100之间形成压力传感器的空腔，如果所述掩膜层300的厚度过大，受到重力过大，会发生塌陷。所以本实施例中，所述掩膜层300的厚度小于在本发明的其他实施例中，可以根据具体形成的器件结构，对所述掩膜层300的厚度进行调整。
请参考图8，沿所述开口刻蚀所述介质层200至基底100表面，在所述介质层200内形成通孔201。
本实施例中，采用干法刻蚀工艺，沿所述掩膜层300内的开口刻蚀所述介质层200至基底100表面，形成通孔201。所述干法刻蚀工艺对非晶碳具有较高的刻蚀选择性。
本实施例中，所述基底100内具有与基底100表面齐平的金属互连层102a，所述通孔201底部位于所述金属互连层102a表面，以便后续在所述通孔201内形成连接所述金属互连层102a的金属层。
所述通孔201的底部完全位于所述金属互连层102a表面，可以提高后续在通孔201内形成的金属层与所述金属互连层102a之间的电连接性能。
本实施例中，所述通孔201的宽度为2μm左右，具体的所述通孔201的宽度范围可以是1.5μm～2.5μm，使形成的通孔201的深宽比在合理范围内，避免深宽比过大，影响后续在通孔内形成的侧墙、金属层的沉积质量。
请参考图9，在所述通孔201的内壁表面以及掩膜层300表面形成侧墙材料层400。
所述侧墙材料层400的材料为绝缘介质材料，并且所述侧墙材料层400的材料致密性大于介质层200材料的致密性，可以是氧化硅、氮化硅或氮氧化硅等，可以采用化学气相沉积工艺或原子层沉积工艺形成所述侧墙材料层400。所述侧墙材料层400覆盖通孔201的内壁表面以及掩膜层300的表面。本实施例中，所述侧墙材料层400的材料为氮化硅，采用原子层沉积工艺形成所述侧墙材料层400。采用原子层沉积工艺形成所述侧墙材料层400，可以有效控制所述侧墙材料层400的厚度，且形成的侧墙材料层400的质地较为致密。本实施例中，所述原子层沉积工艺采用的反应气体包括硅源气体和氮源气体，所述硅源气体可以是SiH4或SiH2Cl2等含硅气体中的一种或几种，氮源气体为含氮类气体，例如NH3，所述硅源气体的流量为50sccm～200sccm，所述氮源气体的流量为50sccm～200sccm，所述原子层沉积的反应温度为200℃到500℃。上述原子层沉积工艺能够准确控制形成的侧墙材料层400的厚度，且形成的侧墙材料层400的材料致密性较高，使得侧墙材料层400的材料致密性大于介质层200的材料致密性，从而对通孔201侧壁的介质层200起到较好的保护和隔离作用。
本实施例中，所述侧墙材料层400的厚度为由于所述侧墙材料层400覆盖通孔的侧壁，会导致通孔400剩余的宽度下降，深宽比提高，所以，如果所述侧墙材料层400的厚度过大，会导致通孔201的深宽比过大，影响后续在所述通孔201内形成的金属层的填充质量。而如果所述侧墙材料层400的厚度过小，则不易在所述通孔201侧壁表面形成厚度均匀，且表面平整的侧墙材料层400，从而影响后续在通孔201侧壁表面形成的侧墙的质量，进而影响所述侧墙对通孔201侧壁的介质层200的保护作用。
请参考图10，在所述通孔201的侧壁表面形成侧墙401。
在所述通孔201的内壁表面和掩膜层300的表面形成所述侧墙材料层400(请参考图9)之后，采用无掩膜刻蚀工艺刻蚀所述侧墙材料层400，去除位于所述掩膜层300表面以及通孔201底部表面的侧墙材料层400，形成覆盖通孔201侧壁表面的侧墙401。所述无掩膜刻蚀工艺沿垂直于掩膜层300表面的方向刻蚀所述侧墙401，可以采用含有CF4、C2F6或CHF3等气体进行上述刻蚀。
形成的侧墙401的厚度由最初的侧墙材料层400的厚度决定，所述侧墙401的厚度不能太大，避免对通孔201的深宽比造成较大的影响，也不能太小，避免侧墙401的厚度不均匀、对通孔201侧壁的介质层200起不到足够的保护和隔离作用。本实施例中，所述侧墙401的厚度为使得所述侧墙401的厚度均匀，既不会对通孔201的深宽比造成较大的影响，又对通孔201的侧壁覆盖性较好，能够对介质层200起到较好的保护和隔离作用。
所述侧墙401的材料为氧化硅、氮化硅或氮氧化硅等致密性大于介质层200致密性的绝缘介质材料，能够对所述通孔201侧壁的介质层200起到保护和隔离作用，避免后续在通孔201内形成金属层的过程中，介质层200内吸附的杂质气体释放出来影响金属层的沉积质量。并且，所述侧墙401与介质层200、以及待形成的金属层之间均具有较好的粘附性，从而可以提高后续形成的金属层与通孔201的侧壁之间的粘附性，提高形成的金属层的质量。
请参考图11，在所述侧墙401表面、通孔201底部表面以及掩膜层300表面形成第一金属材料层402。
采用物理气相沉积工艺形成所述第一金属材料层402，所述物理气相沉积工艺可以是溅射工艺或蒸镀工艺，所述物理气相沉积工艺的反应腔内压强一般较低，为5E-7Torr～5E-6Torr。所述第一金属材料层402的材料可以是TiN、Ti、Al、Au、W或Cu等金属材料。
本实施例中，所述第一金属材料层402的材料为TiN，采用溅射工艺形成所述第一金属材料层402。具体的所述溅射工艺采用Ti靶，在反应腔内通入Ar和N2，其中Ar的流速为100sccm～1000sccm，所述N2的流速为50sccm～500sccm，射频功率为30W～500W，工作压强为5E-7Torr～5E-6Torr，温度为20℃～300℃。
本实施例中，后续在掩膜层300表面保留部分第一金属材料层402，当将介质层200去除在掩膜层300下方形成空腔之后，为了避免所述掩膜层300发生塌陷，所述第一金属材料层402的厚度不能过大，本实施例中，所述第一金属材料层402的厚度为在本发明的其他实施例中，可以更加待形成的具体器件，调整所述第一金属材料层402的厚度。
由于所述通孔201侧壁表面形成有侧墙401，且所述侧墙与第一金属材料层402之间的粘附性较高，从而使得形成的第一金属材料层402与侧墙401之间具有较高的界面质量，从而提高了形成的第一金属材料层402的性能。并且，由于所述侧墙402覆盖通孔侧壁的介质层200，在形成第一金属材料层402的过程中，介质层200内吸附的气体不会释放到沉积腔内，影响第一金属材料层402的沉积质量。所述第一金属材料层402还可以阻挡后续形成的第二金属层的原子向外扩散。
请参考图12，形成位于所述通孔201(请参考图11)内的第一金属材料层402表面且填充满所述通孔201的第二金属层403，所述第二金属层403表面与第一金属材料层402表面齐平。
形成所述第二金属层403的方法包括：在所述第一金属材料层402表面形成第二金属材料层，所述第二金属材料层填充满所述通孔201；对所述第二金属材料层进行平坦化，去除位于掩膜层上方的第二金属材料层，形成位于通孔201内第二金属层403，使所述第二金属层403的表面与第一金属材料层表面402齐平。可以采用化学机械研磨工艺进行上述平坦化，且以所述第一金属材料层402作为研磨停止层。本实施例中，保留掩膜层300表面的第一金属材料层402，后续可以对所述掩膜层300表面的第一金属材料层402进行图形化，形成金属互连结构。在本发明的其他实施例中，也可以通过平坦化处理，同时去除位于掩膜层300表面的第一金属材料层，后续再在所述掩膜层300表面形成金属材料层，以形成金属互连结构。
可以采用物理气相沉积工艺形成所述第二金属材料层，所述物理气相沉积工艺可以是溅射工艺或蒸镀工艺，所述物理气相沉积工艺的反应腔内压强一般较低，为5E-7Torr～5E-6Torr。本实施例中，所述第二金属材料层的材料为Ti，在本发明的其他实施例中，所述第二金属材料层的材料还可以是TiN、Al、Au、W或Cu等金属材料。
所述第一金属材料层402和第二金属层403构成填充满通孔201的金属层，所述金属层连接基底100内的金属互连层102a。由于所述通孔201侧壁表面形成有侧墙401，提高了第一金属材料层402的沉积质量，使得第一金属材料层402的表面平整，进而可以提高在第一金属材料层402表面形成的第二金属层403的质量，从而提高通孔201内的金属层的电连接性能。
在本发明的其他实施例中，所述通孔201内的金属层也可以是单层结构，所述金属层的材料可以是TiN、Ti、Al、Au、W或Cu等金属材料。具体的形成所述金属层的方法包括：在所述通孔201内以及掩膜层300表面形成填充满所述通孔201的金属材料层，然后对所述金属材料层进行平坦化，形成填充满通孔201的金属层，所述金属层的表面与掩膜层300的表面齐平。
请参考图13，对位于掩膜层300表面的第一金属材料层402进行图形化，形成第一金属层402a，使所述第一金属层402a覆盖部分掩膜层300表面。
本实施例中，保留了位于掩膜层300表面的第一金属材料层402，对所述位于掩膜层300表面的第一金属材料层402进行图形化，形成第一金属层402a，位于掩膜层300表面的第一金属层402a作为金属互连结构，所述第一金属材料层402进行图形化后的图形，可以根据具体的电路设计进行调整。
在本发明的其他实施例中，可以仅形成填充满通孔201的金属层，暴露出掩膜层300的表面，然后再在所述掩膜层300表面形成金属材料层，并且对所述金属材料层进行图形化，形成金属互连结构。
在本发明的其他实施例中，后续还可以去除所述介质层200，在所述掩膜层300与基底100之间形成空腔，作为压力传感器一部分。
本实施例的半导体结构的形成方法中，在介质层内形成通孔之后，在所述通孔的侧壁表面形成侧墙，然后在形成填充满所述通孔的金属层。所述侧墙可以保护所述通孔侧壁的介质层，并且在形成金属层的过程中，阻止介质层内吸附的杂质气体释放而影响金属层的沉积质量。并且，所述侧墙与介质层、以及金属层之间均具有较好的粘附性，从而可以提高后续形成的金属层与通孔的侧壁之间的粘附性，提高形成的金属层的质量。
本发明的实施例还提供一种采用上述方法形成的半导体结构。
请参考图13，所述半导体结构包括：基底100；位于所述基底100表面的介质层200；位于所述介质层200表面的具有开口的掩膜层300；位于所述开口下方的所述介质层200内的通孔，所述通孔底部位于基底100表面；位于所述通孔侧壁表面的侧墙401；位于所述侧墙401以及通孔底部表面且填充满所述通孔的金属层。所述金属层包括：位于侧墙和通孔底部表面以及部分掩膜层300表面的第一金属层402a、位于所述通孔内的第一金属层402a表面且填充满所述通孔的第二金属层403，所述第二金属层403表面与第一金属层402a表面齐平。
所述基底100可以是半导体衬底包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料，也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据基底100上形成的半导体器件选择所述基底100的类型，因此所述基底100的类型不应限制本发明的保护范围。
本实施例中，所述基底100用于形成压力传感器，所述基底100包括：衬底101，所述衬底101内形成有压力传感器的读出电路(图中未示出)；位于衬底101表面的器件层102，所述器件层102内形成有压力传感器的传感电路，所述传感电路用于传输检测到的传感信号，所述传感电路形成在绝缘介质材料层内，包括金属互连层102a和连接上下层的金属互连层102a的垂直互连结构102b。位于顶层的金属互连层102a表面与基底100表面齐平。后续在所述基底100上形成介质层，并且在所述介质层内形成位于顶层的金属互连层102a表面的通孔以及位于通孔内连接所述顶层的金属互连层102a的金属层。所述金属互连层102a和垂直互连结构102b的材料可以是Al、Cu、W、Au或Ag等金属。在本发明的其他实施例中，所述基底100内还可以形成有其他半导体器件，例如晶体管、MEMS传感器等。
所述介质层200的材料可以是多孔绝缘材料，例如可以是多孔氧化硅或非晶碳，与所述器件层102内的绝缘介质材料不同，所述介质层200的材料容易被去除，并且形成工艺与现有的CMOS工艺兼容。由于所述介质层200的材料为多孔绝缘材料，容易吸附水汽以及其他杂质气体。
本实施例中，所述掩膜层300包括：位于介质层200表面的第一掩膜层301和位于所述第一掩膜层301表面的第二掩膜层302。在本发明的一个实施例中，所述第一掩膜层301的材料为氧化硅、第二掩膜层302的材料为氮化硅。在本发明的其他实施例中，所述第一掩膜层301和第二掩膜层302还可以采用其他掩膜材料。
所述通孔底部位于所述金属互连层102a表面，以便使得通孔内的金属层与所述金属互连层102a之间形成电连接。
所述侧墙401的材料为绝缘介质材料，且所述侧墙401的材料致密性大于介质层200材料的致密性可以是氧化硅、氮化硅或氮氧化硅等。本实施例中，所述侧墙401的厚度为所述侧墙401的材料为致密性大于介质层200致密性的绝缘介质材料，能够对所述通孔201侧壁的介质层200起到保护和隔离作用，避免介质层200内吸附的杂质气体释放，同时所述侧墙401与介质层200、以及金属层之间均具有较好的粘附性，从而可以提高金属层与通孔201的侧壁之间的粘附性，提高形成的金属层的质量。
所述第一金属层402a和第二金属层403构成填充满通孔201的金属层，所述金属层连接基底100内的金属互连层102a，位于掩膜层300表面的第一金属层402a作为金属互连结构。在本发明的其他实施例中，所述通孔201内的金属层也可以是单层结构，所述金属层的材料可以是TiN、Ti、Al、Au、W或Cu等金属材料。
所述半导体结构中，介质层内的通孔侧壁的介质层与填充满通孔的金属层之间具有侧墙，所述侧墙可以对介质层起到保护作用，并且避免介质层内吸附的杂质气体释放，同时，所述侧墙可以提高金属层与介质层之间的粘附性，提高形成的金属层的质量和电连接性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底表面形成介质层；
在所述介质层表面形成具有开口的掩膜层，沿所述开口刻蚀所述介质层至基底表面，在所述介质层内形成通孔；
在所述通孔的侧壁表面形成侧墙，所述侧墙材料的致密性大于介质层材料的致密性；
在所述侧墙以及通孔底部表面形成填充满所述通孔的金属层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的形成方法包括：在所述通孔的内壁表面以及掩膜层表面形成侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述侧墙材料层，去除位于掩膜层表面以及通孔底部表面的侧墙材料层，形成覆盖通孔侧壁表面的侧墙。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或原子层沉积工艺形成所述侧墙材料层。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述通孔的宽度为1.5μm～2.5μm；所述侧墙的厚度为
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氧化硅、氮化硅或氮氧化硅。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的材料为多孔氧化硅或非晶碳。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层包括：位于介质层表面的第一掩膜层和位于所述第一掩膜层表面的第二掩膜层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料为氧化硅、第二掩膜层的材料为氮化硅。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度小于
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底，所述衬底内形成有压力传感器的读出电路；位于衬底表面的器件层，所述器件层内形成有压力传感器的传感电路。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，基底内具有与基底表面齐平的金属互连层，所述通孔底部位于所述金属互连层表面。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述金属层的材料为TiN、Ti、Al、Au、W或Cu。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述金属层包括：位于侧壁和通孔底部表面以及掩膜层表面的第一金属层、位于所述通孔内的第一金属层表面且填充满所述通孔的第二金属层，所述第二金属层表面与第一金属层表面齐平。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，形成所述金属层的方法包括：在所述侧墙表面、通孔底部表面以及掩膜层表面形成第一金属材料层；在所述第一金属材料层表面形成第二金属材料层，所述第二金属材料层填充满所述通孔；对所述第二金属材料层进行平坦化，去除位于掩膜层上的第二金属材料层，形成第二金属层，使所述第二金属层的表面与第一金属材料层表面齐平。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，还包括：对位于掩膜层表面的第一金属材料层进行图形化，形成第一金属层，使所述第一金属层覆盖部分掩膜层表面。
16.根据权利要求14所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺形成所述第一金属材料层和第二金属材料层。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述物理气相沉积工艺的反应腔内压强为5E-7Torr～5E-6Torr。
18.根据权利要求13所述的半导体结构的形成方法，其特征在于，第一金属层的材料为TiN，第二金属层材料为Ti。
19.根据权利要求13所述的半导体结构的形成方法，其特征在于，第一金属层的厚度为
20.一种根据权利要求1至19任一方法所形成的半导体结构，其特征在于，包括：
基底；
位于所述基底表面的介质层；
位于所述介质层表面的具有开口的掩膜层；
位于所述开口下方的所述介质层内的通孔，所述通孔底部位于基底表面；
位于所述通孔侧壁表面的侧墙，所述侧墙材料的致密性大于介质层材料的致密性；
位于所述侧墙以及通孔底部表面且填充满所述通孔的金属层。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108122836A (zh) * | 2017-12-18 | 2018-06-05 | 深圳市晶特智造科技有限公司 | 多尺寸硅沟槽的填充方法 |
| CN109427735A (zh) * | 2017-08-30 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 半导体元件 |
| CN113053806A (zh) * | 2018-11-29 | 2021-06-29 | 长江存储科技有限责任公司 | 键合结构及其形成方法、晶圆键合结构及晶圆的键合方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030050951A (ko) * | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| CN1773690A (zh) * | 2004-11-10 | 2006-05-17 | 台湾积体电路制造股份有限公司 | 半导体结构及其制造方法 |
| JP2009519587A (ja) * | 2005-11-23 | 2009-05-14 | テキサス インスツルメンツ インコーポレイテッド | 細孔シーリングライナーのデュアルダマシン方法及びデバイスへの統合 |
| CN102412192A (zh) * | 2011-05-23 | 2012-04-11 | 上海华力微电子有限公司 | 一种用于金属互连侧壁修补的工艺方法 |
| CN104112734A (zh) * | 2013-04-18 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 双嵌套铜互连结构及其制作方法 |
-
2015
- 2015-01-30 CN CN201510051579.9A patent/CN105990218A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030050951A (ko) * | 2001-12-20 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| CN1773690A (zh) * | 2004-11-10 | 2006-05-17 | 台湾积体电路制造股份有限公司 | 半导体结构及其制造方法 |
| JP2009519587A (ja) * | 2005-11-23 | 2009-05-14 | テキサス インスツルメンツ インコーポレイテッド | 細孔シーリングライナーのデュアルダマシン方法及びデバイスへの統合 |
| CN102412192A (zh) * | 2011-05-23 | 2012-04-11 | 上海华力微电子有限公司 | 一种用于金属互连侧壁修补的工艺方法 |
| CN104112734A (zh) * | 2013-04-18 | 2014-10-22 | 中芯国际集成电路制造(上海)有限公司 | 双嵌套铜互连结构及其制作方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427735A (zh) * | 2017-08-30 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 半导体元件 |
| CN109427735B (zh) * | 2017-08-30 | 2022-03-08 | 台湾积体电路制造股份有限公司 | 半导体元件及绝缘层的制造方法 |
| US11664308B2 (en) | 2017-08-30 | 2023-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure and method of forming the same |
| CN108122836A (zh) * | 2017-12-18 | 2018-06-05 | 深圳市晶特智造科技有限公司 | 多尺寸硅沟槽的填充方法 |
| CN113053806A (zh) * | 2018-11-29 | 2021-06-29 | 长江存储科技有限责任公司 | 键合结构及其形成方法、晶圆键合结构及晶圆的键合方法 |
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