WO2012083604A1 - 半导体器件的制造方法 - Google Patents

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徐秋霞
许高博
孟令款
杨涛
陈大鹏
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Definitions

  • a method of depositing a conformal insulating layer such as a low temperature oxide (LT0) layer and a two-layered ILD layer structure of a spin-on-glass (S0G) layer on the LT0 layer may be employed, wherein the LT0 layer is in a large area.
  • a conformal cover layer is formed on the wafer, and the SOG layer is further filled with depressions in the surface topography, so that a substantially flat surface can be obtained.
  • Fig. 3 is a schematic cross-sectional view showing the S0G layer spin-coated on the semiconductor structure shown in Fig. 2.
  • Figure 4 shows a cross-sectional schematic view of a semiconductor structure after the first etch back of the SOG layer in accordance with the method of the present invention.
  • the SOG layer 17 will be removed as a sacrificial layer, and the LT0 layer 16 will serve as a finalizer.
  • the thickness of the LT0 layer 16 is about 50 nm to 3000 nm, and the thickness of the SOG layer 17 is about 50 nm to 2000 nm, in view of the need for the planarization process described below.
  • the SOC layer is etched back for the first time by the RIE process, as shown in FIG.
  • a Rainbow 4420 plasma etch machine available from Lam Research Corporation of the United States with an RF power of about 450 W, an etching gas of trifluoromethane (CHF 3 ), carbon tetrafluoride is used.
  • the time of the etch back is controlled such that the RIE removes only the SOG layer 17, but does not reach the top surface of the LT0 layer 16.

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Description

半导体器件的制造方法 技术领域
本发明涉及半导体器件的制造方法， 具体地， 涉及采用后栅 （gate-last ) 工艺 的半导体器件制造方法。 背景技术
随着器件尺寸的持续减小， 由于过高的栅电阻以及存在着多晶硅耗尽效应和在 PM0S晶体管中的硼穿透效应， 多晶硅栅妨碍了金属氧化物半导体 （M0S ) 器件的性能 的进一步的提高， 同时多晶硅栅与高 K栅介质集成时通常形成较高界面缺陷导致器件 阈值的钉扎现象以及沟道中载流子迁移率的降低。 因此， 提出了其中采用金属栅代替 多晶硅栅的栅结构。
在 M0S器件中集成金属栅 /高 K栅叠层的工艺包括先栅 （gate- first ) 工艺和后 栅 （gate last ) 工艺。 在先栅工艺中， 首先形成金属栅 /高 K栅叠层， 然后执行源 / 漏区注入和激活退火步骤。 在源 /漏区的激活退火步骤中许多金属栅的材料与高 K栅 介质发生反应。 因此， 在先栅工艺中， 金属栅的材料受到限制， 进而限制了器件的阈 值电压的提高。 而在后栅工艺中， 首先形成例如多晶硅材料的假栅 （即牺牲栅）， 然 后执行源 /漏区注入和激活退火步骤， 最后去除假栅并形成金属栅（即替代栅）。 在后 栅工艺中， 金属栅的材料没有经受源 /漏区的激活退火步骤， 在形成金属栅后的处理 温度通常低于 500°C。 采用后栅工艺， 可以选择更多的材料用于形成金属栅， 获得期 望的阈值电压， 并降低金属栅 /高 K的界面缺陷密度。 因此， 对于金属栅的集成， 后 栅工艺已经成为越来越有吸引力的选择。
在后栅工艺中， 在形成假栅之后需要在假栅上覆盖层间电介质 （ILD) 层， 然后 采用化学机械平面化 （CMP) 在 ILD层上形成平整的表面， 接着去除假栅并在由此形 成的开口内填充金属栅的材料。
而且， ILD层还隔开金属布线层和半导体器件的有源层， 并采用穿过 ILD层的导 电通道实现金属布线和半导体器件的有源区之间的电连接。平整表面的 ILD层有利于 金属栅材料的沉积和图案化， 并且有利于金属布线与下层的半导体器件之间的电绝 缘， 有利于多次金属布线互连的形成， 而且由于不含有孔洞等缺陷而提高了半导体器 件的机械强度和可靠性。 然而，与先栅工艺相比，后栅工艺为了获得平整表面的 ILD层而包含了附加的 CMP 处理， 从而使得制造工艺的复杂性和成本增加， 特别是在隔离超小栅长的栅叠层结构 的第一层隔离层上。
代替 CMP处理， 可以采用沉积共形绝缘层的方法， 例如低温氧化物 （LT0) 层和 位于 LT0层上的旋涂玻璃 （S0G) 层的双层结构的 ILD层结构， 其中 LT0层在大面积 的晶片上形成共形的覆盖层， 而 S0G层进一步填充了表面形貌上的凹陷， 从而可以获 得大致平整的表面。
然后， 为了进一步形成平整的表面， 采用例如反应离子刻蚀的干法刻蚀对 S0G层 进行回刻蚀， 以进行平面化。 在反应离子刻蚀中通常采用三氟甲垸 （CHF3) 和氧 （02) 的混合气体作为刻蚀气体。
在 Shinichi Takeshiro等人的美国专利 No. 005316980A中， 进一步提出采用三 氟甲烷（CHF3)和六氟乙垸（C2F6) 的混合气体作为刻蚀气体， 以使对有机 S0G层的刻 蚀速率小于对下层的 Si02层的刻蚀速率，从而在下层的 Si02层局部暴露的情形下仍然 能获得平整的结构表面。
然而， 上述现有的 S0G层刻蚀方法实际上不能获得全局平整性。 已经发现， 在刻 蚀过程中， S0G层在晶片中心位置的刻蚀速率小于晶片边缘位置的刻蚀速率， 如下文 所述， 刻蚀后的 S0G层的剖面形状为凸形。 结果， 晶片边缘的 S0G层达不到所需的平 整度而只能舍弃， 这减小了可用于制造半导体器件的晶片面积。 发明内容
本发明的目的是提供一种采用后栅工艺的半导体器件制造方法，其中利用刻蚀工 艺代替 CMP工艺获得了平整的 ILD层表面并提供了更大的可用晶片面积。
根据本发明， 提供一种半导体器件的制造方法， 包括： 在半导体衬底上形成第一 栅叠层，第一栅叠层包括第一栅导体和位于第一栅导体和半导体衬底之间的第一栅电 介质； 在半导体衬底中形成源 /漏区； 在半导体衬底和第一栅叠层上形成包括至少一 个牺牲层和位于所述至少一个牺牲层下方的绝缘层的多层结构；对多层结构进行第一 次反应离子刻蚀， 其中控制反应室气压， 使得对所述至少一个牺牲层位于晶片中央位 置的部分的刻蚀速率大于位于晶片边缘位置的部分的刻蚀速率， 以获得凹形刻蚀剖 面；对多层结构进行第二次反应离子刻蚀，完全去除牺牲层以及去除绝缘层的一部分， 以获得具有平整表面的绝缘层作为层间电介质层；相对于绝缘层选择性刻蚀第一栅叠 层， 其中去除第一栅导体而在绝缘层中形成开口； 在开口内形成第二栅导体。
优选地，在第一次反应离子刻蚀和第二次反应离子之间还包括附加的反应离子刻 蚀， 其中控制反应室气压， 使得对所述至少一个牺牲层位于晶片中央位置的部分的刻 蚀速率小于位于晶片边缘位置的部分的刻蚀速率， 以减小凹形刻蚀剖面的内凹程度。
本发明的方法采用两次反应离子刻蚀或三次反应离子刻蚀，对包含至少一个牺牲 层和绝缘层的多层结构进行回刻蚀， 以代替 CMP处理。 该方法不仅在 ILD层上去除了 共形特征， 获得了局部平整度， 而且利用对牺牲层的刻蚀特性， 补偿了在晶片边缘对 绝缘层的过刻蚀， 在整个晶片上获得了全局平整度以及显著增加的晶片可用面积。
在回刻蚀之后的绝缘层具有平整的表面， 从而不需要采用 CMP进行处理， 可以不 需要使用昂贵的 CMP设备，并且节省了工艺流程的时间，进而降低了器件的制造成本。
该平面化方法的两次或三次反应离子刻蚀可以直接暴露出栅导体，在栅导体顶部 的 LT0层中形成了凹陷区， 有利于随后用于去除假栅的湿法刻蚀， 从而不必采用附加 的掩模和图案化处理， 就可以提供与假栅对准的刻蚀剂的进入通道。
该平面化方法的两次或三次反应离子刻蚀可以在同一反应室中连续进行，其中针 对每一次反应离子刻蚀采用特定的刻蚀气体、反应室气压、 RF功率， 从而简化了半导 体器件的工艺流程。
牺牲层材料可以选择本领域已知的适合于进行反应离子刻蚀的许多材料，甚至可 以采用光抗蚀剂。 与 S0G材料相比， 光抗蚀剂层的旋涂和烘干是简单的工艺， 从而使 得引入牺牲层导致的工艺复杂性进一步减小。 附图说明
图 1示出了根据现有技术的后栅工艺在形成假栅后的半导体结构的截面示意图。 图 2示出了在图 1所示的半导体结构上沉积 LT0层后的截面示意图。
图 3示出了在图 2所示的半导体结构上旋涂 S0G层后的截面示意图。
图 4示出了根据本发明的方法在第一次回刻蚀 S0G层后的半导体结构的截面示意 图。
图 5示出了根据本发明的方法在第二次回刻蚀 S0G层后的半导体结构的截面示意 图。
图 6示出了根据本发明的方法在回刻蚀 LT0层后的半导体结构的截面示意图。 图 7示出了根据本发明的方法在去除多晶硅假栅后的半导体结构的截面示意图。 图 8示出了根据本发明的方法在形成金属栅后的半导体结构的截面示意图。 图 9示出了根据本发明的方法在回刻蚀 LT0层后的半导体结构的 X-SEM照片。 图 10和 11示出了对于不同的栅长，根据本发明的方法在去除多晶硅假栅后的半 导体结构的 X SEM照片。 具体实施方法：
以下将参照附图更详细地描述本发明。 在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。 除非在下文中特别指出， 半导体器件中的 各个部分可以由本领域的技术人员公知的材料构成。
图 1示出了根据现有技术的后栅工艺在形成假栅后的半导体结构的截面示意图， 其中在半导体衬底 11上形成了晶体管的栅叠层 （包括栅电介质 12、 以及位于栅电介 质 12上的栅导体 13 )， 在栅叠层的两侧形成了栅极侧墙 （包括氧化物层 14和氮化物 层 15 )。该栅叠层结构中的栅导体 13作为假栅， 例如由多晶硅形成， 并在形成平整的 ILD层之后将被去除并由金属栅 （即 "替代栅"） 代替。
尽管未示出， 但可以理解， 进一步地利用栅叠层作为阻挡层通过离子注入在衬底 11中自对准形成了源 /漏区。 然后， 通过快速退火激活掺杂杂质。
尽管未示出， 但可以理解， 优选地在源 /漏区的离子注入步骤之前， 在栅叠层的 顶部还可以形成例如 Si02的硬掩模（例如在采用 RIE方法制作超小栅长的栅叠层的工 艺中）， 以在源 /漏区的离子注入步骤中更好地限定注入区和非注入区， 以及在硅化步 骤中更好地限定硅化物区。
尽管未示出， 但可以理解， 优选地在源 /漏区的离子注入步骤之后， 利用侧墙、 硬掩模作为阻挡层在源漏区上沉积金属层（例如 Ni、 NiPt、 Ti或 Co)并使金属层硅 化而形成自对准金属硅化物， 以减小布线层与有源区之间的接触电阻。
然后， 在图 1所示的半导体结构上依次沉积 LTO层 16和旋涂 S0G层 17， 分别如 图 2和图 3所示。用于形成 LT0层 16的化学气相沉积工艺和用于形成 S0G层 17的旋 涂工艺均是已知的。
在以下的刻蚀步骤中， S0G层 17将作为牺牲层而去除， LT0层 16将作为最终器 件的层间介质层 （ILD)。 鉴于下文所述的平面化处理的需要， LT0层 16 的厚度约为 50纳米至 3000纳米， S0G层 17的厚度约为 50纳米至 2000纳米。
LT0层 16和 S0G层 17基本上是共形的， 也即， 在覆盖栅叠层的位置还表现出一 定程度的凸形。
根据本发明的刻蚀方法，对于图 3所示的已经形成 LT0层 16和 S0G层 17的半导 体结构，采用 RIE工艺第一次回刻蚀 S0G层，如图 4所示。在该实例中，使用 Rainbow 4420型等离子体刻蚀机 (可购自美国的 Lam Research Corporat ion s 采用约为 450W 的 RF功率， 刻蚀气体为三氟甲垸 ( CHF3)、 四氟化碳 （CF4 )、 氩气 (Ar ) 的混合气体， 其中 CHF3 的流量约为 50sccm， CF„ 的流量约为 15sccm， Ar 的流量约为 300sccm， 并 保持反应室的气压约为 350mtorr。
在刻蚀过程中， 控制回刻蚀的时间， 使得 RIE仅去除 S0G层 17， 而未到达 LT0 层 16的顶部表面。
S0G层 17的回刻蚀获得了良好的局部平整度， 在覆盖栅叠层的位置， S0G层 17 的表面变为平整的。
而且， S0G层 17在晶片中央的刻蚀速率大于晶片边缘位置的刻蚀速率。相对于晶 片边缘， 在晶片中心保留了更少的 S0G材料。 结果， 刻蚀后的 S0G层 17的剖面为凹 形。
测量结果表明， 表面形貌的高度差 的最大值仅为约 20 nm^ A H^75 nm, 坡 度 （其定义为表面形貌在晶片中央与边缘的高度差与晶片半径的比值） 约为 5e- 7与 2e 6之间， 从而保证了晶片的可用面积基本上未减小。
本发明人发现， 对于 S0G层 17的刻蚀， 在常规的较低气压下 （〈325mtorr)， 晶 片边缘的刻蚀速率大于晶片中心的刻蚀速率， 形成凸形刻蚀剖面， 并导致较小的晶片 可用直径； 而在本发明采用的较高气压下 （>325mtorr)， 晶片边缘的刻蚀速率小于晶 片中心的刻蚀速率（刻蚀速率差大于 0小于 20A/s )，这形成了如图 4所示的凹形刻蚀 剖面。最佳气压的设定值稍高， 约为 350mtorr， 以同时获得本发明期望的凹形刻蚀剖 面和较快的刻蚀速率。
并且， 本发明人发现， 在约 350- 550W的 RF功率范围内， 晶片边缘的刻蚀速率均 小于晶片中心的刻蚀速率， 并且基本上随 RF功率线性变化， 这形成了如上所述的凹 形刻蚀剖面， 并可以获得较大的晶片可用直径。 因此， 与气压的作用不同， RF功率的 改变并不会完全改变刻蚀剖面的形状（即从凸形变为凹形， 或反之）。 在大约 450W的 RF功率下可以获得最大刻蚀速率差， 即形成相对高度差最大的凹形刻蚀剖面，这可以 获得最大的晶片可用直径。
在根据本发明的方法的上述实例的刻蚀步骤中， 反应室气压大于约 325mtorr ,并 且反应室气压的最佳值约为 350mtorr， RF功率的最佳值约为 450W。
然而， 可以理解， 反应室气压以及 RF功率的特定值取决于刻蚀机类型、 电极间 距、 反应室容积、 刻蚀气体的组成、 比例和流量。
作为可选的步骤， 对于图 4所示的其中已经第一次回刻蚀 S0G层的半导体结构， 根据本发明的刻蚀方法， 采用 RIE工艺第二次回刻蚀 S0G层， 如图 5所示。 该刻蚀步 骤与第一次回刻蚀 S0G层的步骤在同一反应室中进行，并且可以采用具有相同的组成 及相同的配比的刻蚀气体， 例如， 采用约为 400W 的 RF功率， 刻蚀气体为三氟甲烷 ( CHF3)、 四氟化碳 （CF4)、 氩气 ( Ar ) 的混合气体， 其中 CHF3 的流量约为 50sccm， CF.,的流量约为 15sccm， Ar的流量约为 300sccm，并保持反应室的气压约为 250mtorr。
实际上，第二次回刻蚀 S0G层的工艺条件可以与图 4所示的常规的回刻蚀 S0G层 的工艺条件相同， 从而可以获得相同的刻蚀特性。 也即， 在第二次回刻蚀 S0G层的步 骤中， S0G层 17在晶片中央的刻蚀速率小于晶片边缘位置的刻蚀速率。
第二次回刻蚀 S0G层首先去除了 S0G层 17位于晶片中央的厚度较小的部分， 并 且可选地， 进一步在晶片的中央轻微过刻蚀 LTO层 16位于晶片中央的部分。 对 LT0 层 16的过刻蚀量在 5nm- 80nm的范围内。 典型地， 第二次回刻蚀 S0G层的刻蚀速率小 于第一次回刻蚀 S0G层的刻蚀速率， 使得可以容易地控制 LT0层 16的过刻蚀量。
在第二次回刻蚀 S0G层 17之后， 位于 S0G层 17下方的大部分 LT0层 16暴露。 在晶片边缘可能还保留着一些 S0G材料， 从而消除了 LT0层 16在晶片边缘的过刻蚀 区域。
测量结果表明， 表面形貌的高度差△ 的最大值仅为约 0 nm A 30 nm, 坡 度约为 0与 7. 5e 7之间。
第二次回刻蚀 S0G层减小了在第一次回刻蚀 S0G层后 S0G层 17的内凹程度， 使 其接近平整表面。 这一方面获得了更加平整的表面， 而且另一方面也保证了晶片的可 用面积基本上未减小。
图 6示出了根据本发明的刻蚀方法进一步采用 RIE工艺回刻蚀 LT0层后的半导体 结构的截面示意图。该刻蚀步骤与第一次和可选的第二次回刻蚀 S0G层的步骤在同一 反应室中进行， 并且可以采用具有相同的组成但不同的配比的刻蚀气体， 例如， 采用 约为 550W的 RF功率， 刻蚀气体为三氟甲垸 （CHF3)、 四氟化碳 （「^、 氩气 （Ar ) 的 混合气体， 其中 CHF3 的流量约为 25sccm， CF, 的流量约为 25sccm， Ar 的流量约为 300sccm, 并保持反应室的气压约为 250mtorr。
实际上，该步骤的回刻蚀 LT0层的工艺条件与图 5所示的常规的回刻蚀 LT0层的 工艺条件可以相同， 并且可以获得相同的刻蚀特性。也即， LT0层 16在晶片边缘的刻 蚀速率大于晶片中央的刻蚀速率。
该歩骤的回刻蚀首先去除了在晶片边缘位于 LT0层 16顶部的残留 S0G层 17 , 然 后进一步刻蚀 LT0层 16。
如上所述， 在第一次和第二次回刻蚀 S0G层 17后， S0G层 17的剖面为凹形， 甚 至在晶片中央已经过刻蚀一部分位于下方的 LT0材料。在回刻蚀 LT0层 16的步骤中， LT0层 16位于晶片边缘的部分在开始刻蚀时受到 S0G层 17的遮挡， 从而稍迟才经受 刻蚀。
S0G层 17用作牺牲层， 在刻蚀期间提供了凹形的刻蚀剖面， 以补偿 LT0层 16在 晶片边缘的过刻蚀， 获得整个晶片的全局平整度。
在上述刻蚀条件下， 相比 S0G刻蚀速率， LT0具备更高的刻蚀速率， 两者的刻蚀 速率比约为 2: 1。 在此条件下， LT0层 16位于晶片中央的部分被 S0G覆盖因此刻蚀 较慢，位于晶片边缘的部分刻蚀较快，结果， LT0层 16位于晶片边缘的部分变得更薄。 经过 LT0层 16的回刻蚀之后， 整个晶片的表面更为平整。 虽然在晶片边缘出现了轻 微的过刻蚀区域， 但晶片的可用面积显著高于现有技术的刻蚀方法。
最终的 ILD层只包括留下的 LT0层 16， 并且具有基本平整的剖面。
而且， LT0层 16位于栅导体 13顶部的部分最先暴露， 从而刻蚀较快， 而 LT0层 16位于源 /漏区上的部分由于 S0G层的保护而刻蚀较慢，而且在栅导体 13上形成略微 内凹的剖面。 LT0层 16位于栅导体 13顶部的部分完全去除， 从而暴露出栅导体 13。 并且， 在栅导体 13顶部的 LT0层 16中形成了凹陷区 （如图 6所示）， 栅导体 13顶部 和周围的表面形貌的局部高度差 0〈Δ 〈40 nm。
其后去除 13方法通常是 C1基 RIE方法或者 TMAH湿法腐蚀方法， 这两种方法对 二氧化硅都具备极高的腐蚀选择比。 任意残留二氧化硅极易影响对 13的去除。 这种 内凹结构对 13的去除有较大帮助.
在随后的去除栅导体 13的步骤 （未示出） 中， 采用 C1基 RIE或者 TMAH湿法刻 蚀。 由于已经暴露栅导体 13的顶部并且形成了上述凹陷区， 刻蚀剂可以到达栅导体 13, 从而可以容易地去除栅导体 13。
图 7示出了根据本发明的方法在去除多晶硅假栅后的半导体结构的截面示意图， 其中采用湿法刻蚀， 相对于 LT0层 16选择性地去除栅导体 13， 形成了底部为栅电介 质 12的开口 18。 选择性刻蚀例如多晶硅的栅导体 13的刻蚀工艺是己知的。
图 8示出了根据本发明的方法在形成金属栅后的半导体结构的截面示意图，其中， 在开口 18内填充金属栅 19的材料。 金属栅 19可以由难熔金属（例如 W、 Ti、 Ta、 Mo 等） 和金属氮化物 （例如 TiN, TaN, HfN, MoN等）。 可以采用低压化学气相沉积、 金 属有机化学气相沉积、原子层沉积、溅射等方法形成金属栅 19，厚度可选为 20至 5000 A。
替代地， 在图 7所示的步骤中， 不仅去除了栅导体 13, 而且进一步去除了底部的 栅电介质 12， 使得开口的底部为半导体衬底 11的顶部表面。 然后， 在图 8所示的步 骤中， 重新沉积新的栅电介质和金属栅电极。
在完成图 1 8所示的步骤之后， 按照本领域公知的方法， 在所得到的半导体结构 上形成位于 ILD层 16中的通孔、位于 ILD层 16上表面的布线或接触， 从而完成半导 体器件的其他部分。
参见图 9，其中示出了根据本发明的方法在回刻蚀 LT0层后的半导体结构的 X-SEM 照片， 栅导体 13顶部和周围的表面形貌的局部高度差 Δ Η3 11 rai， 从而清楚地显示 了栅导体 13顶部的凹陷区的存在。。
参见图 10和 11， 其中示出了对于不同的栅长， 根据本发明的方法在去除多晶硅 假栅后的半导体结构的 X- SEM照片。 在图 10中所示的栅长大约为 0. 4 μ m， 其高度约 为 130nm， 在图 11中所示的栅长大约为 70nm， 其高度约为 93nm。如图 10和 11所示， 由于 ILD层 16的剖面形状有利于湿法刻蚀， 因此即使对于小的栅长度， 也能够很好 地去除栅导体 13， 而且周围的 LT0层 16的材料未受过刻蚀。 图 8示出了根据本发明 的方法在形成金属栅后的半导体结构的截面示意图， 其中， 在开口 18 内填充金属栅 19的材料。 金属栅 19可以由难熔金属 （例如 W、 Ti、 Ta、 Mo等） 和金属氮化物 （例 如 TiN, TaN, HfN, MoN等）。 可以釆用低压化学气相沉积、 金属有机化学气相沉积、 原子层沉积、 溅射等方法形成金属栅 19， 厚度可选为 20至 5000 A
在上述实施例中，描述了利用 S0G层 /LT0层的回刻蚀进行平面化， 以获得平整表 面的 LT0层 16作为最终的 ILD层。 然而， 本发明也可以使用其他材料的牺牲层， 如 光抗蚀剂、 低 K材料。 例如， 用于光抗蚀剂层的刻蚀剂例如为氩气 （Ar ) 和氧气 （02) 的混合气体， 其 中 Ar的流量约为 300sccm, 02的流量约为 5ccm。
与上述针对 S0G层的类似测量的结果表明，在反应室气压大于约 275mtorr (反应 室气压的最佳值约为 300mtorr ) 以及 RF功率为约 300-550W ( RF功率的最佳值约为 500W) 时， 可以获得期望的刻蚀速率分布以及形成如上所述的凹形刻蚀剖面。
然而， 可以理解， 反应室气压以及 RF功率的特定值取决于刻蚀机类型、 电极间 距、 反应室容积、 刻蚀气体的组成、 比例和流量。
光抗蚀剂层的反应离子刻蚀方法可以采用已知的用于光抗蚀剂层的其他刻蚀气 体， 例如选自氧气 （02)、 四氟化碳 （CF 的一种或多种气体与氩气 （Ar ) 组成的混 合气体。 通过控制反应室气压， 仍然可以将刻蚀剖面控制为凹形， 进一步地， 通过控 制 RF功率， 仍然可以控制凹形刻蚀剖面的深度， 从而获得最佳的全局平整度以及最 大的晶片可用面积。
如上所述， 本发明利用两层结构的刻蚀实现了平面化， 包括牺牲层和位于牺牲层 下方的绝缘层， 该绝缘层用作 ILD。 在刻蚀步骤中， 牺牲层提供凹形的刻蚀剖面， 以 补偿对绝缘层位于晶片边缘的部分的过刻蚀。 然而， 本发明可以应用于多层结构， 包 括至少一个牺牲层和将用作 ILD的绝缘层。 牺牲层可以由 S0G、 光抗蚀剂、 低 K材料 中的一种组成， 绝缘层可以由 BPSG、 Si02、 SiNx中的一种组成。用于 ILD的刻蚀的两 层或多层结构例如为 Si02/SiNx、 LT0/S0G/LT0, Si0F/LT0、 低 K/LT0、 LT0/低 K/LT0。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改， 均 在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种半导体器件的制造方法， 包括：
在半导体衬底上形成第一栅叠层，第一栅叠层包括第一栅导体和位于第一栅导体 和半导体衬底之间的第一栅电介质；
在半导体衬底中形成源 /漏区；
在半导体衬底和第一栅叠层上形成包括至少一个牺牲层和位于所述至少一个牺 牲层下方的绝缘层的多层结构；
对多层结构进行第一次反应离子刻蚀， 其中控制反应室气压， 使得对所述至少一 个牺牲层位于晶片中央位置的部分的刻蚀速率大于位于晶片边缘位置的部分的刻蚀 速率， 以获得凹形刻蚀剖面；
对多层结构进行第二次反应离子刻蚀， 完全去除牺牲层以及去除绝缘层的一部 分， 以获得具有平整表面的绝缘层作为层间电介质层；
相对于绝缘层选择性刻蚀第一栅叠层，其中去除第一栅导体而在绝缘层中形成开 P ;
在开口内形成第二栅导体。
2、 根据权利要求 1所述的方法， 其中在第一次反应离子刻蚀和第二次反应离子 之间还包括附加的反应离子刻蚀， 其中控制反应室气压， 使得对所述至少一个牺牲层 位于晶片中央位置的部分的刻蚀速率小于位于晶片边缘位置的部分的刻蚀速率， 以减 小凹形刻蚀剖面的内凹程度。
3、 根据权利要求 1所述的方法， 其中第一次反应离子刻蚀达到至少在晶片的中 央位置暴露绝缘层的顶部表面的深度。
4、 根据权利要求 3所述的方法， 其中第一次反应离子刻蚀进一步在晶片的中央 位置对绝缘层过刻蚀。
5、 根据权利要求 2所述的方法， 其中第一次反应离子刻蚀和附加的反应离子刻 蚀采用具有相同的组成及相同的配比的刻蚀气体，并且第一次反应离子刻蚀的反应室 气压比附加的反应离子刻蚀的反应室气压更高。
6、 根据权利要求 5所述的方法， 其中在第一次反应离子刻蚀中， 控制 RF功率， 使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率与位于晶片边缘位 置的部分的刻蚀速率之间的差值最大化。
7、根据权利要求 1所述的方法，其中所述至少一个牺牲层由选自 S0G、光抗蚀剂、 低 K材料的一种材料组成。
8、 根据权利要求 7所述的方法， 其中所述至少一个牺牲层为 S0G层， 并且第一 次反应离子刻蚀采用的刻蚀气体为三氟甲垸、 四氟化碳、 氩气的混合气体。
9、 根据权利要求 7所述的方法， 其中所述至少一个牺牲层为光抗蚀剂层， 并且 第一次反应离子刻蚀采用的刻蚀气体为氧气和氩气的混合气体。
10、 根据权利要求 1所述的方法， 其中所述绝缘层由选自 BPSG、 Si02、 SiNx的一 种材料组成。
11、 根据权利要求 10所述的方法， 其中所述绝缘层为 LT0层， 并且第二次反应 离子刻蚀采用的刻蚀气体为三氟甲垸、 四氟化碳、 氩气的混合气体。
12、 根据权利要求 1所述的方法， 其中所述第一栅导体由多晶硅组成。
13、 根据权利要求 1所述的方法， 其中所述第二栅导体由选自 W、 Ti、 Ta、 Mo、 TiN, TaN, HfN, MoN的至少一种栅导体组成。
14、 根据权利要求 1所述的方法， 其中在选择性刻蚀第一栅叠层的步骤中， 进一 步去除第一栅电介质。
15、 根据权利要求 14所述的方法， 还包括选择性刻蚀第一栅叠层的步骤和形成 第二栅导体的步骤之间， 在开口中形成第二栅电介质。
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