JPH08250595A - 半導体装置を製作する方法 - Google Patents

半導体装置を製作する方法

Info

Publication number
JPH08250595A
JPH08250595A JP8042113A JP4211396A JPH08250595A JP H08250595 A JPH08250595 A JP H08250595A JP 8042113 A JP8042113 A JP 8042113A JP 4211396 A JP4211396 A JP 4211396A JP H08250595 A JPH08250595 A JP H08250595A
Authority
JP
Japan
Prior art keywords
opening
layer
adhesive layer
dielectric
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8042113A
Other languages
English (en)
Other versions
JP4094073B2 (ja
Inventor
Robert W Fiordalice
ロバート・ダブリュ・フィオーダリス
Papu D Maniar
パプ・ディー・マニアー
Jeffrey L Klein
ジェフリー・エル・クライン
Bernard J Roman
バーナード・ジェイ・ローマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH08250595A publication Critical patent/JPH08250595A/ja
Application granted granted Critical
Publication of JP4094073B2 publication Critical patent/JP4094073B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/959Mechanical polishing of wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体装置における導電性プラグを形成する
上で、接着層の形成および除去に関連する製造時間を低
減する。 【解決手段】 半導体装置30に窒化アルミニウムの接
着層42を使用することにより導電性プラグ46が形成
される。前記接着層はコンタクト開口44を形成する前
に層間誘電体40の上に被着され、従って接着層が開口
の側壁または底部に沿って形成されない。タングステン
または他のプラグ材料が次に前記開口内および接着層上
に被着されかつ引き続き研磨またはエッチングし戻され
てプラグを形成する。接着層の残りの部分は状況に応じ
て装置内に残ってもよくあるいは除去されてもよい。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般的には半導体装
置に関し、かつより特定的には半導体装置において導電
性プラグを形成する方法に関する。
【0002】
【関連出願の相互参照】本発明の主題に関連する材料は
以下の同時係属の、共通の譲受人に譲渡された特許出願
に開示されている。
【0003】1)マニアー(Maniar)他により、
本件に対応する米国特許出願と同時に出願され、代理人
整理番号SC02686Aの、「トレンチアイソレーシ
ョンを提供する方法およびトレンチアイソレーションを
有する半導体装置(Method for Provi
ding Trench Isolation and
Semiconductor Device Hav
ing the Same)」と題する米国特許出願。
【0004】2)マニアー他により、本件に対応する米
国特許出願と同時に出願され、「反射防止コーティング
を有する半導体装置およびその製造方法(Semico
nductor Device Having Ant
i−ReflectiveCoating and M
ethod for Making the Sam
e)」と題する米国特許出願。
【0005】
【従来の技術】タングステンプラグは集積回路のような
半導体装置において種々の導電層の間に電気的接続を形
成するための広く使用される形式になりつつある。一般
に、タングステンプラグは始めに半導体装置の第1の導
電層の上に層間誘電体(interlayer die
lectric)を被着することによって形成される。
次に該層間誘電体に開口がエッチングされて前記第1の
導電層の部分を露出する。次に、タングステン層が装置
の上にブランケット被着され、それによって前記層間誘
電体の開口を充填しかつ前記第1の導電層へのコンタク
トを作成する。前記タングステンは次に研磨あるいはエ
ッチングし戻され層間誘電体の開口内に横たわる部分を
除き前記タングステン層のすべての部分を除去する。結
果として得られるものは第1の導電層への縦方向の電気
的コンタクトとして作用するタングステンプラグであ
る。
【0006】上に述べた基本的なプロセスに伴う1つの
問題はタングステンがリンケイ酸塩ガラス(PSG)、
ホウ素ドープPSG(BPSG)、熱酸化物、またはプ
ラズマ増強酸化物の形式での、2酸化シリコンおよび窒
化シリコンのような一般に使用される層間誘電体材料に
容易には接着しないことである。従って、タングステン
プラグを使用するためには一般に該タングステンが装置
に確実に接着するようにするため接着層(glue l
ayer)を使用することが必要であった。
【0007】接着層の一般的な使用方法が図1〜図2に
示されており、これらの図は従来技術の半導体装置10
の一部の断面図を示している。図1に示されるように、
半導体装置10は半導体基板12を含み、該半導体基板
12の上に第1の誘電体層14および金属相互接続16
が形成されている。層間誘電体18が被着され、パター
ニングされ、かつエッチングされて前記相互接続を露出
するコンタクト開口またはプラグ開口19を作成する。
次に接着層20が前記層間誘電体の上部および開口19
の側壁および底部に沿って被着される。接着層20は単
一の材料、例えば窒化チタン、とすることができるが、
しばしばどのような導電材料に対してコンタクトが形成
されているかに応じて、順次被着されるチタンおよび窒
化チタン層の組合わせとされる。
【0008】次に、図1に示されるように、タングステ
ン層22が装置10の接着層の上にブランケット被着さ
れて開口19を充填する。装置における複数の充填され
た開口の間で電気的絶縁を与えるために、おのおのの開
口19を越えて横たわるタングステン層および接着層2
0の部分が、図2に示されるように、除去される。接着
層20およびタングステン層22の除去は一般にエッチ
ングによりあるいは研磨により行われる。結果として得
られるものは開口19内に形成されたタングステンプラ
グ24であり、該タングステンプラグ24は該タングス
テンプラグを層間誘電体18から分離する周囲の接着層
20を有している。
【0009】
【発明が解決しようとする課題】上に述べたタングステ
ンプラグを形成する上でチタンおよび窒化チタンの接着
層を使用することはいくつかの欠点を有する。1つの問
題はスループットがやや低いことである。接着層20の
ための初期的なチタン層はコリメートスパッタリング被
着プロセス(collimated sputteri
ng deposition process)を使用
してほぼ400オングストローム(A°)または40ナ
ノメートル(nm)の厚さに被着される。コリメートス
パッタリングはチタンが一様に被着されかつコンタクト
開口の側壁および底部の双方に沿って十分な厚さに被着
することを保証する上で好ましい。窒化チタンは、ほぼ
800オングストローム(80nm)の厚さに、同様に
スパッタ被着される。
【0010】スパッタ被着および特にコリメートスパッ
タリング、は比較的低速の工程である。例えば、上に述
べた接着層の厚さを被着するのに必要とされる被着時間
はほぼ1.5対1のコリメータおよびチタンおよび窒化
チタン層の順次的なインシトゥー被着(in situ
deposition)を使用してウェーハごとに3
〜5分の間のいずれかである。接着層を被着する上で消
費される貴重な製造時間に加えて、コンタクト開口を越
える接着層の除去もまた非常に低速である。例えば、前
記接着層がタングステン層の厚さの約5分の1(20
%)であっても、タングステン層22とチタンおよび窒
化チタン接着層20の両方を除去するのに必要な研磨時
間の半分以上が接着層を除去する上で消費される。
【0011】チタンおよび窒化チタンの接着層を使用す
る上でのさらに他の問題はコンタクトの抵抗に関連す
る。窒化チタンそれ自身を接着層として使用するのに対
し、接着層のチタン部分は一般にタングステンプラグと
金属相互接続との間のコンタクト抵抗を改善するために
使用される。しかしながら、接着層の一部としてチタン
を加えても、層間誘電体にコンタクト開口を形成する間
に前記金属相互接続が損傷されまたは汚染されればコン
タクト抵抗は依然として問題となる。例えば、フッ素を
ベースとしたエッチング剤を使用してコンタクト開口を
形成する上で、フッ素が相互接続のアルミニウムと反応
してコンタクト抵抗を悪化させるオキシフルオライド・
アルミニウム(AlO)を形成する。
【0012】従って、本発明の目的は、前述の従来例に
おける問題点に鑑み、半導体装置における導電性プラグ
を迅速に形成できるようにするとともに、コンタクト抵
抗をも低下させることにある。
【0013】
【課題を解決するための手段】一般に、本発明は半導体
装置においてプラグ開口を区画するまたはプラグ開口に
沿って位置する通常のチタンおよび窒化チタンの接着層
を使用することなく導電性プラグを形成する方法を提供
する。従って、本発明を実施する上でこれらの層を被着
しかつ除去することに関連する製造時間が節約される。
本発明はこれらおよび他の利点を窒化アルミニウム(a
luminum nitride)の接着層を使用する
ことによって達成する。しかしながら、従来技術の接着
層と異なり、窒化アルミニウムの接着層は被着の後に除
去する必要がなく、かつさらにプラグ開口の側壁および
底部を区画しない。
【0014】本発明の1つの実施形態では、窒化アルミ
ニウムの層が層間誘電体層の上に被着される。次にコン
タクトまたはプラグ開口が前記接着層および層間誘電体
の両方を通って形成され下に横たわる金属相互接続の一
部を露出する。次にタングステンまたは他の導電性材料
が装置の上にかつ前記開口内に被着され、前記相互接続
に対し電気的コンタクトを形成する。窒化アルミニウム
の接着層はタングステンの層間誘電体への接着を改善
し、従って引き続く研磨工程が層間誘電体からタングス
テン層を剥離しまたは持ち上げることなく達成できる。
接着層がプラグまたはコンタクト開口に存在しないとい
う事実にかかわらず、タングステンプラグは開口内の側
壁に沿って層間誘電体への適切な接着を有する。さら
に、窒化アルミニウムは誘電体材料であるから、プラグ
形成の後に接着層が除去される必要がなく、従って製造
時間中の処理工程が従来技術の処理と比較して低減でき
る。
【0015】
【発明の実施の形態】これらおよび他の特徴および利点
は添付の図面とともに以下の詳細な説明を参照すること
によりさらに明瞭に理解されるであろう。図面は必ずし
も一定の尺度で描かれていないかもしれず、かつ特に示
されていない本発明の他の実施形態もあり得ることを指
摘することが重要である。さらに、種々の図面にわたり
同じ参照数字がしばしば同じまたは同様の要素を示すた
めに使用されることに注意を要する。
【0016】図3〜図8は、導電性プラグを形成するた
めの本発明に係わる処理ステップを行う場合の半導体装
置30の一部を断面図で示す。図3に示されるように、
始めの構造は上に横たわる誘電体層34および金属相互
接続36を有する半導体基板32を含む。集積回路のよ
うな半導体装置においては、基板32は一般に単結晶シ
リコンウェーハであるが、代わりにシリコン・オン・イ
ンシュレータ(SOI)基板、シリコン・オン・サファ
イア(SOS)基板、ガリウムひ素基板、その他とする
こともできる。誘電体層34は熱成長2酸化シリコン、
ドーピングしたまたはドーピングしていない被着2酸化
シリコン、窒化シリコン、オキシナイトライド、あるい
は半導体装置において使用される他の伝統的な誘電体材
料とすることができる。
【0017】好ましい実施形態では、金属相互接続36
は少なくとも2つの構成要素、主部分(primary
portion)37およびキャッピング部分(ca
pping portion)38を含む。キャッピン
グ部分38を含める目的は相互接続の上に横たわる層間
誘電体40にコンタクト開口またはプラグ開口を形成す
ることに関連してより詳細に説明する。
【0018】1つの形態では、相互接続部36の主部分
はアルミニウムであり、あるいはより正確には少量の銅
および/またはシリコンで合金化したアルミニウムであ
る。アルミニウムの主部分と組み合わせて使用されたと
きキャッピング部分38は好ましくはタングステンから
形成される。図3に示される金属相互接続部36の積層
構造を形成する上で、アルミニウムおよびタングステン
のブランケット層が同時にパターニングされかつエッチ
ングされる。主部分37は4,000〜10,000オ
ングストローム(400〜1,000nm)の厚さを持
つよう形成され、かつキャッピング部分38は500〜
2000オングストローム(50〜200nm)に及ぶ
範囲の厚さを有する。
【0019】他の実施形態では、キャッピング部分38
の一部として窒化チタン(titanium nitr
ide)障壁層が形成され、それによってキャッピング
部分が上に横たわるタングステン層を備えた窒化チタン
層からなるものとすることができる。この別の実施形態
では、窒化チタン層はタングステン層を被着する前に2
50〜1000オングストローム(25〜100nm)
の間の厚さにスパッタリングされる。これらタングステ
ン、窒化チタン、およびアルミニウム層は次にすべて一
緒にパターニングおよびエッチングされて積層された相
互接続部を形成する。
【0020】さらに別の実施形態では、相互接続部は上
に横たわるタングステン層なしに、150〜1000オ
ングストローム(15〜100nm)の厚さを有する窒
化チタンのキャッピング部分を有する。
【0021】図3〜図8に示された金属相互接続部36
は誘電体層34の上に形成されるものとして示されてい
るが、相互接続と下に横たわる基板32との間には数多
くの介在層があり得ることを理解するであろう。例え
ば、トランジスタのような、能動装置を形成するために
使用されるドーピングされた領域、シリサイド領域、ポ
リシリコン層、アイソレーション領域および種々の誘電
体層またはスペーサも同様に存在し得る。しかしながら
本発明を理解するためには、これらの介在層を理解する
ことは必要ではなくかつ、従って、説明または図示はし
ない。さらに、誘電体層34は、本発明に係わる導電性
プラグが金属相互接続に対する代わりに基板32のドー
ピングされたまたは導電部分に電気的にコンタクトを行
うために形成できる点で必要とされない。
【0022】図3に示された初期装置構造によって説明
を続けると、層間誘電体40は相互接続部36の上に横
たわっている。層間誘電体40は一般にBPSG、PS
G、テトラエチルオルソシリケート(tetra−et
hyl−ortho−silicate:TEOS)、
スピンオンガラス(spin−on−glass:SO
G)、またはプラズマ増強酸化物のような、シリコンを
ベースとした誘電体である。
【0023】相互接続部36に電気的コンタクトを作成
するため、下に横たわる相互接続部を露出するため層間
誘電体40に開口を形成しなければならない。前に述べ
たように、この開口を形成する上で、相互接続部を損傷
しまたは汚染し、結果として劣悪なコンタクト抵抗を生
じる可能性がある。1つのあり得る問題は層間誘電体を
エッチングするために使用されるエッチング剤からのフ
ッ素が相互接続部のアルミニウムと接触するようになっ
た場合にオキシフルオライド・アルミニウム(AlO
)が形成され得ることである。
【0024】本発明の1実施形態では、キャッピング部
分38を使用することによってAlOの形成が避
けられる。相互接続部上にタングステンのキャップを設
けることにより、フッ素化学剤を使用する層間誘電体4
0を通るエッチングがアルミニウムを露出するのを防止
し、それはタングステンがエッチングストッパとして作
用するからである。さらに、オキシフルオライド・タン
グステンが典型的なドライエッチング条件のもとでは揮
発性であるため層間誘電体のエッチングの間に望ましく
ないオキシフルオライド・タングステンが形成される心
配はない。タングステンのキャッピング層を通ってフッ
素が移動する可能性をさらに避けるために、前に述べた
ように、キャッピング部分38の一部として窒化チタン
または他の障壁材料の障壁層を含めることができる。し
かしながら、タングステンのみでもそれ自身によって相
互接続部を保護するのに十分であろう。
【0025】タングステン意外の材料をキャッピング部
分として使用することができ、それでもエッチングの間
に相互接続部の必要な保護を提供する。例えば、窒化チ
タンのキャップのみを使用することができ、かつ相互接
続金属をパターニングするために使用されるフォトリソ
グラフ操作の間に反射防止コーティング(anti−r
eflective coating)として作用する
付随的な利益を持つことになる。キャッピング層は本発
明の必要な部分でないが、装置の性能を強化するための
ものとして使用されていることに注意を要する。いくつ
かの相互接続構造において、そのようなキャッピング層
を使用することなく適切なコンタクト抵抗を達成できる
ことが予期される。
【0026】所望の相互接続構造を形成しかつ層間絶縁
体40を被着した後、図4に示されるように、接着層4
2が装置30の上に被着される。本発明によれば、接着
層42は窒化アルミニウム層である。好ましい形態で
は、純粋のまたはヘリウム、アルゴン、その他のような
不活性ガスの存在する、窒素環境においてアルミニウム
のターゲットによって反応性スパッタリング(RS)を
使用して被着される。反応器のタイプおよび他の変数に
よって特定の処理パラメータは変化する傾向にあるが、
一般にセ氏20度〜500度の基板温度、1.0〜8.
0mTorr(ミリトール)の窒素分圧、および0.5
〜8.0kWatt(キロワット)のカソード電力を使
用するものとして規定できる。より特定的には、4.0
mTorrの窒素分圧、セ氏300度の基板温度、およ
び3.0kWのカソード電力が好ましい。
【0027】複合窒化アルミニウムのターゲットを使用
するスパッタプロセスもまた接着層42を作成するのに
適しており、その場合は反応モードのスパッタリングは
使用する必要はない。窒化アルミニウムを被着する他の
方法もまた接着層を形成するのに適しており、例えば化
学蒸着(CVD)などが使用できる。好ましくは、接着
層42は100〜400オングストローム(10〜40
nm)の厚さに被着され、好ましくは250オングスト
ローム(25nm)とされる。接着層42は従来技術の
接着層よりもずっと薄く被着することができ、それは比
較的平坦な層間誘電体40の上に接着層を被着する上で
段差部のカバレージ(step coverage)の
問題はなく、かつ被着は層間誘電体におけるコンタクト
開口を形成する前に行われるからである。
【0028】接着層42を被着した後、装置30はパタ
ーニングされかつエッチングされて、図5に示されるよ
うに、相互接続部36の一部を露出するのに十分なコン
タクト開口またはプラグ開口44を接着層42を通りか
つ層間誘電体40内へと形成する。開口44を形成する
ため、伝統的なフォトリソグラフ技術が使用されてどこ
に開口が形成されるべきかを規定するレジストマスク
(図示せず)を形成する。
【0029】装置は次にドライエッチングに付され相互
接続部の上の誘電体材料を除去する。単一のフッ素をベ
ースとしたドライエッチング剤を使用して、原位置で
(in−situ)、窒化アルミニウムの接着層42お
よび層間誘電体40の双方を除去することができる。窒
化アルミニウムはフッ素において低いエッチングレート
を有するが、接着層が非常に薄いため、2つの異なるエ
ッチング剤を使用するよりも接着層および層間誘電体を
除去するために1つのエッチング剤を使用するのがより
効率的である。フッ素の化学剤で窒化アルミニウムを除
去することは、大部分のエッチングの始めにおける選択
性が低いため、エッチングの初期段階で特に可能とな
る。該エッチングは接着層および酸化物の部分を除去
し、相互接続部のキャッピング部分38を露出する開口
44を形成する。
【0030】前に説明したように、キャッピング部分3
8はアルミニウムをフッ素に直接露出することを防止す
ることによってエッチングのこの後の段階の間における
相互接続部の主部分37を保護する。フッ素をベースと
した化学剤により、最善のコンタクト面を提供するため
に開口内からすべての誘電体材料が除去されることを適
切に保証することによって開口44を形成することがで
きる。図5に示されるように、開口44を形成すると、
接着層42は該開口を越える領域にのみ存在し、かつ数
多くの従来技術の構造のように開口の側壁または底部面
に沿って存在しない。
【0031】次に、タングステン、または他の適切な導
電性プラグ材料、の層が装置30の上に被着される。こ
れは図6において導電層45として示されている。前記
プラグ材料は開口44を充填するのに十分な厚さまで被
着され、これは多くの場合2500〜6000オングス
トローム(250〜600nm)の間になるであろう。
タングステン、または他の適切な導電性プラグ材料を被
着するための任意の知られた方法を本発明を実施する上
で使用することができる。
【0032】図6に示されるように、導電層45を被着
すると、前記プラグを形成するために使用される導電性
材料は開口44内の層間誘電体40と直接接触するのみ
となる。開口44を越えて、導電層45は接着層42に
よって層間誘電体40から分離される。従って、層間誘
電体40の頭部面上で、タングステンおよびシリコンを
ベースとした誘電体の間の貧弱な接着は窒化アルミニウ
ムの接着層42の存在によって克服される。研磨のよう
な、引き続く処理肯定の間に、導電層45は装置から剥
離または持ち上げられることなく装置の上で無傷で残っ
ている。開口44内で、接着層42は導電層45と開口
の側壁との間に存在しないことに再び注目すべきであ
る。接着層の欠如にもかかわらず、タングステン層とT
EOS層間誘電体の間の接着は満足すべきものであるこ
とが証明され、これは多分開口の内部およびまわりを処
理することによって与えられる圧縮力によるものであろ
う。
【0033】導電層45の被着は一般に非選択的である
ため、形成されるおのおのの導電性プラグの電気的アイ
ソレーションを提供するために開口44を越える導電層
の部分を除去する必要がある。図7に示されるように、
導電層45は接着層42を露出するためにエッチングま
たは研磨し戻され、かつ導電性プラグ46が開口44内
に形成された状態に留まるようにする。好ましくは導電
層は研磨し戻される。研磨またはエッチングし戻す処理
の間に、接着層42の残りの部分は、関与する化学剤に
応じて、ストッピング層として作用してもよくあるいは
作用しなくてもよい。
【0034】例えば、化学機械的研磨工程においては、
タングステンはアルミナの研磨剤を有する硝酸鉄(fe
rric nitrate)または過酸化水素(hyd
rogen peroxide)のスラリーを使用して
除去できる。このスラリー化学剤はまた窒化アルミニウ
ム層を除去することになる。研磨の後、導電層48が次
に装置30の上に被着されて図8に示されるように導電
性プラグに対してコンタクトを形成する。いくつかの場
合には、窒化アルミニウムはタングステンよりも高速の
研磨速度を持つかもしれず、そのような場合には得られ
る導電性プラグ46の部分は隣接の層間誘電体40に対
して盛り上がることになる。盛り上がったプラグはそれ
が導電層48のためにより大きなコンタクト領域を提供
する上で有利である。
【0035】エッチングバック工程においては、フッ素
をベースとした化学剤を使用してタングステンをエッチ
ングし戻し、窒化アルミニウムの接着層上で停止させる
ことができる。後に説明するように除去は必ずしも必要
ではないが、窒化アルミニウムの接着層は除去されるの
が好ましい。該窒化アルミニウム層は塩素をベースとし
たドライ化学的エッチングを使用して下に横たわる層間
誘電体に対して選択的に除去することができる。
【0036】引き続く塩素をベースとしたエッチングに
より接着層42を除去する上での1つの利点は周囲を囲
む層間誘電体40がほぼ除去される接着層の厚さだけ導
電性プラグ46の頭部面から後退することである。前に
述べたように、プラグから誘電体を後退させることによ
り引き続き被着される導電層によって導電性プラグにコ
ンタクトを行うことができかつコンタクト領域を増大す
る。あるいは、接着層42は導電性プラグと接触して引
き続き導電性材料を被着する前に装置に残すことができ
る。
【0037】図9に示されるように、開口44を越える
接着層42の残りの部分は半導体装置50に残ってい
る。接着層は、誘電体である、窒化アルミニウムで構成
されるから、数多くの伝統的な接着層材料を使用する上
で生じたような、導電性プラグが他の導電性プラグまた
は導電性部材に電気的に短絡する心配はない。さらに、
窒化アルミニウムはフロントエンドおよびバックエンド
処理条件の双方と両立し、従って除去は不要である。
【0038】図10は、断面図で、半導体装置70を示
し、該半導体装置70では、導電性プラグ46が金属相
互接続部へではなく、基板32とともに形成されたドー
ピングされた領域74へと形成されている。半導体装置
70を作成するために図4〜図8を参照して説明したの
と同じ処理工程が使用され、初期構造のみが異なる。相
互接続部を形成する代わりに、伝統的なイオン注入また
は拡散技術によってドーピングされた領域74が形成さ
れる。層間誘電体40が相互接続部の上の代わりに前記
ドーピングされた領域の上に被着される。その後、処理
は上に述べたのと同様に進行する。
【0039】本発明に従って窒化アルミニウム層を使用
する他の利点は窒化アルミニウムがビアのエッチングの
間における微小寸法(critical dimens
ion:CD)の制御のためのハードマスクとして使用
できることである。図11は、断面図で、半導体装置8
0およびこの利点の効果を示す。誘電体材料にビアまた
は開口をエッチングする上で、特に高いアスペクト比
(幅に対する高さの比率)が関与する場合に、フォトレ
ジストの腐食が形成される開口の寸法に悪影響を与える
ことがある。長いビアのエッチングの間に、フォトレジ
ストがそのもとの規定された位置から引き戻されあるい
は引っ込められる。フォトレジストのマスクエッジ位置
はエッチングの過程で変化するから、層間絶縁体に生成
される開口は同様に寸法が変化する。
【0040】誘電体の上に窒化アルミニウム層を使用す
ることによりそのようなフォトレジストの腐食の影響を
ずらしまたは補う(offset)ことができる。図1
1に示されるように、装置80は基板32の上に横たわ
る層間誘電体40を含む。窒化アルミニウム層42が上
に述べたように層間誘電体の上に被着される。フォトレ
ジストマスク82が伝統的なリソグラフ方法に従って装
置80の上に形成される。もとのパターニングの際に
は、フォトレジストマスク82は実質的に垂直であり、
かつ層間誘電体40に形成されるべき開口84の境界に
整列したエッジ83を有する。層間誘電体40を異方性
エッチングする間に、フォトレジストマスク82のエッ
ジ83は図示された位置まで侵食される。窒化アルミニ
ウム層42が存在しなければ、層間誘電体の開口84
は、もとのフォトレジストパターンにおいて規定された
寸法よりも、後退したフォトレジストエッジのより大き
な幅の寸法を持つことになる。しかしながら、窒化アル
ミニウムは特にエッチングの初期段階の後は、層間誘電
体をエッチングするのによく使用されるフッ素をベース
とした化学剤において非常に低いエッチングレートを有
する。窒化アルミニウム層に形成される開口は長いビア
のエッチングの過程でもその寸法を維持し、エッチング
のハードマスクとして作用する。
【0041】もし必要であれば、窒化アルミニウムをハ
ードマスクとして首尾よく使用できることを保証するた
め窒化アルミニウムの厚さを上に述べた厚さを越えて十
分に大きくすることもできる。本発明のCD制御の利点
は窒化アルミニウム層を接着層として使用するか否かに
かかわりなく達成できる。さらに、本発明のこの観点
で、プラグが形成される下に横たわる導電性部材は必要
ではない。さらに、フォトレジストマスク82は窒化ア
ルミニウム層42に開口を形成した後、しかしながら、
層間誘電体40を通ってエッチングする前に、除去する
ことができる。従って、窒化アルミニウムのマスクはそ
れ自身エッチング用マスクとして使用することができ、
それによって層間誘電体のエッチングの間のフォトレジ
ストの汚染の可能性を除去する。
【0042】
【発明の効果】以上の説明および図示は本発明に関連す
る多くの利点を示している。特に、窒化アルミニウムは
研磨またはエッチングバック工程を可能にする導電性プ
ラグの形成における接着層として使用することができ
る。本発明に係わる接着層の使用は従来技術の接着層に
対して、窒化アルミニウムの接着層を形成するのに必要
な時間が従来技術の層を形成するのに必要な時間より少
ない点で有利である。
【0043】いくつかの場合には、窒化アルミニウムは
伝統的なチタンおよび窒化チタンの接着層の組合わせを
形成するのに必要な時間の10分の1(10%)から5
分の1(20%)で被着できる。本発明に係わる接着層
はコンタクト開口の形成に先立ち層間誘電体上に被着さ
れるから、接着層は適切な段差部(step)のカバレ
ージを提供するのに十分な厚さに被着する必要はない。
【0044】さらに、相互接続キャッピング層と組み合
わせて使用した場合、接着層に1つの材料が必要とされ
るのみであり、これに対し従来技術の接着層はしばしば
2つの材料の組合わせを使用する。さらに他の利点は、
本発明では接着層は除去する必要がなく、従ってさらに
製造時間を節約する。さらに、従来技術の接着材料と下
に横たわる金属相互接続の間の好ましくない反応が避け
られ、それは接着層はコンタクト開口にないからであ
る。むしろ、プラグ材料は金属相互接続部と直接接触し
ており、それによって接触抵抗の増大の可能性を最少に
する。
【0045】従って、本発明によれば、前に述べた必要
性および利点に完全に適合するプラグおよび該プラグを
有する半導体装置を形成する方法が提供されたことは明
らかである。本発明がその特定の実施形態に関して説明
され図示されたが、本発明はこれらの例示的な実施形態
に限定されるものでない。当業者は本発明の精神から離
れることなく修正および変更を行うことが可能なことを
認識するであろう。例えば、本発明がタングステンプラ
グの形成に関連してのみ実施される必要はない。導電性
であっても非導電性であっても、他のプラグ材料も同様
に本発明の教示から利益を受けるであろう。
【0046】さらに、本発明は半導体装置内の金属層の
みへのプラグの形成に限定されない。むしろ、本発明は
任意のプラグを装置内の任意のレベルで形成することに
関して、かつ特にプラグを基板の拡散領域へ形成するこ
とに関して使用できる。さらに、金属相互接続部と組み
合わせて使用されれば、キャッピング部分が使用される
必要はない。また、ここに説明したような特定の方法で
窒化アルミニウムの接着層が被着されまたは形成される
必要もない。従って、本発明は添付の特許請求の範囲に
入るすべてのそのような変更および修正を含むものと考
える。
【図面の簡単な説明】
【図1】従来技術に係わる接着層を使用して導電性プラ
グを形成するためのプロセスを示す断面図である。
【図2】従来技術に係わる接着層を使用して導電性プラ
グを形成するためのプロセスを示す断面図である。
【図3】本発明に係わる接着層を使用して導電性プラグ
を形成するためのプロセスを示す断面図である。
【図4】本発明に係わる接着層を使用して導電性プラグ
を形成するためのプロセスを示す断面図である。
【図5】本発明に係わる接着層を使用して導電性プラグ
を形成するためのプロセスを示す断面図である。
【図6】本発明に係わる接着層を使用して導電性プラグ
を形成するためのプロセスを示す断面図である。
【図7】本発明に係わる接着層を使用して導電性プラグ
を形成するためのプロセスを示す断面図である。
【図8】本発明に係わる接着層を使用して導電性プラグ
を形成するためのプロセスを示す断面図である。
【図9】図8に示されるものと同様の、しかしながら本
発明の別の実施形態に係わる、半導体装置の断面図であ
る。
【図10】導電性プラグがドーピングされた基板領域の
形式で導電領域に形成される、本発明に係わる半導体装
置を示す断面図である。
【図11】クリティカルな寸法(CD)制御に関連する
本発明の利点を示す半導体装置の他の断面図である。
【符号の説明】 30 半導体装置 32 半導体基板 34 誘電体層 36 金属相互接続部 37 主部分 38 キャッピング部分 40 層間誘電体 42 接着層 44 コンタクト開口またはプラグ開口 45 導電層 46 導電性プラグ 48 導電層 50,70,80 半導体装置 74 相互接続ドーピング領域 82 フォトレジストマスク 83 フォトレジストマスクのエッジ 84 開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・エル・クライン アメリカ合衆国テキサス州78731、オース チン、ステップ・ダウン・コーブ 7511 (72)発明者 バーナード・ジェイ・ローマン アメリカ合衆国テキサス州78731、オース チン、モンテ・ビスタ・ドライブ 3431

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置を製作する方法であって、 金属相互接続部を有する半導体基板を提供する段階、 前記金属相互接続部の上に層間誘電体を被着する段階、 前記層間誘電体の上に窒化アルミニウムからなる接着層
    を被着する段階、 前記層間誘電体および前記接着層の双方を通して開口を
    エッチングする段階であって、該開口は前記金属相互接
    続部の上に位置しかつその一部を露出するもの、 前記開口を充填するのに十分に前記接着層の上にかつ前
    記開口内へ導電性プラグ材料を被着する段階、そして前
    記導電性プラグ材料を研磨し戻して前記開口内にかつ前
    記金属相互接続部に電気的に接続された導電性プラグを
    形成する段階、 を具備することを特徴とする半導体装置を製作する方
    法。
  2. 【請求項2】 半導体装置を製作する方法であって、 半導体基板を提供する段階、 前記半導体基板の上に誘電体を被着する段階、 前記誘電体の上に窒化アルミニウムからなる層を被着す
    る段階、 前記層を通して第1の開口をエッチングする段階であっ
    て、該第1の開口は第1の幅寸法を有するもの、 前記層の前記第1の開口をハードマスクとして使用して
    前記誘電体内に第2の開口を異方性エッチングする段階
    であって、前記第2の開口は前記第1の幅寸法と実質的
    に等しい第2の幅寸法を有するもの、 前記窒化アルミニウムからなる層の上のフォトレジスト
    マスクをパターニングする段階であって、該フォトレジ
    ストマスクは前記第1の開口の境界を規定するもの、 前記第1のフォトレジストマスクを使用して前記第1の
    開口を作成する段階、そして前記第2の開口を異方性エ
    ッチングする前に前記フォトレジストマスクを除去する
    段階、 を具備することを特徴とする半導体装置を製作する方
    法。
  3. 【請求項3】 半導体装置を製作する方法であって、 コンタクトが行われるべき導電性領域を有する半導体基
    板を提供する段階、 前記導電性領域の上に誘電体を被着する段階、 前記誘電体の上に窒化アルミニウムからなる接着層を被
    着する段階、 前記接着層を通り、前記誘電体内へ開口をエッチングし
    かつ前記導電性領域を露出する段階、 前記接着層の残りの部分の上にかつ前記開口内へ前記開
    口を充填しかつ前記導電性領域へ電気的接触を生成する
    のに十分に導電性プラグ材料を被着する段階であって、
    前記開口内の導電性プラグ材料は前記誘電体に直接隣接
    するもの、そして前記開口を越えて存在する導電性プラ
    グ材料の部分を除去して導電性プラグを形成する段階、 を具備することを特徴とする半導体装置を製作する方
    法。
  4. 【請求項4】 半導体装置を製作する方法であって、 半導体基板を提供する段階、 前記半導体基板の上に金属相互接続部を形成する段階で
    あって、該金属相互接続部はアルミニウムからなる主部
    分を有しかつ上に重なるキャッピング層を有するもの、 前記金属相互接続部の上に層間誘電体を被着する段階、 前記層間誘電体の上に窒化アルミニウムからなる接着層
    を被着する段階、 前記接着層を通りかつ前記層間誘電体内へ開口をエッチ
    ングして前記金属相互接続部のキャッピング層の一部を
    露出する段階、 前記半導体基板の上にかつ前記接着層の上にタングステ
    ンからなるプラグ層を前記開口を適切に充填しかつ前記
    金属相互接続部に対し電気的接触を生成するまで被着す
    る段階、そして前記開口を越えるプラグ層の部分を除去
    するため前記プラグ層を研磨し戻すことにより、前記開
    口内にタングステンプラグを形成する段階、 を具備することを特徴とする半導体装置を製作する方
    法。
JP04211396A 1995-02-24 1996-02-05 半導体装置を製作する方法 Expired - Fee Related JP4094073B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/393,782 1995-02-24
US08/393,782 US5534462A (en) 1995-02-24 1995-02-24 Method for forming a plug and semiconductor device having the same

Publications (2)

Publication Number Publication Date
JPH08250595A true JPH08250595A (ja) 1996-09-27
JP4094073B2 JP4094073B2 (ja) 2008-06-04

Family

ID=23556230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04211396A Expired - Fee Related JP4094073B2 (ja) 1995-02-24 1996-02-05 半導体装置を製作する方法

Country Status (4)

Country Link
US (2) US5534462A (ja)
JP (1) JP4094073B2 (ja)
KR (1) KR960032686A (ja)
TW (1) TW307038B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284195A (ja) * 1998-03-31 1999-10-15 Mitsubishi Electric Corp 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP2004093746A (ja) * 2002-08-30 2004-03-25 Advanced Display Inc 液晶表示装置
WO2015129212A1 (ja) * 2014-02-26 2015-09-03 株式会社Joled 電子デバイスおよびその製造方法

Families Citing this family (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0660393B1 (en) * 1993-12-23 2000-05-10 STMicroelectronics, Inc. Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
US5736457A (en) 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
US5665633A (en) 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US5786230A (en) * 1995-05-01 1998-07-28 Motorola, Inc. Method of fabricating multi-chip packages
US6191484B1 (en) * 1995-07-28 2001-02-20 Stmicroelectronics, Inc. Method of forming planarized multilevel metallization in an integrated circuit
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
US6077781A (en) 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US6489213B1 (en) * 1996-01-05 2002-12-03 Integrated Device Technology, Inc. Method for manufacturing semiconductor device containing a silicon-rich layer
US5824576A (en) 1996-02-23 1998-10-20 Micron Technology, Inc. Method of forming complementary type conductive regions on a substrate
KR100230392B1 (ko) * 1996-12-05 1999-11-15 윤종용 반도체 소자의 콘택 플러그 형성방법
KR100215846B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US5972788A (en) 1996-05-22 1999-10-26 International Business Machines Corporation Method of making flexible interconnections with dual-metal-dual-stud structure
US5993686A (en) * 1996-06-06 1999-11-30 Cabot Corporation Fluoride additive containing chemical mechanical polishing slurry and method for use of same
US5817571A (en) * 1996-06-10 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayer interlevel dielectrics using phosphorus-doped glass
US5726100A (en) * 1996-06-27 1998-03-10 Micron Technology, Inc. Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask
KR0184158B1 (ko) * 1996-07-13 1999-04-15 문정환 반도체장치의 자기 정합정 금속 배선 형성 방법
US5783485A (en) * 1996-07-19 1998-07-21 Motorola, Inc. Process for fabricating a metallized interconnect
KR100192589B1 (ko) * 1996-08-08 1999-06-15 윤종용 반도체 장치 및 그 제조방법
KR100226752B1 (ko) * 1996-08-26 1999-10-15 구본준 반도체소자의 배선형성방법
US5691250A (en) * 1996-08-29 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd Method of forming a metal contact to a novel polysilicon contact extension
US5776833A (en) * 1996-09-04 1998-07-07 Mosel Vitelic Inc. Method for forming metal plug
US6001420A (en) * 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
US5972792A (en) * 1996-10-18 1999-10-26 Micron Technology, Inc. Method for chemical-mechanical planarization of a substrate on a fixed-abrasive polishing pad
US5977638A (en) * 1996-11-21 1999-11-02 Cypress Semiconductor Corp. Edge metal for interconnect layers
US5985746A (en) * 1996-11-21 1999-11-16 Lsi Logic Corporation Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
US6071810A (en) 1996-12-24 2000-06-06 Kabushiki Kaisha Toshiba Method of filling contact holes and wiring grooves of a semiconductor device
KR100226742B1 (ko) * 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US6537905B1 (en) * 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US6218318B1 (en) * 1997-02-05 2001-04-17 Fujitsu Limited Semiconductor device having a porous insulation film
US6174596B1 (en) * 1997-02-13 2001-01-16 Winbond Electronics Corp. Process for fabricating dual damascene structure by applying an etch-differentiating technique on a light sensitive organic oxide layer
US7510961B2 (en) 1997-02-14 2009-03-31 Micron Technology, Inc. Utilization of energy absorbing layer to improve metal flow and fill in a novel interconnect structure
JPH10242271A (ja) * 1997-02-28 1998-09-11 Sony Corp 半導体装置及びその製造方法
US6372630B1 (en) * 1997-04-18 2002-04-16 Nippon Steel Corporation Semiconductor device and fabrication method thereof
US6054377A (en) * 1997-05-19 2000-04-25 Motorola, Inc. Method for forming an inlaid via in a semiconductor device
KR100443522B1 (ko) * 1997-06-26 2004-10-26 주식회사 하이닉스반도체 반도체소자의제조방법
US6045435A (en) * 1997-08-04 2000-04-04 Motorola, Inc. Low selectivity chemical mechanical polishing (CMP) process for use on integrated circuit metal interconnects
US6080655A (en) * 1997-08-21 2000-06-27 Micron Technology, Inc. Method for fabricating conductive components in microelectronic devices and substrate structures thereof
US5882996A (en) * 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
TW374946B (en) * 1997-12-03 1999-11-21 United Microelectronics Corp Definition of structure of dielectric layer patterns and the manufacturing method
KR100403357B1 (ko) * 1997-12-16 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6033984A (en) * 1997-12-23 2000-03-07 Siemens Aktiengesellschaft Dual damascene with bond pads
KR100494148B1 (ko) * 1997-12-29 2006-05-22 매그나칩 반도체 유한회사 모스페트트랜지스터의금속배선층형성방법
US6143638A (en) * 1997-12-31 2000-11-07 Intel Corporation Passivation structure and its method of fabrication
US6169664B1 (en) * 1998-01-05 2001-01-02 Texas Instruments Incorporated Selective performance enhancements for interconnect conducting paths
US6028004A (en) * 1998-01-06 2000-02-22 International Business Machines Corporation Process for controlling the height of a stud intersecting an interconnect
US6200896B1 (en) 1998-01-22 2001-03-13 Cypress Semiconductor Corporation Employing an acidic liquid and an abrasive surface to polish a semiconductor topography
US6143663A (en) * 1998-01-22 2000-11-07 Cypress Semiconductor Corporation Employing deionized water and an abrasive surface to polish a semiconductor topography
US5933761A (en) * 1998-02-09 1999-08-03 Lee; Ellis Dual damascene structure and its manufacturing method
US6413583B1 (en) 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6660656B2 (en) 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6627532B1 (en) * 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
TW410455B (en) * 1998-02-16 2000-11-01 United Microelectronics Corp Forming method for dual damascene structure
US6093656A (en) * 1998-02-26 2000-07-25 Vlsi Technology, Inc. Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device
US6846739B1 (en) * 1998-02-27 2005-01-25 Micron Technology, Inc. MOCVD process using ozone as a reactant to deposit a metal oxide barrier layer
TW376351B (en) * 1998-03-17 1999-12-11 United Microelectronics Corp Polishing barrier structure of chemical mechanical polishing
US6171180B1 (en) 1998-03-31 2001-01-09 Cypress Semiconductor Corporation Planarizing a trench dielectric having an upper surface within a trench spaced below an adjacent polish stop surface
TW374224B (en) * 1998-04-03 1999-11-11 United Microelectronics Corp Dual damascene process for manufacturing low k dielectrics
US6087269A (en) * 1998-04-20 2000-07-11 Advanced Micro Devices, Inc. Method of making an interconnect using a tungsten hard mask
US6103455A (en) * 1998-05-07 2000-08-15 Taiwan Semiconductor Manufacturing Company Method to form a recess free deep contact
US6627539B1 (en) * 1998-05-29 2003-09-30 Newport Fab, Llc Method of forming dual-damascene interconnect structures employing low-k dielectric materials
US6159844A (en) * 1998-05-29 2000-12-12 Philips Electronics North America Corp. Fabrication of gate and diffusion contacts in self-aligned contact process
US6667553B2 (en) 1998-05-29 2003-12-23 Dow Corning Corporation H:SiOC coated substrates
US6080661A (en) * 1998-05-29 2000-06-27 Philips Electronics North America Corp. Methods for fabricating gate and diffusion contacts in self-aligned contact processes
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6130126A (en) * 1998-06-26 2000-10-10 Texas Instruments Incorporated Self-planarizing DRAM chip avoids edge flaking
TW396524B (en) * 1998-06-26 2000-07-01 United Microelectronics Corp A method for fabricating dual damascene
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6220934B1 (en) * 1998-07-23 2001-04-24 Micron Technology, Inc. Method for controlling pH during planarization and cleaning of microelectronic substrates
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
TW374948B (en) * 1998-07-28 1999-11-21 United Microelectronics Corp Method of prevention of poisoning trenches in dual damascene process structures and dielectric layer windows
US5985753A (en) * 1998-08-19 1999-11-16 Advanced Micro Devices, Inc. Method to manufacture dual damascene using a phantom implant mask
US6534378B1 (en) 1998-08-31 2003-03-18 Cypress Semiconductor Corp. Method for forming an integrated circuit device
US5972124A (en) 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6670209B1 (en) 1998-09-11 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Embedded metal scheme for liquid crystal display (LCD) application
US6174803B1 (en) 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6194128B1 (en) 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
US6326300B1 (en) 1998-09-21 2001-12-04 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method
US6815336B1 (en) * 1998-09-25 2004-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization of copper damascene using reverse current electroplating and chemical mechanical polishing
US6800571B2 (en) * 1998-09-29 2004-10-05 Applied Materials Inc. CVD plasma assisted low dielectric constant films
US6228758B1 (en) * 1998-10-14 2001-05-08 Advanced Micro Devices, Inc. Method of making dual damascene conductive interconnections and integrated circuit device comprising same
US6528426B1 (en) * 1998-10-16 2003-03-04 Texas Instruments Incorporated Integrated circuit interconnect and method
KR100304979B1 (ko) 1998-10-29 2001-10-19 김영환 반도체소자의배선형성방법
US6566249B1 (en) 1998-11-09 2003-05-20 Cypress Semiconductor Corp. Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures
US6206756B1 (en) 1998-11-10 2001-03-27 Micron Technology, Inc. Tungsten chemical-mechanical polishing process using a fixed abrasive polishing pad and a tungsten layer chemical-mechanical polishing solution specifically adapted for chemical-mechanical polishing with a fixed abrasive pad
US6276996B1 (en) 1998-11-10 2001-08-21 Micron Technology, Inc. Copper chemical-mechanical polishing process using a fixed abrasive polishing pad and a copper layer chemical-mechanical polishing solution specifically adapted for chemical-mechanical polishing with a fixed abrasive pad
US6100168A (en) * 1998-11-16 2000-08-08 Industrial Technology Research Institute Location selective transmutation doping on silicon wafers using high energy deuterons
US6150272A (en) * 1998-11-16 2000-11-21 Taiwan Semiconductor Manufacturing Company Method for making metal plug contacts and metal lines in an insulating layer by chemical/mechanical polishing that reduces polishing-induced damage
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
US6277726B1 (en) * 1998-12-09 2001-08-21 National Semiconductor Corporation Method for decreasing contact resistance of an electrode positioned inside a misaligned via for multilevel interconnects
US6287961B1 (en) 1999-01-04 2001-09-11 Taiwan Semiconductor Manufacturing Company Dual damascene patterned conductor layer formation method without etch stop layer
US6187663B1 (en) 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
JP2000216247A (ja) 1999-01-22 2000-08-04 Nec Corp 半導体装置及びその製造方法
US6713234B2 (en) * 1999-02-18 2004-03-30 Micron Technology, Inc. Fabrication of semiconductor devices using anti-reflective coatings
TW445581B (en) * 1999-03-03 2001-07-11 Taiwan Semiconductor Mfg Manufacturing method of metal interconnect
TW411515B (en) * 1999-03-15 2000-11-11 United Microelectronics Corp Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing
US6204096B1 (en) * 1999-03-19 2001-03-20 United Microelectronics Corp. Method for reducing critical dimension of dual damascene process using spin-on-glass process
JP3910752B2 (ja) * 1999-03-23 2007-04-25 株式会社東芝 半導体装置の製造方法
US6121150A (en) * 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Sputter-resistant hardmask for damascene trench/via formation
US6468135B1 (en) 1999-04-30 2002-10-22 International Business Machines Corporation Method and apparatus for multiphase chemical mechanical polishing
US6235653B1 (en) 1999-06-04 2001-05-22 Taiwan Semiconductor Manufacturing Company Ar-based si-rich oxynitride film for dual damascene and/or contact etch stop layer
FR2795236B1 (fr) * 1999-06-15 2002-06-28 Commissariat Energie Atomique Procede de realisation d'interconnexions notamment en cuivre pour dispositifs micro-electroniques
US6265319B1 (en) 1999-09-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Dual damascene method employing spin-on polymer (SOP) etch stop layer
US7071557B2 (en) * 1999-09-01 2006-07-04 Micron Technology, Inc. Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same
US6611060B1 (en) * 1999-10-04 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having a damascene type wiring layer
TW429533B (en) * 1999-10-18 2001-04-11 Taiwan Semiconductor Mfg Planarization method for polysilicon plug
US6376361B1 (en) 1999-10-18 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method to remove excess metal in the formation of damascene and dual interconnects
US6207558B1 (en) 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6274485B1 (en) * 1999-10-25 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to reduce dishing in metal chemical-mechanical polishing
US6399489B1 (en) 1999-11-01 2002-06-04 Applied Materials, Inc. Barrier layer deposition using HDP-CVD
US6103569A (en) * 1999-12-13 2000-08-15 Chartered Semiconductor Manufacturing Ltd. Method for planarizing local interconnects
KR100358569B1 (ko) * 1999-12-28 2002-10-25 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR100403330B1 (ko) * 1999-12-31 2003-10-30 주식회사 하이닉스반도체 반도체소자의 제조방법
US6303486B1 (en) * 2000-01-28 2001-10-16 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer and an unconstrained copper anneal
DE10004394A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Verfahren zur Grabenätzung in Halbleitermaterial
US20010030169A1 (en) * 2000-04-13 2001-10-18 Hideo Kitagawa Method of etching organic film and method of producing element
US6319837B1 (en) * 2000-06-29 2001-11-20 Agere Systems Guardian Corp. Technique for reducing dishing in Cu-based interconnects
KR20010035157A (ko) * 2001-01-08 2001-05-07 장진 알루미늄 질화막을 완충층으로 이용한 액정디스플레이용박막 트랜지스터의 제조 방법
DE10042932C2 (de) * 2000-08-31 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Metallkontaktes in einem Dielektrikum
US6465297B1 (en) 2000-10-05 2002-10-15 Motorola, Inc. Method of manufacturing a semiconductor component having a capacitor
KR100351058B1 (ko) 2000-11-03 2002-09-05 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
DE10057463A1 (de) * 2000-11-20 2002-05-29 Promos Technologies Inc Herstellungsverfahren für eine Metallleitung
US6376376B1 (en) 2001-01-16 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method to prevent CU dishing during damascene formation
US6709721B2 (en) 2001-03-28 2004-03-23 Applied Materials Inc. Purge heater design and process development for the improvement of low k film properties
US6969684B1 (en) 2001-04-30 2005-11-29 Cypress Semiconductor Corp. Method of making a planarized semiconductor structure
US6953389B2 (en) * 2001-08-09 2005-10-11 Cheil Industries, Inc. Metal CMP slurry compositions that favor mechanical removal of oxides with reduced susceptibility to micro-scratching
TW591089B (en) * 2001-08-09 2004-06-11 Cheil Ind Inc Slurry composition for use in chemical mechanical polishing of metal wiring
US6884724B2 (en) * 2001-08-24 2005-04-26 Applied Materials, Inc. Method for dishing reduction and feature passivation in polishing processes
US6926926B2 (en) * 2001-09-10 2005-08-09 Applied Materials, Inc. Silicon carbide deposited by high density plasma chemical-vapor deposition with bias
JP2005510072A (ja) * 2001-11-20 2005-04-14 レンセラール ポリテクニック インスティチュート 基板表面を研磨するための方法
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US6828678B1 (en) 2002-03-29 2004-12-07 Silicon Magnetic Systems Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer
US6797620B2 (en) * 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
WO2004023550A1 (en) * 2002-09-04 2004-03-18 Koninklijke Philips Electronics N.V. Method for fabrication of in-laid metal interconnects
US6995085B2 (en) * 2003-01-17 2006-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Underlayer protection for the dual damascene etching
US7279410B1 (en) * 2003-03-05 2007-10-09 Advanced Micro Devices, Inc. Method for forming inlaid structures for IC interconnections
US20040245216A1 (en) * 2003-06-06 2004-12-09 Chien-Shing Pai Devices and method of their manufacture
JP4254430B2 (ja) * 2003-08-07 2009-04-15 ソニー株式会社 半導体装置の製造方法
DE102004001853B3 (de) * 2004-01-13 2005-07-21 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktierungsanschlüssen
US7901994B2 (en) * 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP2005303003A (ja) * 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7465967B2 (en) * 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7626217B2 (en) * 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US7879575B2 (en) * 2005-04-27 2011-02-01 The Trustees Of The University Of Pennsylvania Nanostructures that provide a modified nanoenvironment for the enhancement of luminescence
US20090246888A1 (en) * 2005-04-27 2009-10-01 The Trustees Of The University Of Pennsylvania Nanoassays
WO2006116686A2 (en) * 2005-04-27 2006-11-02 The Trustees Of The University Of Pennsylvania Nanostructure enhanced luminescent devices
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US9331192B2 (en) * 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
DE102007009914B4 (de) * 2007-02-28 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement in Form eines Feldeffekttransistors mit einem Zwischenschichtdielektrikumsmaterial mit erhöhter innerer Verspannung und Verfahren zur Herstellung desselben
US20080230906A1 (en) * 2007-03-22 2008-09-25 Keith Kwong Hon Wong Contact structure having dielectric spacer and method
US20100081273A1 (en) * 2008-09-30 2010-04-01 Powerchip Semiconductor Corp. Method for fabricating conductive pattern
TWI396242B (zh) * 2009-08-11 2013-05-11 Pixart Imaging Inc 微電子裝置、微電子裝置的製造方法、微機電封裝結構及其封裝方法
US8247253B2 (en) 2009-08-11 2012-08-21 Pixart Imaging Inc. MEMS package structure and method for fabricating the same
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
CN103378128A (zh) * 2012-04-17 2013-10-30 中芯国际集成电路制造(上海)有限公司 钝化层结构及其形成方法、刻蚀方法
US9159696B2 (en) * 2013-09-13 2015-10-13 GlobalFoundries, Inc. Plug via formation by patterned plating and polishing
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
US10325870B2 (en) * 2017-05-09 2019-06-18 International Business Machines Corporation Through-substrate-vias with self-aligned solder bumps
CN113540025A (zh) * 2020-04-14 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4184909A (en) * 1978-08-21 1980-01-22 International Business Machines Corporation Method of forming thin film interconnection systems
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
GB8606628D0 (en) * 1986-03-18 1986-04-23 Waddington John Plc Article feeding devices
JPS6355932A (ja) * 1986-08-27 1988-03-10 Toshiba Corp 半導体装置の製造方法
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4981550A (en) * 1987-09-25 1991-01-01 At&T Bell Laboratories Semiconductor device having tungsten plugs
US4832789A (en) * 1988-04-08 1989-05-23 American Telephone And Telegrph Company, At&T Bell Laboratories Semiconductor devices having multi-level metal interconnects
FR2630588A1 (fr) * 1988-04-22 1989-10-27 Philips Nv Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee
US4997789A (en) * 1988-10-31 1991-03-05 Texas Instruments Incorporated Aluminum contact etch mask and etchstop for tungsten etchback
US5064683A (en) * 1990-10-29 1991-11-12 Motorola, Inc. Method for polish planarizing a semiconductor substrate by using a boron nitride polish stop
US5225372A (en) * 1990-12-24 1993-07-06 Motorola, Inc. Method of making a semiconductor device having an improved metallization structure
JPH04293233A (ja) * 1991-03-22 1992-10-16 Sony Corp メタルプラグの形成方法
DE69217838T2 (de) * 1991-11-19 1997-08-21 Philips Electronics Nv Herstellungsverfahren für eine Halbleitervorrichtung mit durch eine Aluminiumverbindung seitlich voneinander isolierten Aluminiumspuren
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
US5332467A (en) * 1993-09-20 1994-07-26 Industrial Technology Research Institute Chemical/mechanical polishing for ULSI planarization

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284195A (ja) * 1998-03-31 1999-10-15 Mitsubishi Electric Corp 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP2004093746A (ja) * 2002-08-30 2004-03-25 Advanced Display Inc 液晶表示装置
WO2015129212A1 (ja) * 2014-02-26 2015-09-03 株式会社Joled 電子デバイスおよびその製造方法
JPWO2015129212A1 (ja) * 2014-02-26 2017-03-30 株式会社Joled 電子デバイスおよびその製造方法
US10680137B2 (en) 2014-02-26 2020-06-09 Joled Inc. Electronic device having an intermediate layer disposed between two electrically-conductive layers

Also Published As

Publication number Publication date
KR960032686A (ko) 1996-09-17
US5534462A (en) 1996-07-09
US5578523A (en) 1996-11-26
JP4094073B2 (ja) 2008-06-04
TW307038B (ja) 1997-06-01

Similar Documents

Publication Publication Date Title
JP4094073B2 (ja) 半導体装置を製作する方法
KR100510558B1 (ko) 패턴 형성 방법
US6171951B1 (en) Dual damascene method comprising ion implanting to densify dielectric layer and forming a hard mask layer with a tapered opening
US11676821B2 (en) Self-aligned double patterning
JPH03291921A (ja) 集積回路製作方法
KR100743651B1 (ko) 반도체 소자의 콘택 형성방법
JP4711658B2 (ja) 微細なパターンを有する半導体装置の製造方法
US6457477B1 (en) Method of cleaning a copper/porous low-k dual damascene etch
US6278189B1 (en) High density integrated circuits using tapered and self-aligned contacts
US7229904B2 (en) Method for forming landing plug contacts in semiconductor device
US6767827B1 (en) Method for forming dual inlaid structures for IC interconnections
US7384823B2 (en) Method for manufacturing a semiconductor device having a stabilized contact resistance
US6236091B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US6248252B1 (en) Method of fabricating sub-micron metal lines
US6404055B1 (en) Semiconductor device with improved metal interconnection and method for forming the metal interconnection
US6861327B2 (en) Method for manufacturing gate spacer for self-aligned contact
US6060371A (en) Process for forming a trench device isolation region on a semiconductor substrate
US6815337B1 (en) Method to improve borderless metal line process window for sub-micron designs
JPH11284068A (ja) 半導体装置及びその製造方法
JPH09120990A (ja) 接続孔の形成方法
JPH09129730A (ja) 半導体装置の製造方法
KR100643568B1 (ko) 반도체소자의 깊은 콘택홀 형성 방법
US12068167B2 (en) Self-aligned double patterning
CN111489960B (zh) 半导体结构及其形成方法
JP2002110967A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050510

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060905

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20061205

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20061208

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070403

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070702

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071029

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080305

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees