KR100230392B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 대해 기재되어 있다. 제 1 도전층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성한다. 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)한다. 상기 제 1 절연막 상에 제 3 절연막을 형성한다. 상기 제 1 도전층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하고 그 상부에 장벽층과 제 2 도전층을 형성한다. 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 제 2 도전층과 장벽층을 연마하여 제 2 도전층과 장벽층으로 구성된 콘택 플러그를 완성한다.

Description

반도체 소자의 콘택 플러그 형성 방법{The method of forming contact plug in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 보다 단순한 공정으로 도전층 상에 콘택 플러그를 형성하는 방법에 관한 것이다.
반도체 소자에 있어서 배선층은 신호를 전달하는 역할을 하는 것으로서, 콘택 플러그(contact plug)를 통해 하부 도전층과 연결된다.
상기 콘택 플러그는 신호의 동작 지연 현상을 방지하기 위해 비저항이 낮은 금속으로 형성하여야 한다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 1은 반도체 기판을, 3은 층간 절연층을, 5는 배선층을, 7·7a·7b는 절연막을, 8은 콘택 홀을, 9·9a는 장벽층을, 11·11a는 도전층을 각각 나타낸다.
도 1a를 참조하면, 층간 절연층(3)이 형성된 반도체 기판(1) 상에 도전성 물질을 증착한 후 패터닝하여 배선층(5)을 형성하는 공정과 상기 배선층(5)이 형성된 반도체 기판(1) 상에 절연 물질을 증착하여 절연막(7)을 형성하는 공정을 진행한다.
상기 배선층(5)은 금속, 예컨대 알루미늄(Al)을 사용하여 형성한다.
상기 절연막(7)은 상기 배선층(5)의 구조로 인해 평탄하지 않고 굴곡이 있게된다.
도 1b를 참조하면, 상기 절연막(7)을 화학기계적 연마(CMP)하여 평탄화된 절연막(7a)을 형성한다.
이때 상기 연마 시간을 조절함으로써 상기 절연막(7a)을 일정한 두께로 형성할 수 있다. 이어서 상기 연마 공정에서 발생한 파티클(particle)을 제거하기 위해 스핀 스크러빙(spin scrubbing)과 같은 세정 공정을 진행한다.
도 1c를 참조하면, 사진 식각 방법을 이용하여 상기 배선층(5)의 표면이 노출되도록 상기 절연막(7a)을 식각하여 콘택 홀(8)을 형성하는 공정, 상기 콘택 홀(8)이 형성된 반도체 기판(1) 상에 티타늄(Ti)과 질화티타늄(TiN)을 차례로 증착하여 질화티타늄(TiN)/티타늄(Ti) 구조의 장벽층(9)을 형성하는 공정, 그리고 상기 장벽층(9)이 형성된 반도체 기판(1) 전면에 텅스텐(W)을 증착하여 도전층(11)을 형성하는 공정을 차례로 진행한다.
상기 티타늄은 상기 도전층(11)의 구성 물질인 텅스텐과 상기 배선층(5)의 구성 물질인 알루미늄의 접촉 저항을 감소시키기 위한 것이고, 상기 질화티타늄은 텅스텐의 접착도(adhesion)을 개선하기 위한 것이다.
도 1d를 참조하면, 상기 절연막(7b)이 드러날 때까지 상기 도전층(11)과 장벽층(9)을 화학기계적 연마(CMP)하여 상기 콘택 홀(8) 내에 도전층(11a)/장벽층(9a)으로 이루어진 콘택 플러그를 형성한다.
상기와 같은 방법은 절연막(7) 증착 후와 도전층(11) 증착 후 총 2회의 화학기계적 연마(CMP)공정을 진행하므로써 공정이 복잡해지는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 보다 단순한 공정으로 배선층 상에 콘택 플러그를 형성하는 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 1 실시예를 설명하기 위해 도시한 단면도들이다.
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 2 실시예를 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위한 본 발명의 콘택 플러그 형성방법은 다음과 같다. 우선, 제 1 도전층 패턴이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성한다. 이때, 제 1 절연막은 하부의 제 1 도전층 패턴에 의해 굴곡이 있고, 제 2 절연막은 유동성이 좋은 절연 물질을 증착함으로써 상기 굴곡을 완화한다. 이어서, 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)한 다음 상기 에치백에 의해 상기 굴곡이 완화된 제 1 절연막 상에 제 3 절연막을 형성한다. 상기 제 1 도전층 패턴의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성한다. 상기 단계들에 의해 형성된 결과물 전면에 장벽층을 형성한다. 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 제 2 도전층을 형성한다. 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 제 2 도전층과 장벽층을 연마한다.
본 발명에서는 콘택 플러그가 다음과 같은 방법에 의해서도 형성된다. 우선, 제 1 도전층 패턴이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성한다. 이때, 제 1 절연막은 하부의 제 1 도전층 패턴에 의해 굴곡이 있고, 제 2 절연막은 유동성이 좋은 절연 물질을 증착함으로써 상기 굴곡을 완화한다. 이어서, 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)한 다음 상기 에치백에 의해 상기 굴곡이 완화된 제 1 절연막 상에 제 3 절연막을 형성한다. 상기 제 1 도전층 패턴 상부에 존재하는 제 3 절연막의 소정 두께를 식각하여 트렌치(trench)를 형성한다. 상기 제 1 도전층 패턴의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성한다. 상기 단계들에 의해 형성된 결과물 전면에 장벽층을 형성한다. 상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 사용하여 제 2 도전층을 형성한다. 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 제 2 도전층과 장벽층을 연마한다.
따라서, 본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법에 의하면, 배선층 위의 절연막의 평탄화를 화학기계적 연마 대신 에치백 방법으로 수행하고, 콘택 플러그를 형성하기 위해 증착한 제 2 도전층과 절연막을 연속하여(in-situ) 연마함으로써, 종래의 2회에 걸친 화학기계적 연마를 1회로 줄임으로써 공정의 단순화와 비용의 절감이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 1 실시예를 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 반도체 기판을, 23은 층간 절연층을, 25는 배선층을, 27·27a·27b는 제 1 절연막을, 29는 제 2 절연막을, 31·31a·31b는 제 3 절연막을, 32는 콘택 홀을, 33·33a·33b는 장벽층을, 35·35a·35b는 도전층을 각각 나타낸다.
도 2a를 참조하면, 층간 절연층(23)이 형성된 반도체 기판(21) 상에 도전성 물질을 증착한 후 패터닝하여 배선층(25)을 형성하는 공정, 상기 배선층(25)이 형성된 반도체 기판(21) 상에 절연 물질을 증착하여 제 1 절연막(27)을 형성하는 공정, 그리고 상기 제 1 절연막(27) 상에 제 2 절연막(29)을 형성하는 공정을 차례로 진행한다.
상기 배선층(25)은 금속, 예컨대 알루미늄(Al)을 사용하여 형성한다.
상기 제 1 절연막(27)은 증착과 식각이 동시에 진행되는 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 실리콘이 포함된 산화물질을 1000∼100000Å 두께로 증착하는데, 이때 상기 배선층(25)으로 인해 단차가 발생한다.
상기 실리콘이 포함된 산화물질로는 SiO2, SiOF, BPSG(Boron Phosphorus Silicate Glass) 등이 있다.
상기 제 2 절연막(29)은 SOG(Spin On Glass)를 1000∼100000Å 두께로 증착하여 형성하는데, 상기 SOG 이외에 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer)중 어느 하나를 사용할 수 있다.
또한 상기 제 2 절연막(29)은 상기 물질중 어느 하나를 2회 이상 증착하여 형성할 수 있는데 이때 막질 특성을 향상시키기 위해 각 증착 공정 후에 열처리 공정을 추가로 진행한다.
도 2b를 참조하면, 상기 제 2 절연막(29)이 완전히 제거될 때까지 에치백(etch back)하는 공정과, 상기 제 1 절연막(27) 상에 적절한 층간 절연막 두께를 확보하기 위하여 제 3 절연막(31)을 형성하는 공정을 진행한다.
상기 에치백 공정에서는 제 1 절연막(27)과 제 2 절연막(29)의 식각 선택비가 3:1∼1:3인 조건으로 진행하는데, 그 결과 평탄화된 제 1 절연막(27a)이 형성된다.
상기 에치백 공정은 화학기계적 연마와 스핀 스크러빙(spin scrubbing) 공정을 진행하는 종래 방법에 비해 공정이 단순하고 비용이 절감되는 장점이 있다.
상기 제 3 절연막(31)은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용하여 형성한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하고, 그 총 두께는 10∼100000Å로 한다.
상기 제 3 절연막(31)을 구성하는 물질중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 방법 중 어느 하나의 방법으로 증착되고, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 코팅된다.
도 2c를 참조하면, 사진 식각 방법을 이용하여 상기 배선층(25)의 표면이 노출되도록 상기 제 3 절연막(31)/제 1 절연막(27a)을 식각하여 콘택 홀(32)을 형성하는 공정, 상기 콘택 홀(32)이 형성된 반도체 기판(21) 상에 장벽층(33)을 형성하는 공정, 그리고 상기 장벽층(33)이 형성된 반도체 기판(21) 전면에 저저항 금속을 증착하여 도전층(35)을 형성하는 공정을 차례로 진행한다.
상기 장벽층(33)은 질화티타늄(TiN)/티타늄(Ti) 구조 이외에 내화성 금속, 예컨대 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)를 사용하여 단일층 또는 이들을 조합한 복수층으로 형성할 수 있다.
상기 도전층(35)을 구성하기 위한 저저항 금속에는 텅스텐(W), 알루미늄(Al), 구리(Cu)가 있는데, 이외에 다결정 실리콘과 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물과 같은 저저항 금속 화합물 중 어느 하나를 사용하여 형성할 수 있다.
도 2d를 참조하면, 화학기계적 연마(CMP) 장치를 이용하여 상기 제 3 절연막(31a)의 표면이 드러날 때까지 상기 도전층(35)/장벽층(33)을 연마한다.
상기 연마 장치는 서로 다른 연마제(Slurry)를 사용할 수 있는 2개 이상의 연마판을 구비한다.
상기 연마 공정은 상기 도전층(35)의 연마율이 상기 제 3 절연막(31a)의 연마율보다 큰 연마제를 사용하여 하나 이상의 연마판에서 진행함으로써, 상기 제 3 절연막 (31a) 상의 도전층(35)/장벽층(33)을 제거한다.
그 결과 상기 콘택 홀(32) 내에는 도전층(35a)/장벽층(33a)으로 이루어진 콘택 플러그가 형성된다.
도 2e를 참조하면, 연속하여(In-Situ) 화학기계적 연마 공정을 진행하여 상기 제 3 절연막(31a)을 평탄화한다.
다시말해서 상기 제 3 절연막(31a)의 연마 공정은 상기 연마 장치중 다른 하나 이상의 연마판에서 상기 제 3 절연막(31a)의 연마율이 상기 도전층(35a)의 연마율보다 큰 연마제를 사용하여 연마함으로써 상기 제 3 절연막(31a)의 일부를 제거한다.
이때 연마 시간을 조절함으로써 콘택 플러그를 일정한 두께로 형성할 수 있다.
이어서 상기 연마 공정중에 발생한 파티클을 제거하기 위해 상기 반도체 기판(21)을 탈이온수(DI Water)를 사용하여 세정(cleaning)하는 공정을 진행하는데, 이는 상기 연마 장치 중 세정 전용 연마포가 부착된 연마판에서 진행하거나 세정 장치를 이용할 수 있다.
도 3a 내지 도 3c는 본 발명에 의한 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법중 제 2 실시예를 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 51은 반도체 기판을, 53은 층간 절연층을, 55는 배선층을, 57·57a는 제 1 절연막을, 58은 트렌치(trench)를, 59·59a는 제 3 절연막을, 60은 콘택 홀을, 61·61a는 장벽층을, 63·63a는 도전층을 각각 나타낸다.
도 3a를 참조하면, 층간 절연층(53)이 형성된 반도체 기판(51) 상에 도전성 물질을 증착한 후 패터닝하여 배선층(55)을 형성하는 공정, 상기 배선층(55)이 형성된 반도체 기판(51) 상에 절연 물질을 증착하여 제 1 절연막(57)과 제 2 절연막(도시하지 않음)을 차례로 형성하는 공정, 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 공정, 상기 제 1 절연막(57) 상에 적절한 층간 절연막 두께를 확보하기 위해 제 3 절연막(후속 공정에서 59로 패터닝됨)을 형성하는 공정, 그리고 사진 식각 방법을 이용하여 상기 배선층(55) 상부에 존재하는 제 3 절연막 두께중 일부 또는 모두를 제거하여 트렌치(58)를 형성하는 공정을 차례로 진행한다.
상기 배선층(55)은 금속, 예컨대 알루미늄(Al)을 사용하여 형성한다.
상기 제 1 절연막(57)은 증착과 식각을 동시에 진행하는 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 실리콘이 포함된 산화물질을 1000∼100000Å 두께로 증착하는데, 이때 상기 배선층(55)으로 인해 단차가 발생한다. 이때 상기 실리콘이 포함된 산화물질로는 SiO2, SiOF, BPSG(Boron Phosphorus Silicate Glass) 등이 있다.
상기 제 2 절연막은 SOG(Spin On Glass)를 1000∼100000Å 두께로 증착하여 형성하는데, 상기 SOG 이외에 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer)중 어느 하나를 사용할 수 있다. 또한 상기 제 2 절연막은 상기 물질들 중 어느 하나를 2회 이상 증착하여 형성할 수 있는데 이때 막질 특성을 향상시키기 위해 각 증착 공정 후에 열처리 공정을 추가로 진행한다.
상기 에치백 공정에서는 제 1 절연막(57)과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하는데, 그 결과 제 1 절연막(57)이 평탄화된다.
상기 에치백 공정에 의한 평탄화 방법은 화학기계적 연마와 스핀 스크러빙(spin scrubbing) 공정을 진행하는 종래 방법에 비해 공정이 단순하고 비용이 절감되는 장점이 있다.
상기 제 3 절연막(59)은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용하여 형성한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하고, 그 총 두께는 10∼100000Å로 한다.
상기 제 3 절연막(59)을 구성하는 물질중 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN 및 SiON은 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition) 및 플라즈마화학기상증착(PECVD;Plasma Enhenced CVD) 방법 중 어느 하나의 방법으로 증착되고, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)는 스핀 코팅(spin coating) 방법으로 코팅된다.
상기 트렌치(58)는 상기 배선층(55)과 연결되는 다른 배선층을 형성하기 위한 것이다.
도 3b를 참조하면, 사진 식각 방법을 이용하여 상기 배선층(55)의 표면이 노출되도록 상기 제 3 절연막(59)과 제 1 절연막(57)을 식각하여 콘택 홀(60)을 형성하는 공정, 상기 콘택 홀(60)이 형성된 반도체 기판(51) 상에 장벽층(61)을 형성하는 공정, 그리고 상기 장벽층(61)이 형성된 반도체 기판(51) 전면에 저저항 금속을 증착하여 도전층(63)을 형성하는 공정을 차례로 진행한다.
상기 장벽층(61)은 질화티타늄(TiN)/티타늄(Ti) 구조 이외에 내화성 금속, 예컨대 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)를 사용하여 단일층 또는 이들을 조합한 복수층으로 형성할 수 있다.
상기 도전층(65)을 구성하기 위한 저저항 금속에는 텅스텐(W), 알루미늄(Al), 구리(Cu)가 있는데, 이외에 다결정 실리콘과 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물과 같은 저저항 금속 화합물 중 어느 하나를 사용하여 형성할 수 있다.
도 3c를 참조하면, 상기 제 3 절연막(59a)의 표면이 드러날 때까지 상기 도전층(63)/장벽층(61)을 연마한다.
상기 연마 공정은 서로 다른 연마제를 사용할 수 있는 2개 이상의 연마판을 구비하는 화학기계적 연마(CMP) 장치 중 하나 이상의 연마판에서 상기 도전층(63)의 연마율이 상기 제 3 절연막(59a)의 연마율보다 큰 연마제를 사용하여 진행한다.
그 결과 상기 콘택 홀(60)과 트렌치(58) 내에는 도전층(63a)/장벽층(61a)이 매립되어 상기 콘택 홀(60)에는 콘택 플러그가 형성되고 상기 트렌치(58)에는 다른 배선층과의 연결 패드가 형성된다.
연속하여(In-situ) 상기 연마 장치중 다른 하나 이상의 연마판에서 상기 제 3 절연막(59a)의 연마율이 상기 도전층(63)의 연마율보다 큰 연마제를 사용하여 연마하는 공정을 추가로 실시함으로써 상기 제 3 절연막(59a)을 평탄화할수 있고, 이때 연마 시간을 조절함으로써 도전층(63a)/장벽층(61a)구조의 콘택 플러그를 일정한 두께로 형성할 수 있다.
이어서 상기 연마 공정중에 발생한 파티클을 제거하기 위해 상기 반도체 기판(51)을 탈이온수(DI Water)를 사용하여 세정(cleaning)하는 공정을 진행하는데 이는 상기 연마 장치 중 세정 전용 연마포가 부착된 연마판에서 진행하거나 세정 장치를 이용할 수 있다.
이상, 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 소자의 콘택 플러그 형성 방법은, 화학기계적 연마 대신 에치백 방법으로 절연막을 평탄화하고 2개 이상의 연마판을 구비한 화학기계적 연마 장치를 이용하여 콘택 플러그를 형성하기 위한 도전층과 절연막을 연속하여(in-situ) 연마함으로써 공정의 단순화 및 평탄도의 개선을 기할 수 있다.

Claims (23)

  1. 제 1 도전층 패턴에 의해 단차가 형성된 반도체 기판 상에 절연 물질을 증착함으로써 상기 단차에 의한 굴곡이 있는 제 1 절연막을 형성하는 제 1 단계;
    상기 굴곡이 있는 제 1 절연막 상에 유동성이 좋은 절연 물질을 증착하여 상기 굴곡이 완화된 제 2 절연막을 형성하는 제 2 단계;
    상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 3 단계;
    상기 제 3 단계의 에치백에 의해 상기 굴곡이 완화된 제 1 절연막 상에 적절한 층간 절연막 두께를 확보하기 위하여 제 3 절연막을 형성하는 제 4 단계;
    상기 제 1 도전층 패턴의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 5 단계;
    상기 단계들로 형성된 결과물의 전면에 장벽층을 형성하는 제 6 단계;
    상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 제 2 도전층을 형성하는 제 7 단계; 및
    화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 제 2 도전층과 장벽층을 연마하는 제 8 단계를 구비하는 것을 특징으로하는 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법.
  2. 제 1 항에 있어서, 상기 제 3 단계의 에치백 공정에서는 상기 제 1 절연막과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서, 상기 제 1 절연막은 실리콘이 포함된 산화물질을 사용하여 고밀도플라즈마(HDP;High Density Plasma) 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서, 상기 제 2 절연막은 SOG(Spin On Glass), 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer) 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서, 상기 제 3 절연막은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용한 단일층 및 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서, 상기 장벽층은 티타늄(Ti), 티타늄나이트라이드(TiN) 및 텅스텐나이트라이드(WN)중 어느 하나를 사용한 단일층 그리고 상기 단일층을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서, 상기 제 2 도전층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물중 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서, 상기 8 단계는 연마판을 2개 이상 구비한 연마 장치를 이용하여 진행하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항에 있어서, 상기 제 8 단계는 상기 제 2 도전층의 연마율이 상기 제 3 절연막의 연마율보다 큰 연마제를 사용하여 진행되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제 9 항에 있어서, 상기 제 8 단계 후 연속하여(In-Situ) 상기 제 3 절연막의 연마율이 상기 제 2 도전층의 연마율보다 큰 연마제를 사용하여 상기 제 3 절연막의 일부를 연마하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제 10 항에 있어서, 상기 제 3 절연막을 연마한 후 연속하여(In-Situ) 상기 반도체 기판을 세정하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제 1 도전층 패턴에 의해 단차가 형성된 반도체 기판 상에 절연 물질을 증착함으로써 상기 단차에 의한 굴곡이 있는 제 1 절연막을 형성하는 제 1 단계;
    상기 굴곡이 있는 제 1 절연막 상에 유동성이 좋은 절연 물질을 증착하여 상기 굴곡이 완화된 제 2 절연막을 형성하는 제 2 단계;
    상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)하는 제 3 단계;
    상기 제 3 단계의 에치백에 의해 상기 굴곡이 완화된 제 1 절연막 상에 적절한 층간 절연막 두께를 확보하기 위하여 제 3 절연막을 형성하는 제 4 단계;
    상기 제 1 도전층 패턴 상부에 존재하는 제 3 절연막을 식각하여 트렌치(trench)를 형성하는 제 5 단계;
    상기 제 1 도전층 패턴의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하는 제 6 단계;
    상기 단계들로 형성된 결과물 전면에 장벽층을 형성하는 제 7 단계;
    상기 장벽층이 형성된 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 사용하여 제 2 도전층을 형성하는 제 8 단계; 및
    화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 제 2 도전층과 장벽층을 연마하는 제 9 단계를 구비하는 것을 특징으로하는 반도체 소자의 콘택 플러그(Contact Plug) 형성 방법.
  13. 제 12 항에 있어서, 상기 제 3 단계의 에치백 공정에서는 상기 제 1 절연막과 제 2 절연막의 식각 선택비가 3:1∼1:3인 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제 12 항에 있어서, 상기 제 1 절연막은 실리콘이 포함된 산화물질을 사용하여 고밀도플라즈마(HDP;High Density Plasma) 방법으로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  15. 제 12 항에 있어서, 상기 제 2 절연막은 SOG(Spin On Glass), 유동성 산화막(Flowable Oxide), 포토 레지스트(Photoresist) 및 절연성 폴리머(Polymer) 중 어느 하나를 사용하여 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  16. 제 12 항에 있어서, 상기 제 3 절연막은 SiO2, USG(Undoped Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), SiOF, SiN, SiON, SOG(Spin On Glass), 유동성 산화막(Flowable Oxide) 및 절연성 폴리머(Polymer)중 어느 하나를 사용한 단일층 그리고 상기 단일층들을 조합한 복수층 중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  17. 제 12 항에 있어서, 상기 제 2 도전층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 실리콘 화합물, 알루미늄 구리 화합물 및 알루미늄 구리 규소화합물중 어느 하나로 형성하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  18. 제 12 항에 있어서, 상기 9 단계는 2개 이상의 연마판이 장착된 연마 장치를 이용하여 진행하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  19. 제 12 항에 있어서, 상기 제 9 단계는 상기 제 2 도전층의 연마율이 상기 제 2 절연막의 연마율보다 큰 연마제를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  20. 제 19 항에 있어서, 상기 제 9 단계 후 연속하여(In-Situ) 상기 제 3 절연막의 연마율이 상기 제 2 도전층의 연마율보다 큰 연마제를 사용하여 상기 제 3 절연막의 일부를 연마하는 단계를 추가하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  21. 제 20항에 있어서, 상기 제 3 절연막을 연마한 후 연속하여(In-Situ) 상기 반도체 기판을 세정하는 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  22. 제 1 항에 있어서, 상기 제 1 도전층 패턴은
    소오스/드레인 및 배선층 패턴중 어느 하나인 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
  23. 제 12 항에 있어서, 상기 제 1 도전층 패턴은
    소오스/드레인 및 배선층 패턴중 어느 하나인 것을 특징으로하는 반도체 소자의 콘택 플러그 형성 방법.
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