KR100279300B1 - 금속 배선 연결 방법 - Google Patents
금속 배선 연결 방법 Download PDFInfo
- Publication number
- KR100279300B1 KR100279300B1 KR1019980016746A KR19980016746A KR100279300B1 KR 100279300 B1 KR100279300 B1 KR 100279300B1 KR 1019980016746 A KR1019980016746 A KR 1019980016746A KR 19980016746 A KR19980016746 A KR 19980016746A KR 100279300 B1 KR100279300 B1 KR 100279300B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- contact hole
- layer
- conductive film
- conductive
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 25
- 239000002184 metal Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 60
- 238000009736 wetting Methods 0.000 claims abstract description 30
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 29
- 229910052721 tungsten Inorganic materials 0.000 claims description 26
- 239000010937 tungsten Substances 0.000 claims description 25
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 abstract description 8
- 239000000956 alloy Substances 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 33
- 229910052782 aluminium Inorganic materials 0.000 description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 3
- 229910001080 W alloy Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Abstract
본 발명은 금속 배선 연결 방법에 관한 것으로, 반도체 기판상에 제 1 도전막이 형성되고, 상기 제 1 도전막을 포함하여 반도체 기판상에 절연막이 형성된다. 상기 제 1 도전막의 상부 표면이 노출될 때까지 상기 절연막의 일부가 식각되어 콘택 홀이 형성되고, 적어도 상기 콘택 홀의 하부면을 덮도록 베리어(barrier)막이 형성된다. 상기 베리어막의 막질을 치밀화하기 위해 제 1 열처리 공정이 수행되고, 적어도 상기 콘택 홀의 양 측벽을 덮도록 웨팅 레이어(wetting layer)가 형성된다. 상기 콘택 홀이 채워지도록 상기 웨팅 레이어(wetting layer)상에 제 2 도전막이 형성되고, 상기 콘택홀이 제 2 도전막으로 완전히 채워지도록 제 2 열처리 공정이 수행된다. 이와 같은 금속 배선 연결 방법에 의해서, 제 1도전막과 과 제 2 도전막 배선간의 반응을 방지할 수 있어, 상기 제 1 도전막과 상기 제 2 도전막의 반응으로 인한 합금, 부피 수축 및 제 1 도전막과 제 2 도전막의 계면 영역에 발생되는 보이드를 방지할 수 있어, 금속 배선에서의 저항 증가를 방지할 수 있다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로는 금속 배선 연결 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 금속 배선을 위한 오프닝(opening)에 있어서도 하부면 직경에 대한 높이 비, 즉 아스펙트 레시오(aspect ratio)가 점점 증가하고 있는 추세이다. 따라서, 고 아스펙트 레시오(high aspect ratio)를 갖는 오프닝을 완전히 채우기 위해 금속 배선 공정에서는 스텝 커버레지(step coverage)가 우수한 금속을 이용하게 되었다.
따라서, 스텝 커버레지(step coverage)가 우수한 CVD 공정을 통한 텅스텐막이 주로 금속 배선에 이용되고 있다. 이는, 상기 CVD 공정을 통한 텅스텐막은 스텝 카버레지(step coverage)가 우수하여 상기 오프닝 내부에서 보이드(void)와 같은 결함의 발생을 감소 시킬수 있기 때문이다.
본 발명은 텅스텐막만으로 형성된 금속 배선과 알류미늄 배선을 상호 연결하는 것에 관한것이다.
도 1a은 종래의 텅스텐으로 형성된 금속 배선과 알류미늄 배선간의 상호 연결을 나타내는 도면이다.
도 1a을 참조하면, 반도체 기판상에 절연막이 형성된다. 이 경우 상기 절연막내에 텅스텐 배선이 포함된다. 상기 텅스텐 배선의 하부에는 TiN 과 Ti 적층된 다층 도전막을 포함한다. 상기 절연막이 잘알려진 사진 식각기술과 건식 식각 기술로 식각되어 콘택 홀이 형성되고, 상기 콘택홀을 포함하여 상기 절연막상에 웨팅 레이어와 알류미늄막이 차례로 형성되어 상기 콘택 홀을 채우게 된다.
그런데, 후속 열처리 공정이나 알류미늄막의 리플로우(reflow) 공정시, 상기 알류미늄막과 상기 텅스텐 단층막이 반응하게 되고, 이 반응으로 인해 상기 텅스텐 배선이 부피 수축을 하게 되고, 합금(alloy)을 형성하게 된다. 상기 부피 수축은 금속 배선상에 보이드를 발생시키고, 상기 알류미늄막과 상기 텅스텐막의 합금은 저항의 증가를 초래하게 된다
도 1b 내지 도 1c 종래의 상호 연결된 텅스텐 배선과 알류미늄 배선에서 각 부위들(W, H, C, F)에 따른 EDX 성분 분석을 나타내는 도면이다.
도 1b를 참조하면, 도 1a에 도시된 W 부위를 성분 분석한 결과 텅스텐(W)의 피크(peak)외에는 다른 피크가 없다, 따라서 이부분 에서는 텅스텐과 알류미늄의 합금이 발생하지 않았음을 알수있다.
도 1b, 1c 및 1d를 참조하면, 도 1a에 도시된 각각의 부위들(C, F, H)을 성분 분석한 결과 텅스텐(W)의 피크(peak)외에도 Al 피크들이 혼재 하고 있다. 따라서, 이 부분에서 텅스텐과 알류미늄의 합금이 발생하였음을 알 수 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 알류미늄 배선과 텅스텐 배선간의 반응을 방지할 수 있어, 알류미늄과 텅스텐의 반응으로 인한 합금, 부피 수축 및 알류미늄막과 텅스텐막의 계면 영역에 발생되는 보이드를 방지할 수 있다. 따라서, 금속 배선에서의 저항 증가를 방지할 수 있는 금속 배선 연결 방법을 제공함에 그 목적이 있다.
도 1a은 종래의 금속 배선 연결 방법에 따른 반도체 장치를 나타내는 도면;
도 1b 내지 도 1e는 도 1 에서의 각부위를 EDX 성분 분석한 결과를 나타내는 그래프;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면;
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102, 104 : 절연막
106, 106 : 다층막 18, 108 : 텅스텐막
20, 110, 112 : 웨팅 레이어 110 : 베리어막
22, 114 : 알류미늄막
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 금속 배선 연결 방법은, 반도체 기판상에 제 1 도전막을 형성하는 단계; 상기 제 1 도전막을 포함하여 반도체 기판상에 절연막을 형성하는 단계; 상기 제 1 도전막의 상부 표면이 노출될 때까지 상기 절연막의 일부를 식각하여 콘택 홀을 형성하는 단계; 적어도 상기 콘택 홀의 하부면이 덮히도록 베리어(barrier)막을 형성하는 단계; 상기 베리어막의 막질을 치밀화하기 위해 제 1 열처리를 수행하는 단계; 적어도 상기 콘택 홀의 양 측벽을 덮도록 웨팅 레이어(wetting layer)를 형성하는 단계; 상기 콘택 홀이 채워지도록 상기 웨팅 레이어(wetting layer)(112)상에 제 2 도전막(114)을 형성하는 단계; 및 상기 콘택홀이 제 2 도전막(114)으로 완전히 채워지도록 제 2 열처리를 수행하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 다른 특징에 의하면, 금속 배선 연결 방법은 반도체 기판상에 제 1 도전막을 형성하는 단계; 상기 제 1 도전막을 포함하여 반도체 기판상에 절연막을 형성하는 단계; 상기 제 1 도전막의 상부 표면이 노출될 때까지 상기 절연막의 일부를 식각하여 콘택 홀을 형성하는 단계; 상기 콘택 홀의 양 측벽 및 하부면을 덮도록 웨팅 레이어(wetting layer)를 형성하는 단계; 및 상기 콘택 홀이 채워지도록 상기 웨팅 레이어상에 제 2 도전막형성하는 단계; 상기 콘택홀이 제 2 도전막으로 완전히 채워지도록 열처리 하는 단계를 포함하고, 상기 웨팅 레이어는 상기 제 1 도전막과 제 2 도전막의 반응 방지가 가능한 두께를 갖도록 형성된다.
도 2c 및 도 3b를 참조하면, 본 발명의 실시예에 따른 신규한 금속 배선 연결 방법은, 적어도 상기 콘택 홀의 하부면이 덮히도록 베리어(barrier)막을 형성하고 상기 베리어막의 막질을 치밀화하기 위해 열처리를 수행하거나, 또는 웨팅 레이어가 상기 제 1 도전막과 제 2 도전막의 반응 방지가 가능한 두께를 갖도록 형성된다. 이와 같은 금속 배선 연결 방법에 의해서, 제 1도전막과 과 제 2 도전막 배선간의 반응을 방지할 수 있어, 상기 제 1 도전막과 상기 제 2 도전막의 반응으로 인한 합금, 부피 수축 및 제 1 도전막과 제 2 도전막의 계면 영역에 발생되는 보이드를 방지할 수 있어, 도전막, 예컨대, 금속 배선에서의 저항 증가를 방지할 수 있다.
(제 1 실시예)
이하, 도 2a 내지 도 2b를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a를 참조하면, 먼저 반도체 기판(100)상에 제 1 절연막(102)이 형성된다. 상기 제 1 절연막(102)상에 Ti막과 TiN막이 차례로 적층된 다층막(106)이 형성되고, 상기 TiN막상에 텅스텐막(108)이 형성되어 텅스텐 배선이 형성된다. 상기 텅스텐 배선을 포함하여 상기 제 1 절연막(102)상에 제 2 절연막(104)이 형성된다.
상기 제 2 절연막(104)상에 포토레지스트막(도면 미도시)이 형성되고, 잘 알려진 사진 식각 공정으로 콘택을 정의하는 포토레지스트막 패턴이 형성된다. 상기 포토레지스트막 패턴이 마스크로서 사용되어, 상기 텅스텐막이 노출될 때까지 상기 절연막이 식각되어 콘택 홀이 형성된다.
상기 콘택 홀을 포함하여 상기 제 2 절연막(104)상에 베리어 막(110)으로써, TiN막 및 TiN막과 Ti막이 적층된 다층막 중 선택된 막이 형성된다.상기 베리어 막 (110)은 콘택 홀 바닥부 및 얀측벽에 형성된다. 이 베리어 막(110)은 후속 공정에서 형성되는 알류미늄막과의 반응을 방지하기 위한 것이다.
상기 베리어 막(110)을 치밀화 시키기 위한 열처리 공정이 수행된다. 이는 베리어 막(110)이 웨팅 레이어로서의 능력은 감소되나, 상기 베리어 막(110)이 상기 베리어 막(110)의 상부막과 하부막의 반응을 방지하는 베리어막으로서의 능력을 향상시키기 위한 것이다. 상기 열처리 공정은 확산로를 이용한 열처리 공정 및 RTN 공정 중 어느 한 공정으로 수행되는데, 상기 확산로를 이용한 열처리 공정은 400℃ - 600℃ 범위내의 온도로 약 45분 동안 수행된다. 그리고, 상기 RTN 공정은 600℃ - 700℃ 범위내의 온도로 약 20초 동안 수행된다. 이 실시예에서는 상기 TiN막(110)이 콘택 홀의 양측벽 및 바닥부에 모두 형성되어 있는 것을 예시하고 있지만, 이 TiN막(110)이 콘택 홀의 바닥부에만 형성되어도 상기 열처리 공정으로 치밀화된 콘택 홀 바닥부의 베리어 막(110)에 의해 상기 베리어 막(110)의 상부막과 하부막의 반응을 방지하기 때문에, 이 발명에서 기대하는 베리어막 역할을 달성할 수 있다.
상기 베리어 막(110)의 감소된 웨팅레이어(wetting layer)로서의 능력을 보상하기 위해, 상기 베리어 막(110) 상에 Ti막 및 TiN막 중 어느 한 막(112)이 형성된다. 상기 Ti막은 TiN막보다 웨팅 레이어로서의 능력은 뛰어나나, 베리어막으로서의 능력은 덜하다. 이 경우 상기 웨팅 레이어는 콘택 홀 측벽에서의 두께가 30Å - 100Å 범위내이다. 이 실시예에서는 상기 웨팅 레이어가 콘택 홀의 양측벽 및 바닥부에 모두 형성되어 있는 것을 예시하고 있지만, 이 웨팅 레이어(112)는 콘택 홀의 양측벽 에만 형성되어도 웨팅 레이어로서의 구실을 충분히 하기 때문에, 이 발명에서 알류미늄막 리플로우 시, 기대하는 웨팅 레이어로서의 역할을 달성할 수 있다.
상기 웨팅 레이어막(112)상에 상기 콘택 홀을 채우도록 알류미늄막(114)이 형성되고, 상기 콘택 홀을 완전히 채우도록 열처리 공정인 알류미늄 리플로우 공정이 수행된다. 상기 알류미늄 리플로우 공정은 450℃ - 550℃범위 내의 온도에서 수행된다. 후속 공정으로 반도체 장치, 예컨대, 트랜지스터의 성능을 향상시키기 위한 열처리 공정이 400℃ - 450℃ 범위 내의 온도에서 수행된다.
(제 2 실시예)
먼저 반도체 기판(100)상에 제 1 절연막(102)이 형성된다. 상기 제 1 절연막(102)상에 TiN막과 Ti막이 차례로 적층된 다층막(106)이 형성되고, 상기 Ti막 상에 텅스텐막(108)이 형성되어 텅스텐 배선이 형성된다. 상기 텅스텐 배선을 포함하여 상기 제 1 절연막(102)상에 제 2 절연막(104)이 형성된다.
상기 제 2 절연막(104)상에 포토레지스트막(도면 미도시)이 형성되고, 잘 알려진 사진 식각 공정으로 콘택 홀을 정의하는 포토레지스트막 패턴이 형성된다. 상기 포토레지스트막 패턴이 마스크로서 사용되어, 상기 텅스텐막(108)이 노출될 때까지 상기 절연막이 식각되어 콘택 홀이 형성된다.
상기 콘택 홀을 포함하여 상기 제 2 절연막상에 TiN막 및 TiN막과 Ti막이 적층된 다층막 중 선택된 막(110)이 형성된다. 이 경우, 상기 선택된 막(110)은 콘택 홀 하부에서의 두께가 약 150Å 이상이 되도록 형성된다. 이는 상기 선택된 막이 후속 알류미늄 리플로우 공정에서의 웨팅레이어로서의 역할과, 동시에 열처리 공정시 상기 선택된 막(110)의 상부와 하부에 형성되는 막들의 반응을 방지하는 베리어막으로서의 역할을 할 수 있게 하기 위한 것이다. 이후의 공정은, 제 1 실시예와 같은 공정이 수행된다.
본 발명은 종래의 반도체 장치의 텅스텐과 알류미늄 배선간의 상호 연결에서 알류미늄 배선과 텅스텐 배선간의 반응으로 인해 상기 배선들의 부피가 수축되고, 합금을 형성하는 문제점과, 상기 부피 수축으로 TiN막과 텅스텐막의 계면 영역에 보이드가 발생하는 문제점과, 상기 합금과 보이드로 인해 저항의 증가가 발생되는 문제점을 해결한 것으로써, 베리어막 역활을 하는 웨팅 레이어를 형성하여, 알류미늄 배선과 텅스텐 배선간의 반응을 방지할 수 있고, 따라서 상기 합금과 보이드의 발생을 방지할 수 있고 이로 인해 배선간의 콘택 저항을 감소 시킬 수 있는 효과가 있다.
Claims (14)
- 반도체 기판상에 제 1 도전막(108)을 형성하는 단계;상기 제 1 도전막(108)을 포함하여 반도체 기판상에 절연막(104)을 형성하는 단계;상기 제 1 도전막(108)의 상부 표면이 노출될 때까지 상기 절연막(104)의 일부를 식각하여 콘택 홀을 형성하는 단계;적어도 상기 콘택 홀의 하부면이 덮히도록 베리어(barrier)막(110)을 형성하는 단계;상기 베리어막의 막질을 치밀화하기 위해 제 1 열처리를 수행하는 단계;적어도 상기 콘택 홀의 양 측벽을 덮도록 웨팅 레이어(wetting layer)(112)를 형성하는 단계;상기 콘택 홀이 채워지도록 상기 웨팅 레이어(wetting layer)(112)상에 제 2 도전막(114)을 형성하는 단계; 및상기 콘택홀이 제 2 도전막(114)으로 완전히 채워지도록 제 2 열처리를 수행하는 단계를 포함하는 금속 배선 연결 방법.
- 제 1 항에 있어서,상기 제 1 도전막(108)은 텅스텐막인 금속 배선 연결 방법.
- 제 1 항에 있어서,상기 베리어막(110)은 TiN막 및 TiN막과 Ti막이 적층된 다층막 중 어느한 막 인 금속 배선 연결 방법.
- 제 1 항에 있어서,상기 웨팅 레이어(112)는 TiN막 및 Ti막 중 어느 한 막인 금속 배선 연결 방법.
- 제 1 항에 있어서,상기 웨팅 레이어(112)의 두께는 양 측벽에서 30Å - 100Å 범위 내인 금속 배선 연결 방법.
- 제 1 항에 있어서,상기 제 1 열처리 공정은 확산로를 이용한 열처리 공정 및 RTN 공정 중 어느 한 공정으로 수행되는 금속 배선 연결 방법.
- 제 6 항에 있어서,상기 확산로를 이용한 열처리 공정은 400℃ - 600℃ 범위내의 온도로 약 45분 동안 수행되는 금속 배선 연결 방법.
- 제 6 항에 있어서,상기 RTN 공정은 600℃ - 700℃ 범위 내의 온도로 약 20초 동안 수행되는 금속 배선 연결 방법.
- 제 1 항에 있어서,상기 제 2 도전막(114)은 Al막인 금속 배선 연결 방법
- 반도체 기판상에 제 1 도전막(108)을 형성하는 단계;상기 제 1 도전막(108)을 포함하여 반도체 기판상에 절연막(104)을 형성하는 단계;상기 제 1 도전막(108)의 상부 표면이 노출될 때까지 상기 절연막(104)의 일부를 식각하여 콘택 홀을 형성하는 단계;상기 콘택 홀의 양 측벽 및 하부면을 덮도록 웨팅 레이어(wetting layer)(112)를 형성하는 단계; 및상기 콘택 홀이 채워지도록 상기 웨팅 레이어상에 제 2 도전막(114)형성하는 단계;상기 콘택홀이 제 2 도전막으로 완전히 채워지도록 열처리 하는 단계를 포함하고, 상기 웨팅 레이어는 상기 제 1 도전막과 제 2 도전막의 반응 방지가 가능한 두께를 갖도록 형성되는 금속 배선 연결 방법.
- 제 10 항에 있어서,상기 제 1 도전막은 텅스텐막인 금속 배선 연결 방법.
- 제 10 항에 있어서,상기 웨팅 레이어는 TiN막 및 TiN막과 Ti막이 적층된 다층막 중 어느한 막 인 금속 배선 연결 방법.
- 제 10 항에 있어서,상기 웨팅 레이어의 두께는 상기 콘택 홀의 바톰(battom) 부위에 적어도 150Å 이상의 두께를 갖도록 형성되는 금속 배선 연결 방법.
- 제 10항에 있어서,상기 제 2 도전막은 Al막인 금속 배선 연결 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016746A KR100279300B1 (ko) | 1998-05-11 | 1998-05-11 | 금속 배선 연결 방법 |
| TW087108498A TW438902B (en) | 1998-05-11 | 1998-05-29 | A method of forming a metal interconnection |
| CN98125263A CN1118871C (zh) | 1998-05-11 | 1998-12-11 | 形成金属互连的方法 |
| US09/270,174 US6077772A (en) | 1998-05-11 | 1999-03-16 | Methods of forming metal interconnections including thermally treated barrier layers |
| JP13029499A JP4653866B2 (ja) | 1998-05-11 | 1999-05-11 | 金属配線連結方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016746A KR100279300B1 (ko) | 1998-05-11 | 1998-05-11 | 금속 배선 연결 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990084762A KR19990084762A (ko) | 1999-12-06 |
| KR100279300B1 true KR100279300B1 (ko) | 2001-02-01 |
Family
ID=19537202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980016746A KR100279300B1 (ko) | 1998-05-11 | 1998-05-11 | 금속 배선 연결 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6077772A (ko) |
| JP (1) | JP4653866B2 (ko) |
| KR (1) | KR100279300B1 (ko) |
| CN (1) | CN1118871C (ko) |
| TW (1) | TW438902B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101703889B1 (ko) | 2015-04-30 | 2017-02-07 | 주식회사 유도 | 이중 힌지구조를 가지는 사출기용 컨트롤러 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220025A (ja) * | 1998-02-03 | 1999-08-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US6475912B1 (en) | 1998-06-01 | 2002-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield |
| US6610594B2 (en) * | 2001-07-10 | 2003-08-26 | Advanced Micro Devices, Inc. | Locally increasing sidewall density by ion implantation |
| TWI223867B (en) * | 2001-10-26 | 2004-11-11 | Applied Materials Inc | Method for forming a metal interconnect on a substrate |
| KR100457843B1 (ko) * | 2002-09-18 | 2004-11-18 | 삼성전자주식회사 | 반도체 장치에서 콘택 형성 방법 |
| CN100437938C (zh) * | 2005-04-18 | 2008-11-26 | 力晶半导体股份有限公司 | 导线的制造方法 |
| JP2008186926A (ja) * | 2007-01-29 | 2008-08-14 | Fujitsu Ltd | 半導体装置とその製造方法 |
| KR20090013419A (ko) * | 2007-08-01 | 2009-02-05 | 삼성전자주식회사 | 상변화 기억 소자 및 그 형성 방법 |
| KR101480292B1 (ko) * | 2008-03-17 | 2015-01-12 | 삼성전자주식회사 | 상변화막을 포함하는 반도체 소자의 형성 방법 |
| US8836049B2 (en) * | 2012-06-13 | 2014-09-16 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| TWI660429B (zh) * | 2013-09-27 | 2019-05-21 | 美商應用材料股份有限公司 | 實現無縫鈷間隙填充之方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4715937A (en) * | 1986-05-05 | 1987-12-29 | The Board Of Trustees Of The Leland Stanford Junior University | Low-temperature direct nitridation of silicon in nitrogen plasma generated by microwave discharge |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| JPH06314690A (ja) * | 1993-04-30 | 1994-11-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5514908A (en) * | 1994-04-29 | 1996-05-07 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries |
| JP3599199B2 (ja) * | 1994-08-31 | 2004-12-08 | 富士通株式会社 | 多層配線を有する半導体装置の製造方法 |
| JPH0936230A (ja) * | 1995-05-15 | 1997-02-07 | Sony Corp | 半導体装置の製造方法 |
| US5677238A (en) * | 1996-04-29 | 1997-10-14 | Chartered Semiconductor Manufacturing Pte Ltd | Semiconductor contact metallization |
| KR100230392B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 소자의 콘택 플러그 형성방법 |
| US5956609A (en) * | 1997-08-11 | 1999-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing stress and improving step-coverage of tungsten interconnects and plugs |
-
1998
- 1998-05-11 KR KR1019980016746A patent/KR100279300B1/ko not_active IP Right Cessation
- 1998-05-29 TW TW087108498A patent/TW438902B/zh not_active IP Right Cessation
- 1998-12-11 CN CN98125263A patent/CN1118871C/zh not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/270,174 patent/US6077772A/en not_active Expired - Lifetime
- 1999-05-11 JP JP13029499A patent/JP4653866B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101703889B1 (ko) | 2015-04-30 | 2017-02-07 | 주식회사 유도 | 이중 힌지구조를 가지는 사출기용 컨트롤러 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4653866B2 (ja) | 2011-03-16 |
| CN1235372A (zh) | 1999-11-17 |
| JPH11345872A (ja) | 1999-12-14 |
| KR19990084762A (ko) | 1999-12-06 |
| US6077772A (en) | 2000-06-20 |
| TW438902B (en) | 2001-06-07 |
| CN1118871C (zh) | 2003-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0169283B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100572036B1 (ko) | Ｃｖｄ 장벽층을 갖는 보더리스 비아들 | |
| US5364817A (en) | Tungsten-plug process | |
| US5006484A (en) | Making a semiconductor device with contact holes having different depths | |
| KR20010031049A (ko) | 하이드로겐-실세스퀴옥산（ｈｓｑ）으로 갭이 채워진패터닝된 금속층을 사용한 경계 없는 비아들 | |
| KR100279300B1 (ko) | 금속 배선 연결 방법 | |
| JPH09199443A (ja) | 集積回路におけるランディングパッド構成体の製造方法 | |
| US6046104A (en) | Low pressure baked HSQ gap fill layer following barrier layer deposition for high integrity borderless vias | |
| US7271087B2 (en) | Dual damascene interconnection in semiconductor device and method for forming the same | |
| KR19990063359A (ko) | 접합 패드를 가진 이중 다마스크식 공정 | |
| KR100389927B1 (ko) | 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법 | |
| US20050140012A1 (en) | Method for forming copper wiring of semiconductor device | |
| US20050035458A1 (en) | Metal film semiconductor device and a method for forming the same | |
| JP3087692B2 (ja) | 半導体装置の製造方法 | |
| KR100914976B1 (ko) | 반도체 소자의 제조방법 | |
| KR0139599B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
| KR100555452B1 (ko) | 콘택 저항을 감소시킬 수 있는 반도체장치의제조방법 | |
| KR100355864B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 | |
| KR100538634B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100259168B1 (ko) | 반도체 디바이스의 금속배선 구조 및 그의 형성방법 | |
| KR100314742B1 (ko) | 반도체 소자의 제조방법 | |
| KR100271660B1 (ko) | 반도체소자의 층간절연막 형성방법 | |
| KR100284302B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR0172525B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110930 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |