KR20040049969A - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

Info

Publication number
KR20040049969A
KR20040049969A KR1020020077150A KR20020077150A KR20040049969A KR 20040049969 A KR20040049969 A KR 20040049969A KR 1020020077150 A KR1020020077150 A KR 1020020077150A KR 20020077150 A KR20020077150 A KR 20020077150A KR 20040049969 A KR20040049969 A KR 20040049969A
Authority
KR
South Korea
Prior art keywords
metal
metal wiring
forming
metal interconnection
area
Prior art date
Application number
KR1020020077150A
Other languages
English (en)
Inventor
유춘근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020077150A priority Critical patent/KR20040049969A/ko
Publication of KR20040049969A publication Critical patent/KR20040049969A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 소자의 금속배선들 중에서 RC 지연이나 누화에 가장 취약한 금속배선 사이의 절연막을 선택적으로 식각한 후 식각된 금속배선 사이에 스텝 커버리지가 낮은 실란 산화막을 증착하여 금속배선 사이에 에어 갭을 형성시키고, 그 상부에 캡핑 산화막을 형성함으로써 금속배선 사이의 유전율을 감소시키면서 금속배선 구조의 기계적 강도를 확보할 수 있으며, 금속배선의 RC 지연을 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 개시한다.

Description

반도체 소자의 금속배선 형성방법{Method for forming a metal line in semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 고집적 반도체 소자의 금속배선 공정에 있어서 저유전막의 기계적 강도를 높혀 소자의 신뢰성을 향상시키고, 유전막의 열전도성을 높혀 소자의 열적 안정성을 높힐 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
차세대, 고집적 반도체 소자에 있어서 금속배선 간의 RC 지연(delay) 및 누화(crosstalk) 방지를 위해 다공질 저유전막을 적용한 구리배선 집적공정은 필수적이다. 그러나, 저유전막을 구리배선에 적용하는데 가장 큰 문제점은 저유전막의 낮은 기계적 강도로 인해 후속의 화학적기계적연마(Chemical Mechanical Polishing; 이하 'CMP'라 함)나 패키지 과정(package step)에서 배선 구조가 무너지는 등 배선 신뢰성의 저하에 있다. 또한, 저유전막은 기존의 산화막에 비해 열전도성이 1/4정도이기 때문에 초고속 로직(logic) 소자의 동작 중에 발생하는 열을 외부로 방출시키지 못한다. 이때문에 배선 온도가 증가하게 되고 궁극적으로 전자 이동(electro migragtion)을 유발시킨다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 고집적 반도체 소자의 금속배선 공정에 있어서 저유전막의 기계적 강도를 높혀 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 고집적 반도체 소자의 금속배선 공정에 있어서 저유전막의 열전도성을 높혀 소자의 열적 안정성을 높힐 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 다른 목적이 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 반도체 기판 104 : 하부배선
106 : 층간 절연막 108a 및 108b : 상부배선
110 : 홀 112 : 실란 산화막
114 : 에어 갭 115 : 캡핑층
본 발명의 일측면에 따르면, 소정의 구조물층이 형성되고, 금속배선 패턴 대밀지역과 금속배선 패턴 소밀지역으로 정의되는 반도체 기판을 제공하는 단계와, 전체 구조 상부에 층간 절연막을 증착하는 단계와, 상기 금속배선 패턴 대밀지역과 상기 금속배선 패턴 소밀지역의 층간 절연막을 패터닝하여 각 지역에 다수의 금속배선을 형성하되, 상기 금속배선 패턴 소밀지역보다 상기 금속배선 패턴 대밀지역의 금속배선들 간의 간격이 좁도록 형성하는 단계와, 상기 금속배선 패턴 대밀지역이 개방되는 식각 마스크를 이용한 식각공정을 실시하고, 이를 통해 상기 금속배선 패턴 대밀지역의 금속배선들 간의 사이에 증착된 층간 절연막을 제거하여 홀을 형성하는 단계와, 상기 홀을 포함한 전체 구조 상부에 실란 산화막을 증착하되, 상기 금속배선 패턴 대밀지역의 홀에 에어 갭이 형성되도록 증착하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 4에도시된 참조부호들 중 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, 후속 공정에 의해 금속배선 패턴이 밀집되어 금속배선 패턴 간의 간격이 좁은 영역(이하, '금속배선 패턴 대밀지역'이라 함)(A)과 금속배선 패턴이 밀집되지 않아 금속배선 패턴 간의 간격이 금속배선 패턴 대밀지역(A)보다 넓은 영역(이하, '금속배선 패턴 소밀지역'이라 함)(B)으로 정의되는 반도체 기판(102)을 제공한다. 일반적으로, 금속배선의 RC 지연이 취약한 부분은 금속배선 사이가 좁고, 금속배선 길이가 긴 영역을 가리킨다. 따라서, 여기서는 금속배선 패턴 대밀지역(A)이 해당된다.
이어서, 반도체 기판(102) 상에 금속물질을 이용하여 하부배선(104)을 형성한다. 한편, 하부배선(104)과 반도체 기판(102) 사이에는 소정의 구조물층, 예컨대, 셀(cell), 트랜지스터(transistor), 캐패시터(capacitor), 도전층 및 절연층 등이 형성될 수도 있다.
어어서, 싱글 다마신(single damascene) 스킴(scheme) 또는 듀얼 다마신(dual damascene) 스킴을 진행하여 금속배선 패턴 대밀지역(A) 및 금속배선 패턴 소밀지역(B)의 층간 절연막(106) 사이에 다수의 상부배선(108a 및 108b)을 형성한다. 여기서, 듀얼 다마신 스킴을 진행할 경우에는 선(先) 비아 또는 후(後) 비아 방식 모두 적용할 수 있다. 여기서는 그 설명의 편의를 위해 모노 다마신 스킴을 진행하여 상부배선(108a 및 108b)을 형성하였다.
한편, 층간 절연막(106)으로는 저유전막을 사용하거나, SOG(Sping OnGlass), USG(Un-doped Silicate Glass), BPSG(Bron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 또는 TEOS(TetraEthylOrtho Silicate Glass)를 사용할 수도 있다. 상부배선(108a 및 108b)으로는 구리(Cu), 알루미늄(Al), 텅스텐(W) 및 백금(Pt)과 같은 도전성 금속물질을 사용할 수 있다. 바람직하게는 구리를 사용한다. 상부배선(108a 및 108b)은 전기 도금(electro plating)방식, 물리적 기상증착(physical vapor deposition)방식, 화학적 기상증착(chemical vapor deposition)방식 또는 원자층(atomic layer deposition) 방식으로 형성할 수도 있다. 바람직하게는 전기 도금방식을 이용한다.
도 2를 참조하면, 전체 구조 상부에 포토레지스트(photoresist)를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 이때, 상기 포토레지스트 패턴(PR)은 금속배선 패턴 대밀지역(A)이 개방되도록 형성한다. 바람직하게는 금속배선 패턴 대밀지역(A)의 상부배선(108a)이 개방되도록 형성한다.
이어서, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 습식 또는 건식식각방식으로 실시하여 금속배선 패턴 대밀지역(A)의 상부배선(108a) 사이의 층간 절연막(106)을 제거한다. 이로써, 상부배선(108a) 간에는 홀(110)이 형성된다.
도 3을 참조하면, 전체 구조 상부에 실란 산화막(silane oxide)(112)을 증착한다. 이때, 실란 산화막(112)은 스텝 커버리지(step coverage)가 낮은 물질을 이용하는 것이 바람직하다. 이는, 실란 산화막(112) 증착후 상부배선(108a) 간에 에어 갭(air gap; 114)이 형성되도록 하기 위함이다. 예컨대, 실란 산화막(112)으로는 실란 USG막을 사용한다. 또한, 실란 산화막(112)은 PECVD(Plasma Enhance CVD) 방식을 이용한 증착공정으로 형성한다.
한편, 상부배선(108a) 간에 에어 갭(114)이 형성됨으로써 상부배선(108a) 간의 평규 유전율(keff)은 하기의 수학식1과 같다. 여기서, 'kair'는 '1'이고, 'koxide'는 4.0이며, 'Aair'는 에어 갭(114)의 면적비를 가리킨다.
keff = kair ×Aair + koxide(1 - Aair)
상기 수학식1을 토대로 에어 갭(114)이 배선 단면적의 50%을 차지하는 경우에 'keff = 1 ×0.5 + 4.0(1 - 0.5) = 2.5'가 된다.
도 4를 참조하면, 도 3에서 형성된 에어 갭(114)을 패시베이션(passivation)으로 이용할 경우에는 실란 산화막(112) 상에 질화막 또는 산화 질화막으로 캡핑층 (capping layer; 115)을 형성할 수도 있다. 한편, 에어 갭(114)을 IMD(Inter Metal Dielectric)로 이용할 경우에는 CMP를 이용한 평탄화 공정을 실시하여 평탄화할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 반도체 소자의 금속배선들 중에서 RC 지연이나 누화에 가장 취약한 금속배선 사이의 절연막을 선택적으로 식각한 후 식각된 금속배선 사이에 스텝 커버리지가 낮은 실란 산화막을 증착하여 금속배선 사이에 에어 갭을 형성시키고, 그 상부에 캡핑 산화막을 형성함으로써 금속배선 사이의 유전율을 감소시키면서 금속배선 구조의 기계적 강도를 확보할 수 있으며, 금속배선의 RC 지연을 감소시킬 수 있다.

Claims (5)

  1. (a) 소정의 구조물층이 형성되며 금속배선 패턴 대밀지역과 금속배선 패턴 소밀지역으로 정의되는 반도체 기판을 제공하는 단계;
    (b) 전체 구조 상부에 층간 절연막을 증착하는 단계;
    (c) 상기 금속배선 패턴 대밀지역과 상기 금속배선 패턴 소밀지역의 층간 절연막을 패터닝하여 각 지역에 다수의 금속배선을 형성하되, 상기 금속배선 패턴 소밀지역보다 상기 금속배선 패턴 대밀지역의 금속배선들 간의 간격이 좁도록 형성하는 단계;
    (d) 상기 금속배선 패턴 대밀지역이 개방되는 식각 마스크를 이용한 식각공정을 실시하고, 이를 통해 상기 금속배선 패턴 대밀지역의 금속배선들 사이에 증착된 층간 절연막을 제거하여 홀을 형성하는 단계; 및
    (e) 상기 홀을 포함한 전체 구조 상부에 실란 산화막을 증착하되, 상기 금속배선 패턴 대밀지역의 홀에 에어 갭이 형성되도록 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 실란 산화막은 USG로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 실란 산화막은 PECVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 금속배선은 알루미늄, 구리, 텅스텐 또는 백금으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 (e) 단계후 전체 구조 상부에 질화막 또는 산화 질화막으로 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1020020077150A 2002-12-06 2002-12-06 반도체 소자의 금속배선 형성 방법 KR20040049969A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020077150A KR20040049969A (ko) 2002-12-06 2002-12-06 반도체 소자의 금속배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020077150A KR20040049969A (ko) 2002-12-06 2002-12-06 반도체 소자의 금속배선 형성 방법

Publications (1)

Publication Number Publication Date
KR20040049969A true KR20040049969A (ko) 2004-06-14

Family

ID=37344239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020077150A KR20040049969A (ko) 2002-12-06 2002-12-06 반도체 소자의 금속배선 형성 방법

Country Status (1)

Country Link
KR (1) KR20040049969A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975684B2 (en) 2012-07-18 2015-03-10 Samsung Electronics Co., Ltd. Methods of forming non-volatile memory devices having air gaps
KR20150116518A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN106537576A (zh) * 2014-04-01 2017-03-22 应用材料公司 整合式金属间隔垫与气隙互连

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975684B2 (en) 2012-07-18 2015-03-10 Samsung Electronics Co., Ltd. Methods of forming non-volatile memory devices having air gaps
US9041088B2 (en) 2012-07-18 2015-05-26 Samsung Electronics Co., Ltd. Non-volatile memory devices having air gaps and methods of manufacturing the same
US9773795B2 (en) 2012-07-18 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor devices having airgaps and methods of manufacturing the same
CN106537576A (zh) * 2014-04-01 2017-03-22 应用材料公司 整合式金属间隔垫与气隙互连
CN106537576B (zh) * 2014-04-01 2019-08-27 应用材料公司 整合式金属间隔垫与气隙互连
KR20210125113A (ko) * 2014-04-01 2021-10-15 어플라이드 머티어리얼스, 인코포레이티드 집적된 금속 스페이서 및 에어 갭 인터커넥트
KR20150116518A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150116516A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9343409B2 (en) 2014-04-07 2016-05-17 Samsung Electronics Co., Ltd. Semiconductor devices having staggered air gaps
US9748170B2 (en) 2014-04-07 2017-08-29 Samsung Electronics Co., Ltd. Semiconductor devices having staggered air gaps
US10141258B2 (en) 2014-04-07 2018-11-27 Samsung Electronics Co., Ltd. Semiconductor devices having staggered air gaps

Similar Documents

Publication Publication Date Title
US6734097B2 (en) Liner with poor step coverage to improve contact resistance in W contacts
US6495448B1 (en) Dual damascene process
KR20010019643A (ko) 저유전율 절연막을 갖는 다층 금속배선의 형성방법
KR20010030171A (ko) 집적 회로 및 이중 다마스커스 구조를 구비한 집적 회로를제조하는 방법
US6365327B1 (en) Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
US5597764A (en) Method of contact formation and planarization for semiconductor processes
US6350695B1 (en) Pillar process for copper interconnect scheme
US6346474B1 (en) Dual damascene process
KR100852207B1 (ko) 절연막 제거방법 및 금속 배선 형성방법
KR20040049969A (ko) 반도체 소자의 금속배선 형성 방법
CN102034733A (zh) 互连结构及其形成方法
US7015149B2 (en) Simplified dual damascene process
KR100688758B1 (ko) 반도체 소자의 금속 배선용 갭필 형성 방법
JP4472286B2 (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
KR100664339B1 (ko) 반도체 소자의 금속배선 형성방법
US6171956B1 (en) Method for improving the thermal conductivity of metal lines in integrated circuits
KR101098920B1 (ko) 반도체 소자의 제조방법
KR20040057513A (ko) 반도체 소자의 금속배선 형성방법
KR100722137B1 (ko) 반도체 소자의 제조 방법
KR100418920B1 (ko) 반도체소자의배선형성방법
KR100244713B1 (ko) 반도체 소자의 제조방법
KR100450241B1 (ko) 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자
KR100497776B1 (ko) 반도체 소자의 다층배선 구조 제조방법
KR100398584B1 (ko) 반도체 소자의 제조 방법
KR100311047B1 (ko) 알루미늄 필라를 채용한 반도체 소자의 구리 배선층 및 그 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination