KR20150116518A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치에서는 에어 갭 영역의 바로 위와 바로 아래에는 다른 에어 갭 영역이 존재하지 않아 기계적 특성이 향상될 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치들은 고집적, 고밀도, 저전력 소비 및 고속 동작이 요구되고 있다. 고집적 회로를 가지는 반도체 장치는 다층 연결 배선 구조를 사용하여 설계된다. 이러한 배선들은 알루미늄과 같은 금속 물질로 형성되어 왔다. 알루미늄으로 배선을 형성하기 위해, 절연막 상에 알루미늄층을 증착하고 식각하는 공정을 진행한다.
그러나, 디자인 룰이 작아짐에 따라, 배선의 재료로 알루미늄 대신 구리로 대체되고 있다. 왜냐하면 알루미늄의 전기저항이 상대적으로 크며, 알루미늄 배선 선폭이 작아질수록 전기저항이 더욱 커져 고속 동작이 어려워지기 때문이다. 따라서 전기저항이 작으며 값이 싼 구리를 배선의 재료로 선호하게 되었다. 그러나, 구리는 식각 공정으로 식각되기가 어렵다. 따라서 구리로 배선을 형성하기 위해 다마신 공정을 사용할 수 있다.
그러나 반도체 장치의 고집적화로 인해 배선들 간격도 좁아지고 있다. 따라서 위와 같이 배선 재료를 바꿀지라도, 배선들 간의 좁은 간격 때문에, 간섭 현상이 심해질 수 있다. 이로써, 배선의 신호 전달 속도가 지연될 수 있다. 이를 해결하기 위하여 다양한 연구가 계속되고 있다.
본 발명이 해결하고자 하는 과제는 기계적 특성을 강화시키고 신호전달 속도를 향상시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에 배치되며 제 1 방향으로 연장하는 제 1 배선들을 포함하는 제 1 배선층; 상기 제 1 배선층 상에 상기 제 1 배선들과 중첩되어 배치되는 제 2 배선들을 포함하는 제 2 배선층; 및 상기 제 1 배선들 사이와 상기 제 2 배선들 사이 중 어느 하나에는 배치되고 다른 하나에는 배치되지 않는 제 1 에어갭 영역을 포함한다.
일 예에 있어서, 상기 기판은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접한 제 1 영역과 제 2 영역을 포함하며, 상기 제 1 배선들과 상기 제 2 배선들은 상기 제 1 영역과 상기 제 2 영역 에 배치되며, 상기 제 1 에어 갭 영역은 상기 제 1 영역에서 상기 제 1 배선들 사이에 배치되며, 상기 반도체 장치는 상기 제 2 영역에서 상기 제 2 배선들 사이에 배치되는 제 2 에어 갭 영역을 더 포함할 수 있다.
또한 상기 기판은 상기 제 2 방향에서 서로 인접한 제 3 영역과 제 4 영역을 포함하며, 상기 제 1 영역과 상기 제 3 영역은 상기 제 1 방향으로 서로 인접하고 상기 제 2 영역과 상기 제 4 영역은 상기 제 1 방향으로 서로 인접하고, 상기 반도체 장치는 상기 제 3 영역에서 상기 제 2 배선들 사이의 제 3 에어 갭 영역과 상기 제 4 영역에서 상기 제 1 배선들 사이의 제 4 에어 갭 영역을 더 포함할 수 있다.
상기 반도체 장치는 상기 제 2 배선층 상에 배치되는 한층 이상의 배선층들 더 포함하며, 상기 제 1 에어 갭 영역이 존재하는 배선층의 바로 위와 바로 아래의 배선층에는 다른 에어 갭 영역이 존재하지 않을 수 있다.
다른 예에 있어서, 상기 제 1 배선들과 상기 제 2 배선들은 각각 3개 이상이며, 상기 제 1 에어 갭 영역은 상기 제 1 배선들 중 어느 인접하는 제 1 배선들 사이에 배치되며, 상기 반도체 장치는 제 2 배선들 중 어느 인접하는 제 2 배선들 사이에 배치되는 제 2 에어 갭 영역을 더 포함하며, 상기 제 1 에어 갭 영역과 상기 제 2 에어 갭 영역은 수직적으로 중첩되지 않을 수 있다.
상기 반도체 장치는, 상기 제 1 배선들 중에 상기 제 1 에어 갭 영역이 배치되지 않는 상기 제 1 배선들 사이를 채우는 제 1 층간절연막; 및 상기 제 2 배선들 중에 상기 제 2 에어 갭 영역이 배치되지 않는 상기 제 2 배선들 사이를 채우는 제 2 층간절연막을 더 포함할 수 있다.
상기 반도체 장치는, 상기 제 1 층간절연막 상의 제 1 마스크 패턴; 및 상기 제 2 층간절연막 상의 제 2 마스크 패턴을 더 포함할 수 있다.
상기 마스크 패턴들의 기계적 강도는 상기 층간절연막들의 기계적 강도보다 바람직하게는 강할 수 있다.
또 다른 예에 있어서, 상기 기판은 상기 제 1 방향에 교차하는 제 2 방향으로 서로 인접한 제 1 영역과 제 2 영역을 포함하며, 상기 제 1 배선들과 상기 제 2 배선들은 상기 제 1 영역과 상기 제 2 영역에 배치되며, 상기 제 1 영역과 상기 제 2 영역 사이의 경계에서 상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 수직적으로 중첩될 수 있다.
상기 제 1 영역과 상기 제 2 영역 사이에서 상기 제 1 배선들 중 어느 하나와 상기 제 2 배선들 중 어느 하나가 배치될 수 있다.
상기 반도체 장치는, 상기 제 1 마스크 패턴과 상기 제 1 층간절연막 사이에 개재된 제 1 금속산화질화막; 및 상기 제 2 마스크 패턴과 상기 제 2 층간절연막 사이에 개재된 제 2 금속산화질화막을 더 포함할 수 있다.
상기 제 1 배선들은 도전 플러그를 더 포함할 수 있으며, 상기 도전 플러그의 측벽은 상기 제 1 층간절연막과 접하며, 상기 도전 플러그는 상기 제 1 마스크 패턴과 수직적으로 중첩될 수 있다.
상기 반도체 장치는, 상기 제 1 배선들을 덮으며 상기 제 1 배선들 사이에서 상기 제 1 에어 갭 영역을 제공하는 제 1 절연 확산 방지막; 및 상기 제 2 배선들을 덮으며 상기 제 2 배선들 사이에서 상기 제 2 에어 갭 영역을 제공하는 제 2 절연 확산 방지막을 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치는, 기판 상에서 서로 다른 높이의 배선층들을 포함하며, 각각의 배선층은 에어 갭 영역을 포함하되, 소정 높이에 배치되는 에어 갭 영역의 바로 위와 바로 아래에는 다른 에어 갭 영역이 중첩되도록 배치되지 않을 수 있다.
본 발명의 다른 예에 따른 반도체 장치는, 제 1 내지 제 4 영역들을 포함하는 기판; 상기 기판 상에 배치되며 상기 제 1 영역과 상기 제 3 영역을 가로지르며 서로 평행한 제 1 배선들; 상기 기판 상에 배치되며 상기 제 2 영역과 상기 제 4 영역을 가로지르며 서로 평행한 제 2 배선들; 상기 제 1 배선들 사이에 개재되는 제 1 에어 갭 영역; 및 상기 제 2 배선들 사이에 개재되는 제 2 에어 갭 영역을 포함하되, 상기 제 1 영역과 상기 제 2 영역은 제 1 방향으로 서로 인접하며, 상기 제 3 영역과 상기 제 4 영역은 상기 제 1 방향으로 서로 인접하며, 상기 제 1 영역과 상기 제 3 영역은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접하며, 상기 제 2 영역과 상기 제 4 영역은 상기 제 2 방향으로 서로 인접하며, 상기 제 1 에어 갭 영역은 상기 제 1 영역에 배치되되 상기 제 3 에어 갭 영역에는 배치되지 않으며, 상기 제 2 에어 갭 영역은 상기 제 2 영역에는 배치되지 않으나 상기 제 4 영역에는 배치될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 제 1 영역과 제 2 영역을 포함하는 기판 상에 제 1 도전 패턴들을 형성하는 단계; 상기 제 1 영역에서 상기 제 1 도전 패턴들 사이에 제 1 에어 갭 영역을 형성하는 단계; 상기 제 1 도전 패턴들 상에 이들과 이격된 제 2 도전 패턴들을 형성하는 단계; 및 상기 제 2 영역에서 상기 제 2 도전 패턴들 사이에 제 2 에어 갭 영역을 형성하는 단계를 포함한다.
상기 제 1 영역에서 상기 제 1 도전 패턴들 사이에 제 1 에어 갭 영역을 형성하는 단계는, 상기 제 2 영역에서 상기 제 1 도전 패턴 패턴들 사이를 층간절연막으로 채우되 상기 제 1 영역에서 상기 제 1 도전 패턴들 사이를 노출시키는 단계; 및 상기 제 1 도전 패턴들 상에 제 1 절연확산방지막을 형성하는 단계를 포함할 수 있다.
상기 제 2 영역에서 상기 제 1 도전 패턴 패턴들 사이를 층간절연막으로 채우되 상기 제 1 영역에서 상기 제 1 도전 패턴들 사이를 노출시키는 단계는, 상기 제 1 영역과 상기 제 2 영역에서 상기 제 1 도전 패턴들 사이를 채우는 층간절연막을 형성하는 단계; 상기 제 2 영역을 덮되 상기 제 1 영역을 노출시키는 제 1 마스크 패턴을 형성하는 단계; 및 상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 영역에서 상기 층간절연막을 식각하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치에서는 에어 갭 영역의 바로 위와 바로 아래에는 다른 에어 갭 영역이 존재하지 않아 기계적 특성이 향상될 수 있다. 이로써, 반도체 패키지를 제조하거나 반도체 패키지 실장시 열팽창 계수 차이에 따라 발생할 수 있는 반도체 칩의 크랙 문제나 chip package interaction(CPI) 문제를 방지할 수 있다. 이와 동시에 상기 반도체 장치는 각 층에 에어 갭 영역들을 포함하므로 신호 전달 속도를 증가시킬 수 있다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다.
도 2a는 도 1을 I-I'선으로 자른 단면도이다.
도 2b는 도 1을 II-II'선으로 자른 단면도이다.
도 2c는 도 1을 III-III'선으로 자른 단면도이다.
도 3 내지 도 11은 도 2a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12는 본 발명의 다른 예에 따른 반도체 장치의 평면도를 나타낸다.
도 13은 도 12를 I-I' 선으로 자른 단면도이다.
도 14는 본 발명의 또 다른 예에 따른 반도체 장치의 평면도이다.
도 15a는 도 14를 I-I' 선으로 자른 단면도이다.
도 15b는 도 14를 II-II' 선으로 자른 단면도이다.
도 15c는 도 14를 III-III' 선으로 자른 단면도이다.
도 15c는 도 14를 IV-IV' 선으로 자른 단면도이다.
도 16은 본 발명의 또 다른 예에 따라 도 2a는 도 1을 I-I'선으로 자른 반도체 장치의 단면도이다.
도 17은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 18은 본 발명의 또 다른 예에 따른 반도체 장치의 평면도를 나타낸다.
도 19는 도 18을 I-I' 선으로 자른 단면도이다.
도 20은 본 발명의 또 다른 예에 따른 반도체 장치의 평면도이다.
도 21은 도 20을 I-I'선으로 자른 단면도이다.
도 22는 본 발명의 예들에 따른 구조를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 반도체 장치의 평면도이다. 도 2a는 도 1을 I-I'선으로 자른 단면도이다. 도 2b는 도 1을 II-II'선으로 자른 단면도이다. 도 2c는 도 1을 III-III'선으로 자른 단면도이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1)이 제공된다. 이때 상기 제 1 영역(A)은 왼쪽 영역에 해당될 수 있고 상기 제 2 영역(B)은 오른쪽 영역에 해당될 수 있다. 도시하지는 않았지만, 상기 기판(1)에 소자분리막(미도시)과 트랜지스터들(미도시)이 배치될 수 있다. 상기 기판(1) 상에는 예를 들면 제 1 내지 제 4 배선층들(L1, L2, L3, L4)이 차례로 적층될 수 있다.
구체적으로, 제 1 배선층(L1)을 설명하기로 한다. 상기 제 1 배선층(L1)은 제 1 층간절연막(3)을 포함한다. 상기 제 1 층간절연막(3)은 예를 들면 유전상수가 상대적으로 낮은 실리콘산화막 계열의 물질로서, 수소탄화산화실리콘(SiOCH) 또는 다공성-수소탄화산화실리콘(porous-SiOCH)으로 형성될 수 있다. 상기 제 2 영역(B)에서 상기 제 1 층간절연막(3)에는 제 1 리세스 영역(R1)이 배치된다. 상기 제 1 영역(A)에서 상기 제 1 층간절연막(3) 내에는 제 11 도전 패턴들(10a)이 배치된다. 상기 제 1 리세스 영역(R1) 안에는 제 12 도전 패턴들(10b)이 배치된다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 사이의 경계에는 제 13 도전 패턴(10c)이 배치된다. 상기 제 13 도전 패턴(10c)의 일 측벽과 상기 제 12 도전 패턴들(10b)의 양측벽들은 상기 제 1 리세스 영역(R1) 안에서 노출된다. 상기 제 11 도전 패턴들(10a)의 양측벽들과 상기 제 13 도전 패턴(10c)의 다른 측벽은 상기 제 1 층간절연막(3)으로 덮인다. 상기 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c)은 일방향(Y)으로 연장되어 서로 평행한 배선들일 수 있다.
계속해서, 상기 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c) 각각은 제 1 배선부(7)와 이의 측벽과 하부면을 콘포말하게 덮는 제 1 금속확산방지막(5)을 포함한다. 상기 제 1 배선부(7)는 예를 들면 구리, 알루미늄 및 텅스텐과 같은 금속으로 이루어질 수 있다. 상기 제 1 금속 확산 방지막(5)은 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta), 탄탈륨질화막(TaN), 루테늄(Ru), 코발트(Co), 망간(Mn), 텅스텐질화막(WN), 니켈(Ni), 및 니켈붕소(NiB)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c) 상에는 각각 제 1 보호막(9a)이 배치될 수 있다. 상기 제 1 보호막(9a)은 예를 들면, 탄탈륨, 루테늄, 코발트, 망간, 티타늄, 텅스텐, 니켈 및 알루미늄을 포함하는 그룹에서 선택되는 적어도 하나의 금속 또는 상기 적어도 하나의 금속의 질화막으로 형성될 수 있다.
상기 제 1 영역(A)에서 상기 제 11 도전 패턴들(10a)의 상부면, 상기 제 13 도전 패턴(10c)의 일부 상부면 및 상기 제 1 층간절연막(3)의 상부면은 제 1 마스크 패턴(M1)으로 덮인다. 상기 제 1 마스크 패턴(M1)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 또는 탄화산화실리콘(SiOC) 중 적어도 하나의 막으로 형성될 수 있다. 상기 제 1 마스크 패턴(M1)은 상기 제 1 층간절연막(3)의 기계적 강도(또는 모스 경도) 보다 높은 기계적 강도를 가질 수 있다. 상기 제 1 마스크 패턴(M1)의 상부면은 제 1 절연확산방지막(11)으로 덮인다. 상기 제 1 절연 확산 방지막(11)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 또는 탄화산화실리콘(SiOC) 중에 적어도 하나의 막으로 형성될 수 있다.상기 제 1 절연확산방지막(11)은 연장되어 상기 제 2 영역(B)에서 상기 제 12 도전 패턴들(10b)의 상부면과 측벽들 그리고 상기 제 13 도전 패턴(10c)의 일 측벽을 덮는다. 상기 제 1 절연확산방지막(11)은 상기 제 2 영역(B)에서 상기 제 12 도전 패턴들(10b) 사이 그리고 상기 제 13 도전 패턴(10c)과 이에 인접한 상기 제 12 도전 패턴(10b) 사이에서 각각 제 1 에어 갭 영역(AG1)을 제공할 수 있다.
다음은 상기 제 2 배선층(L2)을 설명하기로 한다. 상기 제 2 배선층(L2)은 상기 제 1 배선층(L1)과 유사하나 에어 갭 영역의 형성 위치가 제 1 배선층(L1)과 반대가 된다.
구체적으로, 상기 제 2 배선층(L2)은 제 2 층간절연막(13)을 포함한다. 상기 제 2 층간절연막(13)은 상기 제 1 영역(A)에 제 2 리세스 영역(R2)을 포함한다. 상기 제 2 리세스 영역(R2)에는 제 21 도전 패턴들(20a)이 배치된다. 상기 제 2 층간절연막(13) 내에는 제 22 도전 패턴들(20b)이 배치된다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 사이에는 제 23 도전 패턴(20c)이 배치된다. 상기 제 21 내지 제 23 도전 패턴들(20a, 20b, 20c)은 각각 제 2 배선부(17)와 제 2 금속확산방지막(15)을 포함한다. 상기 제 21 내지 제 23 도전 패턴들(20a, 20b, 20c)의 상부면은 각각 제 2 보호막(19a)으로 덮인다. 상기 제 2 영역(B)에서 상기 제 22 도전 패턴들(20b)의 상부면과 상기 제 23 도전 패턴(20c)의 상부면의 일부는 제 2 마스크 패턴(M2)으로 덮인다. 상기 제 2 마스크 패턴(M2)은 제 2 절연확산방지막(21)으로 덮인다. 상기 제 2 절연확산방지막(21)은 연장되어 상기 제 21 도전 패턴들(20a)의 상부면과 측벽들 그리고 상기 제 23 도전 패턴(20c)의 측벽을 덮으며 이들 사이에서 제 2 에어 갭 영역(AG2)을 제공한다. 상기 제 2 배선층(L2)을 구성하는 요소들을 이루는 물질들은 각각 상기 제 1 배선층(L1)을 구성하는 요소들을 이루는 물질과 동일/유사할 수 있다.
다음은 제 3 배선층(L3)에 대해 설명하기로 한다. 상기 제 3 배선층(L3)은 상기 제 1 배선층(L1)과 유사할 수 있다.
구체적으로, 상기 제 3 배선층(L3)은 제 3 층간절연막(23)을 포함한다. 상기 제 3 층간절연막(23)은 상기 제 2 영역(B)에 제 3 리세스 영역(R3)을 포함한다. 상기 제 3 리세스 영역(R3)에는 제 31 도전 패턴들(30a)이 배치된다. 상기 제 3 층간절연막(23) 내에는 제 32 도전 패턴들(30b)이 배치된다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 사이에는 제 33 도전 패턴(30c)이 배치된다. 상기 제 31 내지 제 33 도전 패턴들(30a, 30b, 30c)은 각각 제 3 배선부(27)와 제 3 금속확산방지막(25)을 포함한다. 상기 제 31 내지 제 33 도전 패턴들(30a, 30b, 30c)의 상부면은 각각 제 3 보호막(29a)으로 덮인다. 상기 제 1 영역(A)에서 상기 제 31 도전 패턴들(30a)의 상부면과 상기 제 33 도전 패턴(30c)의 상부면의 일부는 제 3 마스크 패턴(M3)으로 덮인다. 상기 제 3 마스크 패턴(M3)은 제 3 절연확산방지막(31)으로 덮인다. 상기 제 3 절연확산방지막(31)은 연장되어 상기 제 32 도전 패턴들(30b)의 상부면과 측벽들 그리고 상기 제 33 도전 패턴(30c)의 측벽을 덮으며 이들 사이에서 제 3 에어 갭 영역(AG3)을 제공한다. 상기 제 3 배선층(L3)을 구성하는 요소들을 이루는 물질들은 각각 상기 제 1 배선층(L1)을 구성하는 요소들을 이루는 물질과 동일/유사할 수 있다.
다음은 제 4 배선층(L4)에 대해 설명하기로 한다. 상기 제 4 배선층(L4)은 상기 제 2 배선층(L2)과 유사할 수 있다.
구체적으로, 상기 제 4 배선층(L4)은 제 4 층간절연막(33)을 포함한다. 상기 제 4 층간절연막(33)은 상기 제 1 영역(A)에 제 4 리세스 영역(R4)을 포함한다. 상기 제 4 리세스 영역(R4)에는 제 41 도전 패턴들(40a)이 배치된다. 상기 제 4 층간절연막(33) 내에는 제 42 도전 패턴들(40b)이 배치된다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 사이에는 제 43 도전 패턴(40c)이 배치된다. 상기 제 41 내지 제 43 도전 패턴들(40a, 40b, 40c)은 각각 제 4 배선부(37)와 제 4 금속확산방지막(35)을 포함한다. 상기 제 41 내지 제 43 도전 패턴들(40a, 40b, 40c)의 상부면은 각각 제 4 보호막(39a)으로 덮인다. 상기 제 2 영역(B)에서 상기 제 42 도전 패턴들(40b)의 상부면과 상기 제 43 도전 패턴(40c)의 상부면의 일부는 제 4 마스크 패턴(M4)으로 덮인다. 상기 제 4 마스크 패턴(M4)은 제 4 절연확산방지막(41)으로 덮인다. 상기 제 4 절연확산방지막(41)은 연장되어 상기 제 41 도전 패턴들(40a)의 상부면과 측벽들 그리고 상기 제 43 도전 패턴(40c)의 측벽을 덮으며 이들 사이에서 제 4 에어 갭 영역(AG4)을 제공한다. 상기 제 4 배선층(L4)을 구성하는 요소들을 이루는 물질들은 각각 상기 제 1 배선층(L1)을 구성하는 요소들을 이루는 물질과 동일/유사할 수 있다.
상기 11 내지 41 도전 패턴들(10a, 20a, 30a, 40a)은 서로 수직적으로 중첩될 수 있다. 상기 제 12 내지 42 도전 패턴들(10b, 20b, 30b, 40b)은 서로 수직적으로 중첩될 수 있다. 상기 제 13 내지 43 도전 패턴들(10c, 20c, 30c, 40c)은 서로 수직적으로 중첩될 수 있다.
도 2a의 반도체 장치의 배선 구조를 보면, 소정 높이에 배치되는 에어 갭 영역의 바로 위와 바로 아래에는 다른 에어 갭 영역이 배치되지 않는다.
구체적으로, 상기 제 1 에어 갭 영역(AG1)의 바로 위에는 상기 제 2 에어 갭 영역(AG2)이 위치하지 않고 상기 제 2 층간절연막(13)과 제 2 마스크 패턴(M2)이 배치된다. 한편 상기 제 2 에어 갭 영역(AG2)의 바로 아래에는 상기 제 1 에어 갭 영역(AG1)이 위치하지 않고 제 1 마스크 패턴(M1)과 제 1 층간절연막(3)이 위치하고, 상기 제 2 에어 갭 영역(AG2)의 바로 위에는 상기 제 3 에어 갭 영역(AG3)이 위치하지 않고 상기 제 3 층간절연막(23)과 상기 제 3 마스크 패턴(M3)이 위치한다. 상기 제 3 에어 갭 영역(AG3)의 바로 아래에는 상기 제 2 에어 갭 영역(AG2)이 위치하지 않고 제 2 마스크 패턴(M2)과 제 2 층간절연막(13)이 위치하고, 상기 제 3 에어 갭 영역(AG3)의 바로 위에는 상기 제 4 에어 갭 영역(AG4)이 위치하지 않고 상기 제 4 층간절연막(33)과 상기 제 4 마스크 패턴(M4)이 위치한다. 상기 제 4 에어 갭 영역(AG4)의 바로 아래에는 상기 제 3 에어 갭 영역(AG3)이 위치하지 않고 상기 제 3 마스크 패턴(M3)과 제 3 층간절연막(23)이 위치한다.
이와 같이 에어 갭 영역들(AG1~AG4)이 수직적으로 교대로 배치되므로 상기 반도체 장치의 기계적 강도를 증가시킬 수 있다. 또한 상기 에어 갭 영역들(AG1~AG4) 사이에 기계적 강도가 쎈 마스크 패턴들(M1~M4)이 교대로 배치되므로 상기 반도체 장치의 기계적 강도를 더욱 증가시킬 수 있다. 더 나아가 상기 에어 갭 영역들(AG1~AG4)이 교대로 배치되는 영역들 사이에 제 13 내지 제 43 도전 패턴들(10c~40c)이 배치되어 이들 구조를 지지하므로 상기 반도체 장치의 기계적 강도를 더욱 증가시킬 수 있다. 한편, 반도체 패키지를 제조하거나 반도체 패키지 실장시 열팽창 계수 차이에 따라 발생할 수 있는 반도체 칩의 크랙 문제나 chip package interaction(CPI) 문제가 발생할 수 있다. 그러나 반도체 장치의 기계적 강도가 증가함에 따라 이러한 문제를 방지할 수 있다. 이와 동시에 상기 반도체 장치는 각 층에 에어 갭 영역들(AG1~AG4)을 포함하므로 신호 전달 속도를 증가시킬 수 있다.
다음은 제조 과정을 설명하기로 한다.
도 3 내지 도 11은 도 2a의 단면을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 제 1 영역(A)과 제 2 영역(B)을 가지는 기판(1)을 준비한다. 상기 기판(1) 상에 제 1 층간절연막(3)을 형성한다. 상기 제 1 층간절연막(3)을 패터닝하여 일방향으로 연장되는 라인 형태의 그루브(groove) 영역들을 형성한다. 상기 제 1 층간절연막(3) 상에 제 1 금속확산방지막(5)을 콘포말하게 형성하고 도전막을 적층하여 상기 그루브 영역들을 채운다. 그리고 상기 도전막과 상기 금속확산방지막(5)에 대하여 평탄화 연마 공정을 진행하여 상기 제 1 층간절연막(3)의 상부면을 노출시키고 상기 그루브 영역들 안에 상기 제 1 금속 확산방지막(5)과 제 1 배선부(7)를 남겨 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c)을 형성한다. 상기 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c)의 각각의 상부면 상에 제 1 보호막(9a)을 형성한다. 상기 제 1 보호막(9a)은 예를 들면 증착 공정으로 형성될 수 있다. 상기 증착 공정은 CVD(Chemical vapor deposition), ALD(Atomic layer deposition) 또는 전기 도금 공정일 수 있다. 상기 제 1 보호막(9a)을 형성하기 위하여 예를 들면 코발트와 같은 금속막을 증착할 수 있다. 이러한 코발트 막을 증착시 상기 코발트는 금속 상에만, 즉 상기 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c) 상에만 증착되나 산화막 계열인 상기 제 1 층간절연막(3) 상에는 증착되지 않는다. 이로써 상기 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c) 상에는 코발트로 이루어지는 제 1 보호막(9a)은 형성되나 상기 제 1 층간절연막(3) 상에는 형성되지 않는다.
도 4를 참조하면, 상기 제 1 층간절연막(3) 상에 상기 제 1 영역(A)을 덮되 상기 제 2 영역(B)을 노출시키는 제 1 마스크 패턴(M1)을 형성한다. 상기 제 1 마스크 패턴(M1)은 상기 기판(1)의 전면 상에 마스크막을 적층한 후 패터닝하여 형성될 수 있다. 상기 제 1 마스크 패턴(M1)은 질화탄화실리콘(SiCN), 질화실리콘(SiN), 또는 탄화산화실리콘(SiOC) 중 적어도 하나의 막으로 형성될 수 있다.
도 5를 참조하면, 상기 제 1 마스크 패턴(M1)을 식각 마스크로 이용하여 상기 제 2 영역(B)의 상기 제 1 층간절연막(3)을 식각하여 제 1 리세스 영역(R1)을 형성하고 상기 제 1 보호막(9a)은 상기 제 12 도전 패턴들(10b)과 상기 제 13 도전 패턴(10c)의 측벽들을 노출시킨다. 이때 상기 제 1 보호막(9a)은 상기 제 12 도전 패턴들(10b)과 상기 제 13 도전 패턴(10c)의 손상을 방지할 수 있다.
도 6을 참조하면, 상기 기판(1)의 전면 상에 제 1 절연확산방지막(11)을 적층한다. 상기 제 1 절연확산방지막(11)은 스텝 커버리지 특성이 나쁜 스퍼터링이나 물리기상증착 방법 등으로 형성될 수 있다. 이로써 상기 제 1 절연확산방지막(11)은 상기 제 12 및 제 13 도전 패턴들(10b, 10c) 상에서는 두껍게 형성되는 반면에 상기 제 12 도전 패턴들(10b) 사이와 상기 제 13 도전 패턴(10c)와 상기 제 12 도전 패턴(10b) 사이에서는 얇게 형성되어 제 1 에어 갭 영역(AG1)을 제공하게 된다. 이로써 제 1 배선층(L1)을 형성할 수 있다.
도 7을 참조하면, 상기 제 1 배선층(L1)의 전면 상에 제 2 층간절연막(13)을 형성한다. 상기 제 2 층간절연막(13) 내에 제 21 내지 제 23 도전 패턴들(20a, 20b, 20c)을 형성한다. 상기 제 21 내지 제 23 도전 패턴들(20a, 20b, 20c) 상에 각각 제 2 보호막(19a)을 형성한다.
도 8을 참조하면, 상기 제 2 층간절연막(13) 상에 상기 제 2 영역(B)을 덮되 상기 제 1 영역(A)을 노출시키는 제 2 마스크 패턴(M2)을 형성한다.
도 9를 참조하면, 상기 제 2 마스크 패턴(M2)을 식각 마스크로 이용하여 상기 제 1 영역(A)의 상기 제 2 층간절연막(13)을 패터닝하여 제 2 리세스 영역(R2)을 형성하고 상기 제 21 도전 패턴들(20a)의 측벽들과 상기 제 23 도전 패턴(20c)의 일 측벽을 노출시킨다.
도 10을 참조하면, 상기 기판(1)의 전면 상에 제 2 절연확산방지막(21)을 형성한다. 상기 제 2 절연확산방지막(21)은 스텝 커버리지 특성이 나쁜 스퍼터링이나 물리기상증착 방법 등으로 형성될 수 있다. 이로써 상기 제 2 절연확산방지막(21)은 상기 제 21 및 제 23 도전 패턴들(20a, 20c) 상에서는 두껍게 형성되는 반면에 상기 제 21 도전 패턴들(20a) 사이와 상기 제 23 도전 패턴(20c)과 상기 제 21 도전 패턴(20a) 사이에서는 얇게 형성되어 제 2 에어 갭 영역(AG2)을 제공하게 된다. 이로써 제 2 배선층(L2)을 형성할 수 있다.
도 11을 참조하면, 상기 제 2 배선층(L2) 상에 제 3 배선층(L3)을 형성한다. 상기 제 3 배선층(L3)은 상기 제 1 배선층(L1)의 형성과정과 동일/유사하게 형성될 수 있다.
다시 도 2a를 참조하여 상기 제 3 배선층(L3) 상에 제 4 배선층(L4)을 형성한다. 상기 제 4 배선층(L4)은 상기 제 2 배선층(L2)의 형성과정과 동일/유사하게 형성될 수 있다.
여기까지 각 층의 배선층에서 에어 갭 영역의 위치가 좌우 교대로 배치되는 구조에 대하여 살펴보기로 하였다. 다음으로는 하나의 배선층에서는 모두 에어 갭 영역이 배치되는 반면 그 위의 배선층에서는 에어 갭 영역이 모두 배치되지 않는 구조, 즉 에어 갭 영역이 층마다 교대로 배치되는 구조에 대해 살펴보기로 한다.
도 12는 본 발명의 다른 예에 따른 반도체 장치의 평면도를 나타낸다. 도 13은 도 12를 I-I' 선으로 자른 단면도이다.
도 12 및 도 13을 참조하면, 본 예에 따른 반도체 장치에서는 기판(1) 상에 차례로 적층된 제 1 내지 제 4 배선층들(L1, L2, L3, L4)을 포함한다. 상기 제 1 및 제 3 배선층들(L1, L3)에만 에어 갭 영역(AG1, AG2)이 배치되고 상기 제 2 및 제 4 배선층들(L2, L4)에는 에어 갭 영역이 배치되지 않는다. 도 12 및 도 13의 반도체 장치는 도 1과 도 2a의 제 2 영역(B) 부분만을 따로 떼어 놓은 구조와 동일할 수 있다.
구체적으로, 상기 제 1 배선층(L1)은 제 1 층간절연막(3)을 포함한다. 상기 제 1 층간절연막(3)은 제 1 리세스 영역(R1)을 포함한다. 상기 제 1 리세스 영역(R1) 안에는 서로 이격된 제 1 도전 패턴들(10)이 배치된다. 상기 제 1 도전 패턴들(10)의 상부면들은 각각 제 1 보호막(9a)과 제 1 절연 확산 방지막(11)으로 덮인다. 상기 제 1 절연 확산 방지막(11)은 상기 제 1 도전 패턴들(10) 사이로 연장되어 제 1 에어 갭 영역(AG1)을 제공할 수 있다.
상기 제 2 배선층(L2)은 상기 제 1 배선층(L1)을 덮는 제 2 층간절연막(13)을 포함한다. 상기 제 2 층간절연막(13) 내에는 제 2 도전 패턴들(20)이 배치된다. 상기 제 2 도전 패턴들(20) 사이에는 에어 갭 영역이 존재하지 않으며 상기 제 2 층간절연막(13)으로 채워진다. 상기 제 2 도전 패턴들(20)의 상부면들은 각각 제 2 도전 패턴들(19a)으로 덮인다. 상기 제 2 도전 패턴들(20)의 상부면과 상기 제 2 층간절연막(13)의 상부면은 제 2 마스크 패턴(M2)으로 덮일 수 있다. 상기 제 2 마스크 패턴(M2) 상에는 제 2 절연 확산방지막(21)이 배치될 수 있다. 본 구조의 제 2 배선층(L2)에서 상기 제 2 마스크 패턴(M2)과 상기 제 2 절연 확산 방지막(21)은 옵션이며 생략될 수도 있다.
상기 제 3 배선층(L3)은 상기 제 2 배선층(L2)을 덮는 제 3 층간절연막(23)을 포함한다. 상기 제 3 층간절연막(23)은 제 3 리세스 영역(R3)을 포함한다. 상기 제 3 리세스 영역(R3) 안에는 제 3 도전 패턴들(30)이 배치될 수 있다. 상기 제 3 도전 패턴들(30)의 상부면들 상에는 각각 제 3 보호막(29a)과 제 3 절연확산방지막(31)이 적층될 수 있다. 상기 제 3 절연 확산 방지막(31)은 상기 제 3 도전 패턴들(30) 사이로 연장되어 제 2 에어 갭 영역(AG2)을 제공할 수가 있다.
상기 제 4 배선층(L4)은 상기 제 3 배선층(L3)을 덮는 제 4 층간절연막(33)을 포함한다. 상기 제 4 층간절연막(33) 내에는 제 4 도전 패턴들(40)이 배치될 수 있다. 상기 제 4 도전 패턴들(40) 사이에는 에어 갭 영역이 존재하지 않고 상기 제 4 층간절연막(33)으로 채워질 수 있다. 상기 제 4 도전 패턴들(40)의 상부면들은 각각 제 4 보호막(39a)으로 덮인다. 상기 제 4 도전 패턴들(40) 상에는 제 4 마스크 패턴(M4)과 제 4 절연 확산 방지막(41)이 차례로 적층될 수 있다.
도 12 및 도 13의 반도체 장치에서 상기 에어 갭 영역들이 제 1 배선층(L1)과 제 3 배선층(L3)에 배치되었으나, 제 1 배선층(L1)과 제 3 배선층(L3)에는 없고 상기 제 2 배선층(L2)과 상기 제 4 배선층(L4)에 배치될 수도 있다. 그 외의 구성 및 제조 방법은 도 1 내지 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
다음으로는 에어 갭 영역이 하나의 배선층 내에서 앞뒤로 교대로 배치되는 구조에 대해 살펴보기로 한다.
도 14는 본 발명의 또 다른 예에 따른 반도체 장치의 평면도이다. 도 15a는 도 14를 I-I' 선으로 자른 단면도이다. 도 15b는 도 14를 II-II' 선으로 자른 단면도이다. 도 15c는 도 14를 III-III' 선으로 자른 단면도이다. 도 15d는 도 14를 IV-IV' 선으로 자른 단면도이다.
도 14 및 도 15a 내지 도 15d를 참조하면, 제 1 내지 제 4 영역들(A, B, C, D)을 포함하는 기판(1)이 제공된다. 상기 제 1 영역(A)과 상기 제 2 영역(B)은 제 1 방향(X)으로 서로 인접하고 상기 제 3 영역(C)과 상기 제 4 영역(D)은 제 1 방향(X)으로 서로 인접한다. 상기 제 1 영역(A)과 상기 제 3 영역(C)은 제 2 방향(Y)으로 서로 인접하고 상기 제 2 영역(B)과 상기 제 4 영역(D)은 제 2 방향(Y)으로 서로 인접한다.
상기 기판(1) 상에는 예를 들면 제 1 내지 제 4 배선층들(L1, L2, L3, L4)이 차례로 적층될 수 있다.
상기 제 1 배선층(L1)은 제 2 방향(Y)으로 연장되며 서로 평행한 라인 형태의 제 11 내지 제 13 도전 패턴들(10a, 10b, 10c)을 포함한다. 제 1 에어 갭 영역(AG1)은 제 2 영역(B)과 제 3 영역(C)에 배치될 수 있다. 즉, 인접한 제 11 도전 패턴들(10a) 사이의 공간을 보면, 제 1 영역(A)에는 제 1 에어 갭 영역(AG1)이 존재하지 않으나 제 3 영역(C)에는 제 1 에어 갭 영역(AG1)이 존재한다. 반면에, 인접한 제 12 도전 패턴들(10b) 사이의 공간을 보면, 제 2 영역(B)에는 제 1 에어 갭 영역(AG1)이 존재하나 제 4 영역(D)에는 제 1 에어 갭 영역(AG1)이 존재하지 않는다.
제 2 배선층(L2)에서 제 2 에어 갭 영역(AG2)의 배치는 상기 제 1 배선층(L1)과 반대이다. 즉 상기 제 2 에어 갭 영역(AG2)은 제 1 영역(A)과 제 4 영역(D)에 배치될 수 있다.
제 3 배선층(L3)에서 제 3 에어 갭 영역(AG3)의 배치는 상기 제 1 배선층(L1)과 동일할 수 있다. 제 4 배선층(L4)에서 제 4 에어 갭 영역(AG4)의 배치는 상기 제 2 배선층(L2)과 동일할 수 있다. 그 외의 구성 및 제조 방법은 도 1 내지 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 또 다른 예에 따라 도 1을 I-I' 선으로 자른 반도체 장치의 단면도이다.
도 16을 참조하면, 본 예에 따른 반도체 장치는 도 2a의 반도체 장치와 동일하나 마스크 패턴들(M1, M2, M3, M4)을 포함하지 않는다. 도 16의 반도체 장치는, 도 2a의 반도체 장치의 제조 공정 중에 리세스 영역들(R1, R2, R3, R4)을 각각 형성한 후에 절연 확산 방지막들(11, 21, 31, 41)을 각각 형성하기 전에 마스크 패턴들(M1, M2, M3, M4)을 제거함으로써, 형성될 수 있다. 그 외의 구성 및 제조 방법은 도 1 내지 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 또 다른 예에 따른 반도체 장치의 단면도이다.
도 17을 참조하면, 본 예에 따른 반도체 장치에서는, 각 배선층(L1, L2, L3, L4)에서 마스크 패턴(M1, M2, M3, M4)과 층간절연막들(3, 13, 23, 33) 사이에 보호절연막들(9b, 19b, 29b, 39b)이 개재된다. 상기 보호절연막들(9b, 19b, 29b, 39b)은 예를 들면 금속산화질화막으로 형성될 수 있으며 더욱 구체적으로는 알루미늄 산화질화막으로 형성될 수 있다. 상기 보호절연막들(9b, 19b, 29b, 39b)은 상기 보호막(9a, 19a, 29a, 39a)을 형성할 때 동시에 형성될 수 있다. 즉 상기 보호막들(9a, 19a, 29a, 39a)을 형성하기 위하여 예를 들면 알루미늄질화막을 증착할 수 있다. 상기 알루미늄질화막은 상기 도전 패턴들(10a~10c, 20a~20c, 30a~30c, 40a~40c) 상에서는 순수하게 알루미늄 질화막으로 증착될 수 있다. 그러나 상기 산화막 계열의 상기 층간절연막들(3, 13, 23, 33) 상에서는 알루미늄 질화막을 증착하기 위해 사용되는 전구체의 증착 반응이 다르게 일어날 수 있다. 이로써 상기 층간절연막들(3, 13, 23, 33) 상에서는 알루미늄산화질화막으로 증착될 수 있다. 그 외의 구성 및 제조 방법은 도 1 내지 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 18은 본 발명의 또 다른 예에 따른 반도체 장치의 평면도를 나타낸다. 도 19는 도 18을 I-I' 선으로 자른 단면도이다.
도 18 및 도 19를 참조하면, 기판(1) 상에 제 1 배선층(L1)과 제 2 배선층(L2)이 차례로 적층된다. 상기 제 1 배선층(L1)은 제 1 리세스 영역(R1)이 형성된 제 1 층간절연막(3)을 포함한다. 상기 제 1 층간절연막(3) 내에는 제 11 도전 패턴들(10a)이 배치되고 상기 제 1 리세스 영역(R1)에는 제 12 도전 패턴들(10b)이 배치된다. 상기 제 11 도전 패턴들(10a)과 상기 제 12 도전 패턴들(10b) 사이의 상기 제 1 층간절연막(3) 내에는 제 13 도전 패턴(10c)이 배치된다. 상기 제 11 도전 패턴들(10a), 상기 제 13 도전 패턴(10c)과 상기 제 12 도전 패턴(10b)의 일부는 제 1 마스크 패턴(M1)으로 덮인다. 상기 제 1 마스크 패턴(M1)은 제 1 절연확산방지막(11)으로 덮인다. 상기 제 1 절연확산방지막(11)은 상기 제 12 도전 패턴들(10b) 사이로 연장되어 제 1 에어 갭 영역(AG1)을 제공한다.
계속해서, 상기 제 2 배선층(L2)은 상기 제 1 배선층(L1)을 덮는 제 2 층간절연막(13)을 포함한다. 상기 제 2 층간절연막(13) 내에는 상기 제 1 리세스 영역(R1)과는 반대되는 위치에 제 2 리세스 영역(R2)이 배치된다. 상기 제 2 리세스 영역(R2)에는 제 21 도전 패턴들(20a)이 배치된다. 상기 제 2 층간절연막(13) 내에는 제 22 도전 패턴들(20b)이 배치된다. 상기 제 21 도전 패턴들(20a)과 상기 제 22 도전 패턴들(20b) 사이에서 상기 제 2 층간절연막(13) 내에 제 23 도전 패턴(20c)이 배치된다. 상기 제 23 도전 패턴(20c)은 일방향(Y)으로 연장되는 제 2 배선부(17), 상기 제 2 배선부(17) 아래로부터 상기 제 13 도전 패턴(10c)으로 연장되는 도전 플러그(17c), 및 제 2 금속확산방지막(15)을 포함할 수 있다. 상기 도전 플러그(17c)은 예를 들면 비아 플러그일 수 있다. 상기 제 22 도전 패턴들(20b), 상기 제 23 도전 패턴(20c) 그리고 상기 제 21 도전 패턴(20a)의 일부는 제 2 마스크 패턴(M2)으로 덮인다. 상기 제 2 마스크 패턴(M2)은 상기 도전 플러그(17c)와 수직적으로 중첩될 수 있다. 상기 제 2 마스크 패턴(M2)는 제 2 절연확산방지막(21)으로 덮인다. 상기 제 2 절연확산방지막(21)은 상기 제 21 도전 패턴들(20a) 사이로 연장되어 제 2 에어 갭 영역(AG2)을 제공한다.
상기 제 13 도전 패턴(10c)과 상기 제 23 도전 패턴(20c)의 측면들은 각각 제 1 층간절연막(3)과 제 2 층간절연막(13)과 접하며 이들은 에어 갭 영역들(AG1, AG2)과 이격된다. 그 외의 구성 및 제조 방법은 도 1 내지 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 20은 본 발명의 또 다른 예에 따른 반도체 장치의 평면도이다. 도 21은 도 20을 I-I'선으로 자른 단면도이다.
도 20 및 도 21을 참조하면, 본 예에 따른 반도체 장치에서는 제 1 영역(A)과 제 2 영역(B) 사이에 제 13, 23, 33, 43 도전 패턴들(10c, 20c, 30c, 40c)이 배치되지 않는다. 그러나 상기 제 1 영역(A)과 상기 제 2 영역(B) 사이의 경계에 층간절연막들(3, 13, 23, 33)과 마스크 패턴들(M1, M2, M3, M4)이 교대로 중첩되도록 배치될 수 있다. 이로써 이들 경계에서 상기 층간절연막들(3, 13, 23, 33)과 마스크 패턴들(M1, M2, M3, M4)이 지지체 역할을 할 수 있다. 그 외의 구성 및 제조 방법은 도 1 내지 도 11을 참조하여 설명한 바와 동일/유사할 수 있다.
도 22는 본 발명의 예들에 따른 구조를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
1: 기판
2: 도전부
3, 13, 23, 33: 층간절연막
5, 15, 25, 35: 금속확산방지막
7, 17, 27, 37: 배선부
7c: 도전 플러그
9a, 9b: 보호막
10a, 10b, 10c, 20a, 20b, 20c, 30a, 30b, 30c, 40a, 40b, 40c: 도전 패턴
11, 21, 31, 41: 절연확산방지막
AG1, AG2, AG3, AG4: 에어갭 영역
M1, M2, M3, M4: 마스크 패턴
L1, L2, L3, L4: 배선층

Claims (18)

  1. 기판 상에 배치되며 제 1 방향으로 연장하는 제 1 배선들을 포함하는 제 1 배선층;
    상기 제 1 배선층 상에 상기 제 1 배선들과 중첩되어 배치되는 제 2 배선들을 포함하는 제 2 배선층; 및
    상기 제 1 배선들 사이와 상기 제 2 배선들 사이 중 어느 하나에는 배치되고 다른 하나에는 배치되지 않는 제 1 에어갭 영역을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기판은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접한 제 1 영역과 제 2 영역을 포함하며,
    상기 제 1 배선들과 상기 제 2 배선들은 상기 제 1 영역과 상기 제 2 영역 에 배치되며,
    상기 제 1 에어 갭 영역은 상기 제 1 영역에서 상기 제 1 배선들 사이에 배치되며,
    상기 반도체 장치는 상기 제 2 영역에서 상기 제 2 배선들 사이에 배치되는 제 2 에어 갭 영역을 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 기판은 상기 제 2 방향에서 서로 인접한 제 3 영역과 제 4 영역을 포함하며,
    상기 제 1 영역과 상기 제 3 영역은 상기 제 1 방향으로 서로 인접하고 상기 제 2 영역과 상기 제 4 영역은 상기 제 1 방향으로 서로 인접하고,
    상기 반도체 장치는 상기 제 3 영역에서 상기 제 2 배선들 사이의 제 3 에어 갭 영역과 상기 제 4 영역에서 상기 제 1 배선들 사이의 제 4 에어 갭 영역을 더 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 배선층 상에 배치되는 한층 이상의 배선층들 더 포함하며,
    상기 제 1 에어 갭 영역이 존재하는 배선층의 바로 위와 바로 아래의 배선층에는 다른 에어 갭 영역이 존재하지 않는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 배선들과 상기 제 2 배선들은 각각 3개 이상이며,
    상기 제 1 에어 갭 영역은 상기 제 1 배선들 중 어느 인접하는 제 1 배선들 사이에 배치되며,
    상기 반도체 장치는 제 2 배선들 중 어느 인접하는 제 2 배선들 사이에 배치되는 제 2 에어 갭 영역을 더 포함하며,
    상기 제 1 에어 갭 영역과 상기 제 2 에어 갭 영역은 수직적으로 중첩되지 않는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 배선들 중에 상기 제 1 에어 갭 영역이 배치되지 않는 상기 제 1 배선들 사이를 채우는 제 1 층간절연막; 및
    상기 제 2 배선들 중에 상기 제 2 에어 갭 영역이 배치되지 않는 상기 제 2 배선들 사이를 채우는 제 2 층간절연막을 더 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 층간절연막 상의 제 1 마스크 패턴; 및
    상기 제 2 층간절연막 상의 제 2 마스크 패턴을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 마스크 패턴들의 기계적 강도는 상기 층간절연막들의 기계적 강도보다 강한 반도체 장치.
  9. 제 7 항에 있어서,
    상기 기판은 상기 제 1 방향에 교차하는 제 2 방향으로 서로 인접한 제 1 영역과 제 2 영역을 포함하며,
    상기 제 1 배선들과 상기 제 2 배선들은 상기 제 1 영역과 상기 제 2 영역에 배치되며,
    상기 제 1 영역과 상기 제 2 영역 사이의 경계에서 상기 제 1 마스크 패턴과 상기 제 2 마스크 패턴은 수직적으로 중첩되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역 사이에서 상기 제 1 배선들 중 어느 하나와 상기 제 2 배선들 중 어느 하나가 배치되는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 마스크 패턴과 상기 제 1 층간절연막 사이에 개재된 제 1 금속산화질화막; 및
    상기 제 2 마스크 패턴과 상기 제 2 층간절연막 사이에 개재된 제 2 금속산화질화막을 더 포함하는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 1 배선들은 도전 플러그를 더 포함하며,
    상기 도전 플러그의 측벽은 상기 제 1 층간절연막과 접하며, 상기 도전 플러그는 상기 제 1 마스크 패턴과 수직적으로 중첩되는 반도체 장치.
  13. 제 5 항에 있어서,
    상기 제 1 배선들을 덮으며 상기 제 1 배선들 사이에서 상기 제 1 에어 갭 영역을 제공하는 제 1 절연 확산 방지막; 및
    상기 제 2 배선들을 덮으며 상기 제 2 배선들 사이에서 상기 제 2 에어 갭 영역을 제공하는 제 2 절연 확산 방지막을 더 포함하는 반도체 장치.
  14. 기판 상에서 서로 다른 높이의 배선층들을 포함하며,
    각각의 배선층은 에어 갭 영역을 포함하되,
    소정 높이에 배치되는 에어 갭 영역의 바로 위와 바로 아래에는 다른 에어 갭 영역이 중첩되도록 배치되지 않는 반도체 장치.
  15. 제 1 내지 제 4 영역들을 포함하는 기판;
    상기 기판 상에 배치되며 상기 제 1 영역과 상기 제 3 영역을 가로지르며 서로 평행한 제 1 배선들;
    상기 기판 상에 배치되며 상기 제 2 영역과 상기 제 4 영역을 가로지르며 서로 평행한 제 2 배선들;
    상기 제 1 배선들 사이에 개재되는 제 1 에어 갭 영역; 및
    상기 제 2 배선들 사이에 개재되는 제 2 에어 갭 영역을 포함하되,
    상기 제 1 영역과 상기 제 2 영역은 제 1 방향으로 서로 인접하며,
    상기 제 3 영역과 상기 제 4 영역은 상기 제 1 방향으로 서로 인접하며,
    상기 제 1 영역과 상기 제 3 영역은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접하며,
    상기 제 2 영역과 상기 제 4 영역은 상기 제 2 방향으로 서로 인접하며,
    상기 제 1 에어 갭 영역은 상기 제 1 영역에 배치되되 상기 제 3 에어 갭 영역에는 배치되지 않으며,
    상기 제 2 에어 갭 영역은 상기 제 2 영역에는 배치되지 않으나 상기 제 4 영역에는 배치되는 반도체 장치.
  16. 제 1 영역과 제 2 영역을 포함하는 기판 상에 제 1 도전 패턴들을 형성하는 단계;
    상기 제 1 영역에서 상기 제 1 도전 패턴들 사이에 제 1 에어 갭 영역을 형성하는 단계;
    상기 제 1 도전 패턴들 상에 이들과 이격된 제 2 도전 패턴들을 형성하는 단계; 및
    상기 제 2 영역에서 상기 제 2 도전 패턴들 사이에 제 2 에어 갭 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 영역에서 상기 제 1 도전 패턴들 사이에 제 1 에어 갭 영역을 형성하는 단계는:
    상기 제 2 영역에서 상기 제 1 도전 패턴 패턴들 사이를 층간절연막으로 채우되 상기 제 1 영역에서 상기 제 1 도전 패턴들 사이를 노출시키는 단계; 및
    상기 제 1 도전 패턴들 상에 제 1 절연확산방지막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 2 영역에서 상기 제 1 도전 패턴 패턴들 사이를 층간절연막으로 채우되 상기 제 1 영역에서 상기 제 1 도전 패턴들 사이를 노출시키는 단계는,
    상기 제 1 영역과 상기 제 2 영역에서 상기 제 1 도전 패턴들 사이를 채우는 층간절연막을 형성하는 단계;
    상기 제 2 영역을 덮되 상기 제 1 영역을 노출시키는 제 1 마스크 패턴을 형성하는 단계; 및
    상기 제 1 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 영역에서 상기 층간절연막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.




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