CN105428308A - 利用衬垫层制造半导体器件的方法 - Google Patents

利用衬垫层制造半导体器件的方法 Download PDF

Info

Publication number
CN105428308A
CN105428308A CN201510522886.0A CN201510522886A CN105428308A CN 105428308 A CN105428308 A CN 105428308A CN 201510522886 A CN201510522886 A CN 201510522886A CN 105428308 A CN105428308 A CN 105428308A
Authority
CN
China
Prior art keywords
pattern
groove
laying
interlayer insulating
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510522886.0A
Other languages
English (en)
Other versions
CN105428308B (zh
Inventor
李敬雨
李禹镇
金钟三
刘禹炅
李荣祥
许珉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105428308A publication Critical patent/CN105428308A/zh
Application granted granted Critical
Publication of CN105428308B publication Critical patent/CN105428308B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Abstract

一种制造半导体器件的方法包括：在包括下图案的基板上顺序地形成层间绝缘层和包括第一开口的硬掩模图案；利用硬掩模图案在层间绝缘层中形成暴露下图案的沟槽；形成衬垫层，该衬垫层包括沿着沟槽的侧壁和底表面形成的第一部分以及沿着硬掩模图案的顶表面形成的第二部分；在沟槽中形成暴露衬垫层的第二部分的牺牲图案；利用牺牲图案去除衬垫层的第二部分和硬掩模图案；以及在去除硬掩模图案之后，去除牺牲图案以暴露衬垫层的第一部分。

Description

利用衬垫层制造半导体器件的方法
技术领域
本发明构思涉及用于制造半导体器件的方法。
背景技术
随着电子技术的进步，半导体器件的按比例缩小快速发展。因此，对于高集成和低功耗的半导体芯片的需求会逐渐增加。为了实现半导体芯片的高集成和低功耗，布线层的高宽比可以增加。
鉴于上述，可以进行对于以可靠方式形成通孔同时减少对具有增加的高宽比的布线层中的下布线的损伤的方法的各种研究。
发明内容
本发明构思提供一种用于制造半导体器件的方法，其能通过去除在用于形成上布线的沟槽工艺中使用的硬掩模而改善半导体器件的可靠性和性能从而不对下布线产生损坏。
本发明构思的以上和其它方面将在实施方式的以下描述中描述或者可以从其明显。
根据一些实施方式，在制造半导体器件的方法中，图案化其上包括硬掩模图案的层间绝缘层以在其中限定沟槽。层间绝缘层中的沟槽暴露在其下面的层上的下图案。在去除硬掩模图案之前，形成沿着沟槽的侧壁和底表面延伸的衬垫层。进行第一蚀刻工艺以去除硬掩模图案而不去除衬垫层的沿着沟槽的底表面延伸的部分。在去除硬掩模图案之后，进行第二蚀刻工艺以去除衬垫层的沿着沟槽的底表面延伸的部分。
在一些实施方式中，衬垫层可以接触下图案，第二蚀刻工艺可以是在衬垫层和下图案之间是选择性的湿蚀刻工艺。
在一些实施方式中，下图案和硬掩模图案可以由相同的金属形成。
在一些实施方式中，第一蚀刻工艺可以是在硬掩模图案和衬垫层之间没有选择性的湿蚀刻工艺。
在一些实施方式中，在进行第一蚀刻工艺以去除硬掩模图案而不去除衬垫层的沿着沟槽的底表面延伸的所述部分中，可以在覆盖衬垫层的沟槽中在其底表面处形成牺牲图案。牺牲图案可以暴露衬垫层的沿着沟槽的侧壁延伸的部分。第一蚀刻工艺可以去除硬掩模图案以及衬垫层的沿着沟槽的侧壁延伸且通过牺牲图案暴露的所述部分。在利用第一蚀刻工艺去除硬掩模图案之后，但是在进行第二蚀刻工艺之前，可以去除牺牲图案以暴露衬垫层的沿着沟槽的底表面延伸的所述部分。
在一些实施方式中，在进行第二蚀刻工艺以去除衬垫层的沿着沟槽的底表面延伸的所述部分中，可以暴露下图案。在利用第二蚀刻工艺去除衬垫层的沿着沟槽的底表面延伸的部分之后，可以在沟槽中形成上图案。上图案可以接触下图案并且可以与其电连接。
在一些实施方式中，在图案化层间绝缘层以限定沟槽中，可以在硬掩模图案上形成光致抗蚀剂图案。光致抗蚀剂图案可以限定比由硬掩模图案限定的开口窄的开口。可以利用光致抗蚀剂图案作为蚀刻掩模在层间绝缘层中形成预沟槽，该预沟槽可以不暴露下图案。然后，可以利用硬掩模图案作为蚀刻掩模蚀刻在其中包括预沟槽的层间绝缘层，以暴露下图案。
根据本发明构思的一方面，提供一种用于制造半导体器件的方法，该方法包括：在包括下图案的基板上顺序地形成层间绝缘层和包括第一开口的硬掩模图案；利用硬掩模图案在层间绝缘层中形成暴露下图案的沟槽；形成衬垫层，该衬垫层包括沿着沟槽的侧壁和底表面形成的第一部分以及沿着硬掩模图案的顶表面形成的第二部分；在沟槽中形成暴露衬垫层的第二部分的牺牲图案；利用牺牲图案去除衬垫层的第二部分和硬掩模图案；以及在去除硬掩模图案之后，去除牺牲图案以暴露衬垫层的第一部分。
在本发明构思的一些实施方式中，该方法可以还包括：通过去除衬垫层的暴露的第一部分而暴露下图案；以及在暴露的下图案上形成填充沟槽的上图案。
在本发明构思的一些实施方式中，利用关于下图案和衬垫层具有蚀刻选择性的湿蚀刻剂，去除衬垫层的暴露的第一部分。
在本发明构思的一些实施方式中，层间绝缘层包括下层间绝缘层和形成在下层间绝缘层上的上层间绝缘层，去除硬掩模图案包括暴露上层间绝缘层。该方法可以还包括：在去除衬垫层的暴露的第一部分和形成上图案之间，在上层间绝缘层上进行顶部拐角圆化(TCR)工艺。
在本发明构思的一些实施方式中，层间绝缘层包括下层间绝缘层和形成在下层间绝缘层上的上层间绝缘层，去除硬掩模图案包括暴露上层间绝缘层。该方法可以还包括：在去除牺牲图案与去除衬垫层的暴露的第一部分之间，在上层间绝缘层上进行顶部拐角圆化(TCR)工艺。
在本发明构思的一些实施方式中，牺牲图案的去除以及TCR工艺的进行被原位地执行。
在本发明构思的一些实施方式中，形成牺牲图案包括：形成覆盖衬垫层的第二部分同时填充沟槽的牺牲层；以及通过去除牺牲层的一部分而暴露衬垫层的第二部分。
在本发明构思的一些实施方式中，牺牲层包括硬掩模上旋涂(SOH)和底部抗反射涂层(BARC)的至少一个。
在本发明构思的一些实施方式中，利用干蚀刻工艺去除牺牲层的所述部分和牺牲图案。
在本发明构思的一些实施方式中，干蚀刻工艺包括灰化工艺。
在本发明构思的一些实施方式中，利用湿蚀刻工艺将衬垫层的第二部分和硬掩模图案共同去除。
在本发明构思的一些实施方式中，形成沟槽包括：在硬掩模图案上形成包括第二开口的光致抗蚀剂层图案，第二开口交叠第一开口并且具有比第一开口小的宽度；利用光致抗蚀剂层图案作为蚀刻掩模，在层间绝缘层中形成预沟槽；以及在去除光致抗蚀剂层图案之后，利用硬掩模图案作为蚀刻掩模蚀刻层间绝缘层。
在本发明构思的一些实施方式中，沟槽包括形成为对应于第一开口的上沟槽以及形成在上沟槽的底表面上的下沟槽，下沟槽由朝向基板延伸的预沟槽形成。
在本发明构思的一些实施方式中，下图案通过下沟槽暴露。
在本发明构思的一些实施方式中，衬垫层通过原子层沉积或化学气相沉积的至少之一形成。
在本发明构思的一些实施方式中，衬垫层具有在约5至约的范围内的厚度。
在本发明构思的一些实施方式中，衬垫层共形地形成。
在本发明构思的一些实施方式中，衬垫层包括铝氮化物、铝氮氧化物、铝碳氮化物、铝碳氮氧化物、铝氧化物、硅氮化物、硅氮氧化物、硅碳氮化物、硅碳氮氧化物和硅氧化物中的至少一种。
在本发明构思的一些实施方式中，下图案包括铜、钨、钴、钛和铝中的至少一种。
在本发明构思的一些实施方式中，硬掩模图案包括钛、钛氮化物、钛氧化物、钨、钨氮化物和钨氧化物中的至少一种。
根据本发明构思的另一方面，提供一种用于制造半导体器件的方法，该方法包括：在包括下图案的基板上形成层间绝缘层；在层间绝缘层上形成包括与下图案相同的金属元素的硬掩模图案；利用硬掩模图案在层间绝缘层中形成暴露下图案的沟槽；形成衬垫层，该衬垫层包括沿着沟槽的侧壁和底表面形成的第一部分以及沿着硬掩模图案的顶表面形成的第二部分；利用第一湿蚀刻工艺将衬垫层的第二部分和硬掩模图案共同去除；以及在去除硬掩模图案之后，利用第二湿蚀刻工艺蚀刻衬垫层的第一部分。
在本发明构思的一些实施方式中，衬垫层的第一部分的一部分接触下图案。
在本发明构思的一些实施方式中，利用相对于衬垫层和硬掩模图案没有蚀刻选择性的湿蚀刻剂进行第一湿蚀刻工艺。
在本发明构思的一些实施方式中，利用相对于衬垫层和下图案具有蚀刻选择性的湿蚀刻剂进行第二湿蚀刻工艺。
在本发明构思的一些实施方式中，衬垫层包括铝氮化物、铝氮氧化物、铝碳氮化物、铝碳氮氧化物、铝氧化物、硅氮化物、硅氮氧化物、硅碳氮化物、硅碳氮氧化物和硅氧化物中的至少一种。
在本发明构思的一些实施方式中，去除衬垫层的第二部分和硬掩模图案包括：在沟槽中形成牺牲图案，该牺牲图案挡住衬垫层的第一部分；以及利用牺牲图案作为蚀刻掩模将衬垫层的第二部分和硬掩模图案共同蚀刻。
在本发明构思的一些实施方式中，形成牺牲图案包括：形成覆盖衬垫层的第二部分同时填充沟槽的牺牲层；以及通过去除牺牲层的一部分而暴露衬垫层的第二部分。
在本发明构思的一些实施方式中，通过第二湿蚀刻工艺暴露下图案。
在本发明构思的一些实施方式中，该方法可以还包括在沟槽中形成与暴露的下图案接触的上图案。
在本发明构思的一些实施方式中，第二湿蚀刻工艺不蚀刻下图案。
在本发明构思的一些实施方式中，金属元素包括钛和钨中的至少一种。
在本发明构思的一些实施方式中，下图案包括势垒层和布线层，势垒层和布线层的至少之一包括在硬掩模图案中包含的金属化合物。
根据本发明构思的另一方面，提供一种制造半导体器件的方法，该方法包括：在包括下图案的基板上形成下层间绝缘层、上层间绝缘层和硬掩模图案，硬掩模图案包括钛氮化物；利用硬掩模图案在上层间绝缘层和下层间绝缘层的每个中形成暴露下图案的沟槽；沿着沟槽的侧壁和底表面以及硬掩模图案的顶表面共形地形成铝化合物层；形成覆盖铝化合物层同时填充沟槽的牺牲层；通过去除牺牲层的一部分而形成暴露硬掩模图案的顶表面上的铝化合物层的牺牲图案；利用牺牲图案作为湿蚀刻掩模，将在硬掩模图案的顶表面上的铝化合物层以及硬掩模图案共同去除；通过去除牺牲图案，暴露形成在沟槽中的铝化合物层；以及通过利用第一湿蚀刻工艺去除沟槽中暴露的铝化合物层而暴露下图案。
在本发明构思的一些实施方式中，该方法可以还包括在去除牺牲图案与进行第一湿蚀刻工艺之间，在上层间绝缘层上进行顶部拐角圆化(TCR)工艺。
在本发明构思的一些实施方式中，该方法可以还包括在进行第一湿蚀刻工艺之后，在上层间绝缘层上进行顶部拐角圆化(TCR)工艺。
在本发明构思的一些实施方式中，利用第二湿蚀刻工艺进行硬掩模图案的去除，第一湿蚀刻工艺和第二湿蚀刻工艺利用不同的湿蚀刻剂进行。
在本发明构思的一些实施方式中，铝化合物层包括铝氮化物、铝氮氧化物、铝碳氮化物、铝碳氮氧化物和铝氧化物中的至少一种。
在本发明构思的一些实施方式中，下图案包括势垒层和布线层，势垒层包括钛和钛氮化物中的至少一种，布线层包括钨和钴中的至少一种。
在本发明构思的一些实施方式中，下层间绝缘层包括低k电介质材料层。
附图说明
通过参考附图详细描述本发明构思的实施方式，本发明构思的以上和其它特征及优点将变得更加显然，在图中：
图1至图10示出了用于说明根据本发明构思的一些实施方式的制造半导体器件的方法的中间工艺步骤；
图11示出了用于说明根据本发明构思另外的实施方式的制造半导体器件的方法的中间工艺步骤；
图12至图22示出了用于说明根据本发明构思另外的实施方式的制造半导体器件的方法的中间工艺步骤；
图23示出了用于说明根据本发明构思另外的实施方式的制造半导体器件的方法的中间工艺步骤；
图24是存储卡的框图，该存储卡包括通过根据本发明构思的一些实施方式的制造方法制造的半导体器件；
图25是显示信息处理系统的框图，该信息处理系统利用通过根据本发明构思的一些示例性实施方式的制造方法制造的半导体器件；以及
图26是电子系统的框图，该电子系统包括根据本发明构思的一些实施方式的半导体器件。
具体实施方式
现在，将参考附图在下文中更全面地描述本发明构思，在附图中显示了本发明的实施方式。然而，本发明可以以许多不同的形式实施且不应被理解为限于此处阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并且将向本领域的技术人员全面传达本发明的范围。相同的附图标记在整个说明书中表示相同的部件。在图中，为了清晰，夸大了层和区域的厚度。
将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，则没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
还将理解，当一层被称为“在”另一层或基板“上”时，它可以直接在所述另一层或基板上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，则不存在居间元件。
将理解，虽然术语第一、第二等可以在此使用以描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。
在描述本发明的文本中(特别是在权利要求的文本中)使用的术语“一”和“所述”以及类似指示物将被理解为涵盖单数和复数二者，除非在此另有表示或者明显与上下文矛盾。术语“包含”、“具有”、“包括”等将被理解为开放式术语(即，指的是“包括但不限于”)，除非另外说明。
因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，本发明构思的实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。
除非另外限定，在此使用的所有技术和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同含义。注意到，在此提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明，而不是对本发明范围的限制，除非另作说明。此外，除非另外限定，在通用字典中定义的所有术语不能被过度地解释。
在下文中，将参考图1至图10描述根据本发明构思的一些实施方式的用于制造半导体器件的方法。
图1至图10示出了用于说明根据本发明构思的一些实施方式的制造半导体器件的方法的中间工艺步骤。
参考图1，在包括下图案105的基板100上顺序地形成第一蚀刻停止层110和第一层间绝缘层120。
接着，在第一层间绝缘层120上形成包括第一开口132的第一掩模图案130和140。
详细地，在基板100上形成下图案105。基板100可具有层叠结构，该层叠结构具有层叠的底板和外延层，但是不限于此。基板100可以是用于显示器的硅基板、砷化镓基板、硅锗基板、陶瓷基板、石英基板或玻璃基板。在一些实施方式中，基板100可以是绝缘体上半导体(SOI)。在以下描述中，硅基板作为示例被描述。此外，基板100可以被配置为使得绝缘层形成在硅基板上。
在用于制造根据本发明构思的实施方式的半导体器件的方法中，将参考作为金属布线的下图案105(其作为示例被描述)进行以下描述，但是本公开的方面不限于此。也就是说，下图案105可以是形成在基板100中的晶体管或二极管。详细地，下图案105可以是晶体管的栅电极或源极/漏极。
在基板100中包括的下图案105可以包括导电材料。下图案105可以包括下势垒层102和下布线层103。
下布线层103可以包括例如铝(Al)、铜(Cu)、钨(W)、钴(Co)和/或其组合。
下势垒层102可以形成在下布线层103和基板100之间。例如，下势垒层102可以沿着基板100中的凹槽共形地形成。下势垒层102可以包括例如钽、钽氮化物、钛、钛氮化物、钌、钴、镍、镍硼(NiB)、钨氮化物等。在所示出的实施方式中，下势垒层102是单层。然而，下势垒层102可以包括多层。
第一蚀刻停止层110形成在包括下图案105的基板100上。第一蚀刻停止层110可以用作用于保护下图案105的盖层。第一蚀刻停止层110可以包括例如硅氮化物、硅氮氧化物和/或硅碳氮化物。第一蚀刻停止层110可以通过例如化学气相沉积和/或原子层沉积形成。在以下的描述中，假设第一蚀刻停止层110包括例如硅碳氮化物(SiCN)。
在第一蚀刻停止层110上形成第一层间绝缘层120。第一层间绝缘层120可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或低k材料。
第一层间绝缘层120可以包括第一下层间绝缘层122和第一上层间绝缘层124。例如，第一下层间绝缘层122和第一上层间绝缘层124可以包括低k材料以抑制布线之间的联接。此外，第一上层间绝缘层122可以包括能够改善位于第一层间绝缘层120上的第一掩模图案130和140之间的粘附的材料。
低k材料的示例可以包括可流动的氧化物(FOX)、Tonen硅氮烷(TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔的聚合物材料和/或其组合，但是不限于此。
第一层间绝缘层120可以包括具有相对于第一蚀刻停止层110的蚀刻选择性的材料。
假设第一下层间绝缘层122包括低k电介质材料并且第一上层间绝缘层124包括硅氮氧化物(SiON)，进行以下描述。
第一层间绝缘层120可以通过例如化学气相沉积、旋涂、等离子增强的CVD(PECVD)和/或高密度等离子体CVD(HDP-CVD)形成。
在第一层间绝缘层120上形成第一掩模图案130和140。第一掩模图案130和140可以包括第一下掩模图案130和第一上掩模图案140。
第一掩模图案130和140中的第一下掩模图案130可以是例如硬掩模图案。第一下掩模图案130可以包括例如钛氮化物、钛、钛氧化物、钨、钨氮化物、钨氧化物、钽、钽氮化物和/或钽氧化物中的至少一种。
在一些情形下，第一下掩模图案130和下图案105可以包括相同的金属元素，诸如钛、钨和/或钽。更详细地，第一下掩模图案130和下图案105可以包括相同的金属化合物。
第一上掩模图案140可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。例如，第一上掩模图案140可以包括与第一上层间绝缘层124相同的材料，但是不限于此。
详细地，在第一层间绝缘层120上顺序地形成第一下掩模层和第一上掩模层。为了图案化第一上掩模层，可以在第一上掩模层上形成光致抗蚀剂层图案。在光刻工艺期间，第一上掩模层可以包括例如抗反射涂层。
此后，可以利用光致抗蚀剂层图案作为蚀刻掩模形成第一上掩模图案140。在去除光致抗蚀剂层图案之后，可以利用第一上掩模图案140作为蚀刻掩模形成包括第一开口132的第一下掩模图案130，但是不限于此。可以利用形成在第一上掩模层上的光致抗蚀剂层图案作为蚀刻掩模同时形成第一上掩模图案140和第一下掩模图案130。
第一开口132暴露第一层间绝缘层120，具体地，暴露第一上层间绝缘层124。在图1中，示出了暴露第一上层间绝缘层124的顶表面的第一开口132，但是本公开的方面不限于此。第一上层间绝缘层124的一部分可以被凹进。
在图1中，为了形成第一下掩模图案130，在形成第一上掩模图案140之后，利用第一上掩模图案140作为掩模形成第一下掩模图案130，但是本公开的方面不限于此。在直接在下掩模层上形成光致抗蚀剂层图案之后，可以利用光致抗蚀剂层图案作为蚀刻掩模形成第一下掩模图案130。
参考图2，利用第一下掩模图案130作为蚀刻掩模在第一层间绝缘层120中形成第一沟槽125。第一沟槽125暴露设置在第一层间绝缘层120下面的下图案105。
也就是说，第一沟槽125可以形成为顺序地穿过或延伸通过第一上层间绝缘层124、第一下层间绝缘层122和第一蚀刻停止层110。
详细地，通过蚀刻由第一开口132暴露的第一层间绝缘层120，也就是说，通过顺序地蚀刻第一上层间绝缘层124和第一下层间绝缘层122，在第一层间绝缘层120中形成第一沟槽125。
因为在第一层间绝缘层120和第一蚀刻停止层110之间存在蚀刻选择性，所以第一层间绝缘层120可以经受蚀刻工艺以被去除，之后蚀刻第一蚀刻停止层110用于去除。通过去除在基板100上的第一蚀刻停止层110的一部分，暴露下图案105，由此形成第一沟槽125。
用于形成第一沟槽125的蚀刻工艺可以是例如干蚀刻工艺。
在形成第一沟槽125时，位于第一下掩模图案130上的第一上掩模图案140也可以被蚀刻然后被去除。在根据本发明构思的一些实施方式的用于制造半导体器件的方法中，已经描述了在用于形成第一沟槽125的蚀刻工艺期间去除第一上掩模图案140，但是本公开的方面不限于此。也就是说，可以在形成第一下掩模图案130之后去除第一上掩模图案140，如图1所示。
参考图3，在第一下掩模图案130上形成第一衬垫层150。第一衬垫层150形成在第一沟槽125的侧壁和底表面上以及第一下掩模图案130上。
第一衬垫层150可以包括第一部分151和第二部分152。第一衬垫层150的第一部分151沿着第一沟槽125的侧壁和底表面形成。第一衬垫层150的第二部分152沿着第一下掩模图案130的顶表面形成。
第一衬垫层150的第一部分151的一部分可以接触下图案105。也就是说，第一衬垫层150的形成在第一沟槽125的底表面上的第一部分151可以接触下图案105。
例如，第一衬垫层150可以沿着第一沟槽125的侧壁和底表面以及在第一下掩模图案130上共形地形成。第一衬垫层150可以形成为在例如大约5埃至大约的范围内的厚度。
第一衬垫层150可以通过例如原子层沉积(ALD)和/或化学气相沉积(CVD)形成。
第一衬垫层150可以包括例如绝缘材料。第一衬垫层150可以包括铝化合物和/或硅化合物。第一衬垫层150可以包括例如铝氮化物、铝氮氧化物、铝碳氮化物、铝碳氮氧化物、铝氧化物、硅氮化物、硅氮氧化物、硅碳氮化物、硅碳氮氧化物和/或硅氧化物。
参考图4，形成第一牺牲层162，第一牺牲层162覆盖第一衬垫层150同时填充第一沟槽125。
第一牺牲层162填充在其中形成第一衬垫层150的第一沟槽125。第一牺牲层162形成在具有第一衬垫层150的第一下掩模图案130上。
换言之，第一牺牲层162形成在第一衬垫层150在第一沟槽125中的第一部分151上以及在第一衬垫层150在第一沟槽125外部且位于第一下掩模图案130的顶表面上的第二部分152上。
第一牺牲层162可以包括具有优良的间隙填充能力或特性的材料。第一牺牲层162可以包括例如硬掩模上旋涂(SOH)和/或底部抗反射涂层(BARC)，但是本公开的方面不限于此。
参考图5，在第一沟槽125中形成第一牺牲图案160。因为第一牺牲图案160形成在第一沟槽125中，所以第一衬垫层150的第二部分152通过第一牺牲图案160暴露。
详细地，去除第一牺牲层162的覆盖第一衬垫层150的一部分。去除形成在第一衬垫层150的第二部分152上的第一牺牲层162。由第一牺牲层162的所述部分的去除导致的剩余部分可以变成第一牺牲图案160。
例如，第一牺牲图案160的顶表面可以相对于第一层间绝缘层120的顶表面凹进，然而，其仅是为了说明的方便而提供，但是本公开的方面不限于此。
可以通过例如干蚀刻工艺去除在第一衬垫层150的第二部分152上形成的第一牺牲层162。例如，可以通过灰化工艺去除第一牺牲层162的一部分。
因此，在第一沟槽125中形成暴露第一衬垫层150的第二部分152的第一牺牲图案160。当第一衬垫层150的第二部分152被暴露时，第一衬垫层150的第一部分151的沿着第一沟槽125的侧壁形成的一部分也可以被暴露，但是本公开的方面不限于此。
在根据本发明构思的实施方式的用于制造半导体器件的方法中，第一牺牲图案160可以挡住形成在第一沟槽125中的第一衬垫层150，即，第一衬垫层150的第一部分151。更详细地，第一牺牲图案160可以保护第一衬垫层150的形成在第一沟槽125的底表面上或者以别的方式沿着第一沟槽125的底表面延伸的部分不被随后的湿蚀刻工艺10去除。
参考图6，利用第一牺牲图案160作为掩模去除第一衬垫层150的第二部分152以及第一下掩模图案130。
因此，第一层间绝缘层120，即，第一上层间绝缘层124，被暴露。此外，在第一衬垫层150中，第一衬垫层150的沿着第一沟槽125的侧壁和底表面延伸的第一部分151可以保留。
第一衬垫层150的第二部分152以及第一下掩模图案130可以通过例如第一湿蚀刻工艺10去除。第一牺牲图案160可以用作第一湿蚀刻工艺10中的蚀刻掩模。
详细地，第一衬垫层150的通过第一牺牲图案160暴露的第二部分152通过第一湿蚀刻工艺10去除。此外，位于第一层间绝缘层120上的第一下掩模图案130通过第一湿蚀刻工艺10去除。然而，第一衬垫层150的被第一牺牲图案160覆盖的第一部分151没有通过第一湿蚀刻工艺10去除。
然而，第一衬垫层150的第一部分151的形成在第一沟槽125的侧壁上的部分(其通过第一牺牲图案160暴露)可以被去除。此外，第一衬垫层150的位于第一牺牲图案160和第一层间绝缘层120之间的部分也可以被去除，因为第一衬垫层150的第二部分152通过第一湿蚀刻工艺10被去除。
在根据本发明构思的实施方式的用于制造半导体器件的方法中，第一湿蚀刻工艺10可以采用相对于第一衬垫层150和第一下掩模图案130没有蚀刻选择性的第一湿蚀刻剂。换言之，第一湿蚀刻剂能够不仅蚀刻第一衬垫层150而且蚀刻第一下掩模图案130。
因此，第一衬垫层150的第二部分152以及第一下掩模图案130可以通过第一湿蚀刻工艺10被共同去除。
参考图7，去除形成在第一沟槽125中的第一牺牲图案160。第一衬垫层150的形成在第一沟槽125中的第一部分151通过去除第一牺牲图案160而暴露。
也就是说，形成在第一沟槽125中的第一衬垫层150通过去除第一牺牲图案160而暴露。
形成在第一沟槽125中的第一牺牲图案160可以通过例如干蚀刻工艺被去除。第一牺牲图案160可以通过例如灰化工艺被去除。
参考图8，在第一上层间绝缘层124上进行顶部拐角圆化(TCR)工艺。
第一上层间绝缘层124的顶部拐角可以被形成角度。在这种情况下，可以在第一上层间绝缘层124上另外进行TCR工艺。
也可以通过进行TCR工艺使第一上层间绝缘层124的顶部拐角圆化。也就是说，第一沟槽125的上部分可以因为进行TCR工艺而被圆化。
TCR工艺可以通过例如蚀刻工艺进行。
第一牺牲图案160的去除和TCR工艺的进行可以例如原位地进行，但是本公开的方面不限于此。也就是说，在图7中显示的第一牺牲图案160的去除以及在图8中显示的TCR工艺的进行可以原位地进行。
第一沟槽125的通过TCR工艺圆化的上部分可以便于在随后的工艺中形成第一上图案(图10的170)。更详细地，因为第一沟槽125的上部分被圆化，所以第一上布线层173能够更容易地填充第一沟槽125。
在根据本发明构思的实施方式的用于制造半导体器件的方法中，第一上层间绝缘层124的顶部拐角通过进行TCR工艺而被圆化，但是本公开的方面不限于此。也就是说，因为TCR工艺是可选的工艺，所以可以不进行该工艺。
参考图9，去除形成在第一沟槽125的侧壁和底表面上的第一衬垫层150。结果，下图案105被暴露。
第一衬垫层150的通过去除第一牺牲图案160暴露的第一部分151可以通过例如第二湿蚀刻工艺20被去除。也就是说，下图案105通过第二湿蚀刻工艺20被暴露。
在根据本发明构思的实施方式的用于制造半导体器件的方法中，第二湿蚀刻工艺20可以采用第二湿蚀刻剂。第二湿蚀刻剂具有相对于第一衬垫层150和下图案105的蚀刻选择性，由此选择性地蚀刻第一衬垫层150和下图案105的其中之一。
详细地，第一衬垫层150可以被第二湿蚀刻剂蚀刻，然后被去除。然而，下图案105可以不被第二湿蚀刻剂蚀刻。换言之，第二湿蚀刻剂可以选择性地蚀刻第一衬垫层150。
在第二湿蚀刻工艺20中，第一衬垫层150的第一部分151被蚀刻和去除。然而，因为通过第一沟槽125暴露的下图案105没有通过第二湿蚀刻工艺20被蚀刻，所以其在第二湿蚀刻工艺20之后可以不被去除。
如上所述，在一些情形下，第一下掩模图案130和下图案105可以包括相同的金属元素，即，钛、钨或钽。更详细地，在一些实施方式中，第一下掩模图案130和下图案105可以包括相同的金属化合物。
当第一下掩模图案130和下图案105包括相同的金属化合物时，在第一湿蚀刻工艺10中使用的第一湿蚀刻剂可以去除第一下掩模图案130和第一衬垫层150的第二部分152二者。然而，在第二湿蚀刻工艺20中使用的第二湿蚀刻剂可以蚀刻第一衬垫层150的第一部分151，但是可以不蚀刻下图案105。
因此，在第一湿蚀刻工艺10中使用的第一湿蚀刻剂不同于在第二湿蚀刻工艺20中使用的第二湿蚀刻剂。也就是说，第一湿蚀刻工艺10和第二湿蚀刻工艺20采用不同的湿蚀刻剂。
参考图10，在暴露的下图案105上形成第一上图案170。第一上图案170填充第一沟槽125。在第一沟槽125中形成的第一上图案170与下图案105接触，于是电连接到下图案105。
第一上图案170可以包括第一上势垒层172和第一上布线层173。第一上势垒层172可以沿着第一沟槽125的侧壁和下图案105形成。
第一上布线层173形成在第一上势垒层172上。第一上布线层173可以通过填充在形成第一上势垒层172之后保留的第一沟槽125而形成。
第一上势垒层172可以包括例如钽、钽氮化物、钛、钛氮化物、钌、钴、镍、镍硼和/或钨氮化物。第一上势垒层172可以通过例如化学气相沉积和/或溅射形成。
第一上布线层173可以包括例如铝(Al)、铜(Cu)、钨(W)、钴(Co)和/或其组合。第一上布线层173可以通过例如化学气相沉积和/或电镀形成。
在下文中，将描述根据本发明构思的实施方式的用于制造半导体器件的方法的效果。
为了在层间绝缘层中形成沟槽以便形成上图案，硬掩模图案可以通常被用作蚀刻掩模。在形成沟槽之后，为了随后的工艺，应该去除硬掩模图案。
硬掩模图案通常包括包含金属元素的金属化合物。因此，如果在下图案被暴露的状态下去除硬掩模图案，则存在下图案在去除硬掩模图案时被损伤的高概率。
此外，为了去除硬掩模图案，进行额外的蚀刻工艺。因而，存在对包括低k电介质材料的层间绝缘层造成损伤的高概率。
然而，如以上关于根据本发明构思的实施方式的用于制造半导体器件的方法的所述的，如果衬垫层沿着层间绝缘层中的沟槽形成，则在去除硬掩模图案时下图案被衬垫层保护。因此，可以减少或防止下图案通过去除硬掩模图案而被损坏。
此外，因为衬垫层形成在形成于层间绝缘层中的沟槽的侧壁上，所以可以减少或防止层间绝缘层在去除硬掩模图案时被额外地蚀刻。因此，可以减少或防止层间绝缘层通过去除硬掩模图案而被损坏。
现在将参考图1至7以及图11描述根据本发明构思的另一实施方式的用于制造半导体器件的方法。为了说明的方便，以下描述将集中在与根据图1至10中显示的上述实施方式的用于制造半导体器件的方法的差异上。
图11示出了用于说明根据本发明构思另外的实施方式的制造半导体器件的方法的中间工艺步骤。
参考图7和图11，在去除第一牺牲图案160之后，去除形成在第一沟槽125的侧壁和底表面上的第一衬垫层150。结果，下图案105被暴露。
第一衬垫层150的通过去除第一牺牲图案160而暴露的第一部分151可以通过例如第二湿蚀刻工艺20而去除。
接着，如图8所示，在第一上层间绝缘层124上进行顶部拐角圆化(TCR)工艺。在其中第一上层间绝缘层124的顶部拐角被形成角度的情形下，可以在第一上层间绝缘层124上另外地进行TCR工艺。
可以通过进行TCR工艺使第一上层间绝缘层124的顶部拐角圆化。也就是说，第一沟槽125的上部分可以因为进行TCR工艺而被圆化。
与图1至图10对比，在根据本发明构思另外的实施方式的用于制造半导体器件的方法中，去除第一牺牲图案160和进行TCR工艺没有原位地进行。
因为第一衬垫层150的第一部分151通过湿蚀刻工艺形成，所以第一牺牲图案160的去除和TCR工艺的进行没有原位地进行。
接着，如图10所示，在第一沟槽125中形成第一上图案170。
现在，将参考图12至图22描述根据本发明构思另外的实施方式的用于制造半导体器件的方法。为了说明的方便，以下描述将集中在与根据图1至图10中显示的上述实施方式的用于制造半导体器件的方法的差异上。
图12至图22示出了用于说明根据本发明构思另外的实施方式的制造半导体器件的方法的中间工艺步骤。
参考图12，在包括下图案105的基板100上顺序地形成第二蚀刻停止层210和第二层间绝缘层220。
在第二层间绝缘层220上形成包括彼此间隔开的第二开口232和第三开口234的第二掩模图案230和240。
详细地，在包括下图案105的基板100上顺序地形成第二蚀刻停止层210和第二层间绝缘层220。第二层间绝缘层220可以包括第二下层间绝缘层222和第二上层间绝缘层224。第二蚀刻停止层210可以包括具有相对于第二层间绝缘层220的蚀刻选择性的材料。
第二蚀刻停止层210、第二上层间绝缘层224和第二下层间绝缘层222的描述与第一蚀刻停止层110、第一上层间绝缘层124和第一下层间绝缘层122的描述实质上相同，为了简要起见，将省略其重复描述。
在第二层间绝缘层220上形成第二掩模图案230和240。第二掩模图案230和240可以包括第二下掩模图案230和第二上掩模图案240。
在第二掩模图案230和240中，第二下掩模图案230可以是例如硬掩模图案。第二下掩模图案230可以包括例如钛氮化物、钛、钛氧化物、钨、钨氮化物、钨氧化物、钽、钽氮化物和/或钽氧化物。
在一些情形下，第二下掩模图案230和下图案105可以包括相同的金属元素，即，钛、钨和/或钽。更详细地，第二下掩模图案230和下图案105可以包括相同的金属化合物。
第二上掩模图案240可以包括与例如第二上层间绝缘层224相同的材料，但是本公开的方面不限于此。
第二层间绝缘层220(即，第二上层间绝缘层224)的顶表面通过第二下掩模图案230中包括的第二开口232和第三开口234而暴露。
参考图13，在第二层间绝缘层220和第二下掩模图案230上形成包括第四开口282的光致抗蚀剂层图案280。
利用光致抗蚀剂层图案280作为蚀刻掩模，在第二层间绝缘层220中形成第二预沟槽226p。
详细地，在第二层间绝缘层220和第二下掩模图案230上形成光致抗蚀剂层。通过光刻工艺形成第四开口282，由此形成光致抗蚀剂层图案280。因为一部分光致抗蚀剂层图案280填充第三开口234，所以第三开口234没有被光致抗蚀剂层图案280暴露。
第四开口282交叠第二开口232，并且第四开口282的宽度小于第二开口232的宽度。在图13中，示出了完全交叠第二开口232的第四开口282，这仅是为了说明上的方便，但是本公开的方面不限于此。
第四开口282暴露第二上层间绝缘层224的顶表面。第四开口282可以暴露第二上层间绝缘层224的通过第二开口232暴露的部分。也就是说，第四开口282暴露第二上层间绝缘层224的交叠第二开口232的部分。
利用光致抗蚀剂层图案280作为蚀刻掩模，在第二层间绝缘层220中形成第二预沟槽226p。也就是说，在第二层间绝缘层220的顶表面的交叠第二开口232的部分中形成第二预沟槽226p。第二预沟槽226p形成于当形成第二下掩模图案230时第二层间绝缘层220的通过第二开口232暴露的部分中。
例如，第二预沟槽226p可以通过去除部分第二上层间绝缘层224和部分第二下层间绝缘层222而形成。第二预沟槽226p可以不暴露位于第二层间绝缘层220下面的第二蚀刻停止层210。
第二预沟槽226p可以通过例如干蚀刻工艺形成。
在形成第二预沟槽226p时，第二层间绝缘层220的没有通过第四开口282暴露的顶表面不被蚀刻。因此，在第二预沟槽226p的底表面和第二层间绝缘层220的顶表面之间存在台阶差。
在形成第二预沟槽226p之后，去除光致抗蚀剂层图案280。结果，可以暴露第二层间绝缘层220的部分顶表面以及第二掩模图案230和240。
当去除光致抗蚀剂层图案280时，还可以去除形成在第二下掩模图案230上的第二上掩模图案240，但是本公开的方面不限于此。也就是说，第二上掩模图案240可以在形成第二沟槽(图14的225)的随后工艺中被去除。
参考图14，利用第二下掩模图案230作为蚀刻掩模在第二层间绝缘层220中形成第二沟槽225和第三沟槽228。第二沟槽225包括第二上沟槽227和第二下沟槽226。
第二上沟槽227形成为对应于第二下掩模图案230的第二开口232而没有暴露第二蚀刻停止层210。第三沟槽228形成为对应于第二下掩模图案230的第三开口234而没有暴露第二蚀刻停止层210。
第二上沟槽227的底表面和第三沟槽228的底表面可以与第二蚀刻停止层210间隔开实质上相等的距离。第二上沟槽227和第三沟槽228可以通过去除部分第二上绝缘层224和部分第二下绝缘层222而形成。
在利用第二下掩模图案230作为蚀刻掩模形成第二上沟槽227时，在与第二预沟槽226p相应的区域形成穿过第二蚀刻停止层210的第二下沟槽226。
因为在第二预沟槽226p的底表面和第二层间绝缘层220的顶表面之间存在台阶差，如图13所示，所以在形成第二上沟槽227时第二预沟槽226p的底表面被进一步蚀刻。因为该蚀刻，第二预沟槽226p进一步朝向基板100延伸，然后穿过第二蚀刻停止层210。
因此，第二下沟槽226形成在与第二预沟槽226p相应的区域。换言之，第二下沟槽226形成在第二上沟槽227的底表面上。
位于第二层间绝缘层220下面的下图案105通过在第二层间绝缘层220中形成第二沟槽225而暴露。
参考图15，在第二下掩模图案230上形成第二衬垫层250。第二衬垫层250形成在第二沟槽225的侧壁和底表面上、在第三沟槽228的侧壁和底表面上以及在第二下掩模图案230上。
第二衬垫层250可以包括第一部分251和第二部分252。第二衬垫层250的第一部分251沿着第二上沟槽227的侧壁和底表面以及第二下沟槽226的侧壁和底表面形成。第二衬垫层250的第二部分252形成在第二下掩模图案230的顶表面上。
第二衬垫层250的第一部分251的一部分可以接触下图案105。也就是说，第二衬垫层250的形成在第二下沟槽226的底表面上的第一部分251可以接触下图案105。
第二衬垫层250的描述与第一衬垫层150的描述实质上相同，为了简要起见，将省略其重复描述。
参考图16，形成第二牺牲层262，第二牺牲层262覆盖第二衬垫层250同时填充第二沟槽225和第三沟槽228。
第二牺牲层262填充第三沟槽228以及在其中形成第二衬垫层250的第二沟槽225。第二牺牲层262形成在其上形成第二衬垫层250的第二下掩模图案230上。
第二牺牲层262形成在第二衬垫层250的在第二沟槽225和第三沟槽228中的第一部分251上以及在第二衬垫层250的在第二下掩模图案230的顶表面上的第二部分252上。
第二牺牲层262的描述与第一牺牲层162的描述实质上相同，为了简要起见，将省略其重复描述。
参考图17，在第二沟槽225和第三沟槽228中形成第二牺牲图案260。因为第二牺牲图案260形成在第二沟槽225和第三沟槽228中，所以第二衬垫层250的第二部分252通过第二牺牲图案260暴露。
去除第二牺牲层262的覆盖第二衬垫层250的部分。去除形成在第二衬垫层250的第二部分252上的第二牺牲层262。由第二牺牲层262的该部分的去除导致的剩余部分可以变成第二牺牲图案260。
结果，第二牺牲图案260形成在第二沟槽225和第三沟槽228中，第二牺牲图案260暴露第二衬垫层250的第二部分252。
第二牺牲图案260可以挡住形成在第二沟槽225中的第二衬垫层250，即，第二衬垫层250的第一部分251。更详细地，第二牺牲图案260可以保护形成在第二下沟槽226的底表面上的第二衬垫层250。
参考图18，利用第二牺牲图案260去除第二衬垫层250的第二部分252和第二下掩模图案230。因此，暴露第二层间绝缘层220，即，第二上层间绝缘层224。
第二衬垫层250的第二部分252和第二下掩模图案230可以通过例如第一湿蚀刻工艺10被去除。第二牺牲图案260可以用作第一湿蚀刻工艺10中的蚀刻掩模。
第二衬垫层250的第二部分252和第二下掩模图案230通过第一湿蚀刻工艺10的去除与以上参考图6描述的实质上相同，为了简要起见，将省略其重复描述。
参考图19，去除形成在第二沟槽225和第三沟槽228中的第二牺牲图案260。因为第二牺牲图案260的去除，第二衬垫层250的形成在第二沟槽225和第三沟槽228中的第一部分251被暴露。
也就是说，去除第二牺牲图案260，由此暴露形成在第二沟槽225和第三沟槽228中的第二衬垫层250。
参考图20，在第二上层间绝缘层224上进行顶部拐角圆化(TCR)工艺。
可以通过进行TCR工艺使第二上层间绝缘层224的顶部拐角圆化。也就是说，第二沟槽225和第三沟槽228的上部分可以通过TCR工艺圆化。
参考图21，去除第二衬垫层250，第二衬垫层250沿着第二沟槽225的侧壁和底表面以及第三沟槽228的侧壁和底表面形成。用这样的方式，暴露下图案105。
第二衬垫层250的通过去除第二牺牲图案260而暴露的第一部分151可以通过例如第二湿蚀刻工艺20去除。也就是说，下图案105通过第二湿蚀刻工艺20被暴露。
第二衬垫层250的第一部分251通过第二湿蚀刻工艺20的去除与以上参考图9描述的实质上相同，为了简要起见，将省略其重复描述。
参考图22，在第二沟槽225和第三沟槽228中形成第二上图案270。
在第二沟槽225中的第二上图案270形成在暴露的下图案105上，于是电连接到下图案105。
第二上图案270可以包括第二上势垒层272和第二上布线层273。第二上势垒层272可以沿着第二沟槽225和第三沟槽228的侧壁和底表面形成。
第二上布线层273形成在第二上势垒层272上。第二上布线层273可以通过填充在形成第二上势垒层272之后剩余的第二沟槽225和第三沟槽228而形成。
第二上图案270的描述与第一上图案170的描述实质上相同，为了简要起见，将省略其重复描述。
现在，将参考图12至图19和图23描述根据本发明构思另外的实施方式的用于制造半导体器件的方法。为了说明的方便，以下描述将集中在与根据图12至图22中显示的上述实施方式的用于制造半导体器件的方法的差异上。
图23示出了用于说明根据本发明构思另外的实施方式的制造半导体器件的方法的中间工艺步骤。
参考图19和图23，在去除第二牺牲图案260之后，去除第二衬垫层250，第二衬垫层250形成在第二沟槽225的侧壁和底表面以及第三沟槽228的侧壁和底表面上。结果，下图案105被暴露。
第二衬垫层250的通过去除第二牺牲图案260而暴露的第二部分251可以通过例如第二湿蚀刻工艺20而被去除。
接着，如图20所示，在第二上层间绝缘层224上进行顶部拐角圆化(TCR)工艺。
接着，如图22所示，在第二沟槽225和第三沟槽228中形成第二上图案270。
图24是存储卡(1200)的框图，该存储卡包括通过根据本发明构思的一些实施方式的制造方法制造的半导体器件。
参考图24，存储卡1200可以采用存储器1210，该存储器1210包括通过根据本发明构思的一些实施方式的制造方法制造的半导体器件。存储卡1200包括控制主机1230和存储器1210之间的数据交换的存储控制器1220。SRAM1221可以用作中央处理单元(CPU)1222的操作存储器。主机接口(I/F)1223装备有用于与主机1230的数据交换的数据通信协议，主机1230与存储卡1200连接。错误纠正码(ECC)单元1224可以检测并纠正包括在从存储器1210中读出的数据中的错误位。存储器I/F1225可以与存储器100进行交互。CPU1222执行用于存储控制器1220的数据交换的总体控制操作。
图25是显示信息处理系统(1300)的框图，该信息处理系统利用根据本发明构思的一些示例性实施方式的制造方法制造的半导体器件。
参考图25，信息处理系统1300可以包括连接到系统总线1360的存储系统1310、调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340和用户接口单元1350。存储系统1310可以包括存储器1311和存储控制器1312。存储系统1310可以与以上关于图24描述的存储卡1200实质上相同地配置。存储系统1310可以存储通过CPU1330处理的数据或者从外部装置提供的数据。信息处理系统1300可以应用于存储卡、固态盘(SSD)、照相机图像处理器(CIS)和/或其它各种应用芯片组。例如，存储系统1310可以配置为采用SSD或被用于SSD中。在该情形下，信息处理系统1300可以以稳定、可靠的方式处理大容量数据。
图26是电子系统的框图，该电子系统包括根据本发明构思的一些实施方式的半导体器件。
参考图26，电子系统1400可以包括根据本发明构思的一些实施方式的半导体器件。电子系统1400可以应用于无线通信器件，诸如个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动式电话、数字音乐播放器、存储卡和/或能够在无线环境中传送和/或接收信息的任何其它类型的电子设备。
电子系统1400可以包括控制器1410、输入/输出器件(I/O)1420、存储器1430和无线接口1440。这里，存储器1430可以包括根据本发明构思的各种实施方式制造的半导体器件。控制器1410可以包括微处理器、数字信号处理器、微控制器和能够执行与这些部件的功能类似的功能的逻辑器件。I/O1420可以包括键区、键盘、显示器等等。存储器1430可以存储由控制器1410处理的命令(或用户数据)。无线接口1440可以被用来发送数据到通信网络或通过无线数据网络接收数据。无线接口1440可以包括天线和/或无线收发器。根据本发明构思的一些实施方式的电子系统1400可以被用于第三代通信系统诸如CDMA、GSM、NADC、E-TDMA、WCDMA和CDMA2000。
虽然已经参考本发明构思的示例性实施方式具体显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离由权利要求限定的本发明构思的精神和范围。因此，期望本实施方式在各方面都被理解为示例性的而非限制性的，参考权利要求而不是上述描述来表示本发明的范围。
本申请要求享有2014年9月16日在韩国知识产权局提交的韩国专利申请No.10-2014-0122856的优先权以及从其产生的所有权益，其公开通过整体引用合并于此。

Claims (20)

1.一种用于制造半导体器件的方法，所述方法包括：
在包括下图案的基板上顺序地形成层间绝缘层和硬掩模图案，所述硬掩模图案中包括第一开口；
利用所述硬掩模图案在所述层间绝缘层中形成沟槽，其中所述沟槽暴露所述下图案；
形成衬垫层，所述衬垫层包括沿着所述沟槽的侧壁和底表面延伸的第一部分以及沿着所述硬掩模图案的顶表面延伸的第二部分；
在所述沟槽中形成牺牲图案，其中所述牺牲图案暴露所述衬垫层的所述第二部分；
利用所述牺牲图案去除所述衬垫层的所述第二部分和所述硬掩模图案；以及
在去除所述硬掩模图案之后，去除所述牺牲图案以暴露所述衬垫层的第一部分。
2.根据权利要求1所述的方法，还包括：
通过去除所述衬垫层的暴露的第一部分而暴露所述下图案；以及
在所述沟槽中在所述暴露的下图案上形成上图案。
3.根据权利要求2所述的方法，其中利用在所述下图案和所述衬垫层之间具有蚀刻选择性的湿蚀刻剂去除所述衬垫层的暴露的第一部分。
4.根据权利要求2所述的方法，其中所述层间绝缘层包括下层间绝缘层和形成在所述下层间绝缘层上的上层间绝缘层，
其中去除所述硬掩模图案包括暴露所述上层间绝缘层，以及
所述方法还包括：在去除所述牺牲图案和去除所述衬垫层的暴露的第一部分之间或在去除所述衬垫层的暴露的第一部分和形成所述上图案之间，在所述上层间绝缘层上进行顶部拐角圆化工艺。
5.根据权利要求4所述的方法，其中，当在去除所述牺牲图案和去除所述衬垫层的暴露的第一部分之间进行所述顶部拐角圆化工艺时，去除所述牺牲图案和进行所述顶部拐角圆化工艺被原位地执行。
6.根据权利要求1所述的方法，其中形成所述牺牲图案包括：
在所述衬垫层的所述第二部分上以及在所述沟槽中形成牺牲层；以及
通过去除所述牺牲层的一部分而暴露所述衬垫层的所述第二部分以限定所述牺牲图案。
7.根据权利要求6所述的方法，其中利用干蚀刻工艺去除所述牺牲层的所述部分和所述牺牲图案。
8.根据权利要求1所述的方法，其中利用湿蚀刻工艺将所述衬垫层的第二部分和所述硬掩模图案共同去除。
9.根据权利要求1所述的方法，其中形成所述沟槽包括：
在所述硬掩模图案上形成包括第二开口的光致抗蚀剂层图案，所述第二开口交叠所述第一开口并且具有比所述第一开口小的宽度；
利用所述光致抗蚀剂层图案作为蚀刻掩模，在所述层间绝缘层中形成预沟槽；以及
在去除所述光致抗蚀剂层图案之后，利用所述硬掩模图案作为蚀刻掩模蚀刻所述层间绝缘层。
10.根据权利要求9所述的方法，其中所述沟槽包括形成为对应于所述第一开口的上沟槽以及形成在所述上沟槽的底表面上的下沟槽，以及
其中所述下沟槽由朝向所述基板延伸的所述预沟槽形成。
11.一种用于制造半导体器件的方法，所述方法包括：
在包括下图案的基板上形成下层间绝缘层、上层间绝缘层和硬掩模图案，所述硬掩模图案包括钛氮化物；
利用所述硬掩模图案在所述上层间绝缘层和所述下层间绝缘层的每个中形成暴露所述下图案的沟槽；
沿着所述沟槽的侧壁和底表面以及在所述硬掩模图案的顶表面上共形地形成铝化合物层；
在所述铝化合物层上以及在所述沟槽中形成牺牲层；
通过去除所述牺牲层的一部分而形成暴露所述硬掩模图案的顶表面上的所述铝化合物层的牺牲图案；
利用所述牺牲图案作为湿蚀刻掩模，将所述硬掩模图案的所述顶表面上的所述铝化合物层以及所述硬掩模图案共同去除；
通过去除所述牺牲图案，暴露所述沟槽中的所述铝化合物层；以及
通过利用第一湿蚀刻工艺去除在所述沟槽中的暴露的铝化合物层而暴露所述下图案。
12.根据权利要求11所述的方法，还包括：
在去除所述牺牲图案与进行所述第一湿蚀刻工艺之间或在进行第一湿蚀刻工艺之后，在所述上层间绝缘层上进行顶部拐角圆化工艺。
13.根据权利要求11所述的方法，其中：
所述下图案包括势垒层和布线层，所述势垒层包括钛和/或钛氮化物，所述布线层包括钨和/或钴；
所述铝化合物层包括铝氮化物、铝氮氧化物、铝碳氮化物、铝碳氮氧化物和/或铝氧化物；并且
所述下层间绝缘层包括低k电介质材料层。
14.一种制造半导体器件的方法，所述方法包括：
图案化在其上包括硬掩模图案的层间绝缘层以在其中限定沟槽，其中所述层间绝缘层中的所述沟槽暴露在其下面的层上的下图案；
在去除所述硬掩模图案之前，形成沿着所述沟槽的侧壁和底表面延伸的衬垫层；
进行第一蚀刻工艺以去除所述硬掩模图案而不去除所述衬垫层的沿着所述沟槽的所述底表面延伸的部分；以及
在去除所述硬掩模图案之后，进行第二蚀刻工艺以去除所述衬垫层的沿着所述沟槽的所述底表面延伸的所述部分。
15.根据权利要求14所述的方法，其中所述衬垫层接触所述下图案，其中所述第二蚀刻工艺包括在所述衬垫层和所述下图案之间是选择性的湿蚀刻工艺。
16.根据权利要求15所述的方法，其中所述下图案和所述硬掩模图案包含相同的金属。
17.根据权利要求16所述的方法，其中所述第一蚀刻工艺包括在所述硬掩模图案和所述衬垫层之间没有选择性的湿蚀刻工艺。
18.根据权利要求17所述的方法，其中进行所述第一蚀刻工艺以去除所述硬掩模图案而不去除所述衬垫层的沿着所述沟槽的所述底表面延伸的部分包括：
在覆盖所述衬垫层的所述沟槽中在其底表面上形成牺牲图案，其中所述牺牲图案暴露所述衬垫层的沿着所述沟槽的所述侧壁延伸的部分，其中所述第一蚀刻工艺去除所述硬掩模图案以及所述衬垫层的沿着所述沟槽的所述侧壁延伸且通过所述牺牲图案暴露的所述部分，
并且还包括：
在利用所述第一蚀刻工艺去除所述硬掩模图案之后，在进行所述第二蚀刻工艺之前，去除所述牺牲图案以暴露所述衬垫层的沿着所述沟槽的所述底表面延伸的所述部分。
19.根据权利要求16所述的方法，其中进行所述第二蚀刻工艺以去除所述衬垫层的沿着所述沟槽的所述底表面延伸的所述部分暴露所述下图案，并且还包括：
在利用所述第二蚀刻工艺去除所述衬垫层的沿着所述沟槽的所述底表面延伸的所述部分之后，在所述沟槽中形成上图案，其中所述上图案接触所述下图案并且与其电连接。
20.根据权利要求16所述的方法，其中图案化所述层间绝缘层以限定所述沟槽包括：
在所述硬掩模图案上形成光致抗蚀剂图案，所述光致抗蚀剂图案限定比由所述硬掩模图案限定的开口窄的开口，
利用所述光致抗蚀剂图案作为蚀刻掩模在所述层间绝缘层中形成预沟槽，其中所述预沟槽没有暴露所述下图案；然后
利用所述硬掩模图案作为蚀刻掩模蚀刻其中包括预沟槽的所述层间绝缘层以暴露所述下图案。
CN201510522886.0A 2014-09-16 2015-08-24 利用衬垫层制造半导体器件的方法 Active CN105428308B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140122856A KR102201092B1 (ko) 2014-09-16 2014-09-16 반도체 장치 제조 방법
KR10-2014-0122856 2014-09-16

Publications (2)

Publication Number Publication Date
CN105428308A true CN105428308A (zh) 2016-03-23
CN105428308B CN105428308B (zh) 2020-11-17

Family

ID=55455459

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510522886.0A Active CN105428308B (zh) 2014-09-16 2015-08-24 利用衬垫层制造半导体器件的方法

Country Status (3)

Country Link
US (1) US9396988B2 (zh)
KR (1) KR102201092B1 (zh)
CN (1) CN105428308B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878357A (zh) * 2017-05-10 2018-11-23 三星电子株式会社 制造三维半导体器件的方法
CN109698133A (zh) * 2017-10-20 2019-04-30 三星电子株式会社 包括钝化间隔物的半导体器件及其制造方法
CN113725080A (zh) * 2020-05-26 2021-11-30 爱思开海力士有限公司 形成平坦化层的方法以及使用其的图案形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
KR102624631B1 (ko) 2016-12-02 2024-01-12 삼성전자주식회사 반도체 장치
US10026647B2 (en) 2016-12-12 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-align patterning
US10707123B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of interconnect structures
US10388771B1 (en) 2018-06-28 2019-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming cut-metal-gate feature
US11658041B2 (en) * 2020-05-28 2023-05-23 Applied Materials, Inc. Methods of modifying portions of layer stacks
US11715690B2 (en) * 2020-09-24 2023-08-01 Nanya Technology Corporation Semiconductor device having a conductive contact with a tapering profile
US11935749B2 (en) * 2022-06-16 2024-03-19 Nanya Technology Corporation Method of manufacturing semiconductor structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030015732A1 (en) * 2001-06-16 2003-01-23 Byung-Jun Park Integrated circuits having self-aligned metal contact structures and methods of fabricating the same
US20050136686A1 (en) * 2003-12-17 2005-06-23 Kim Do-Hyung Gap-fill method using high density plasma chemical vapor deposition process and method of manufacturing integrated circuit device
CN101211767A (zh) * 2006-12-27 2008-07-02 东部高科股份有限公司 制造半导体器件的方法
CN101599419A (zh) * 2008-06-03 2009-12-09 中芯国际集成电路制造(北京)有限公司 沟槽的形成方法
CN101894793A (zh) * 2009-05-21 2010-11-24 新加坡格罗方德半导体制造私人有限公司 具有硅通孔的集成电路系统及其制造方法
CN101996928A (zh) * 2009-08-14 2011-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US20120146221A1 (en) * 2010-12-08 2012-06-14 Shim Seung-Hyun Method for fabricating semiconductor device with side contact
CN103681600A (zh) * 2012-09-05 2014-03-26 三星电子株式会社 集成电路器件、半导体器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649515B2 (en) 1998-09-30 2003-11-18 Intel Corporation Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures
JP2001230317A (ja) 2000-02-15 2001-08-24 Nec Corp 多層配線構造の形成方法及び半導体装置の多層配線構造
TW451449B (en) 2000-08-17 2001-08-21 United Microelectronics Corp Manufacturing method of dual damascene structure
US6613666B2 (en) 2001-12-07 2003-09-02 Applied Materials Inc. Method of reducing plasma charging damage during dielectric etch process for dual damascene interconnect structures
US20030139034A1 (en) 2002-01-22 2003-07-24 Yu-Shen Yuang Dual damascene structure and method of making same
KR100436770B1 (ko) 2002-07-18 2004-06-23 주식회사 하이닉스반도체 반도체 소자의 메탈 라인 형성 방법
KR100462884B1 (ko) 2002-08-21 2004-12-17 삼성전자주식회사 희생충진물질을 이용한 반도체 장치의 듀얼다마신배선형성방법
US20050059234A1 (en) 2003-09-16 2005-03-17 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
KR20050046428A (ko) 2003-11-14 2005-05-18 삼성전자주식회사 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법
KR100583957B1 (ko) * 2003-12-03 2006-05-26 삼성전자주식회사 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법
KR20050116479A (ko) 2004-06-07 2005-12-13 삼성전자주식회사 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는방법
KR100607355B1 (ko) * 2004-12-21 2006-07-31 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성 방법
US7713865B2 (en) * 2005-06-24 2010-05-11 International Business Machines Corporation Preventing damage to metal using clustered processing and at least partially sacrificial encapsulation
US20070105362A1 (en) * 2005-11-09 2007-05-10 Kim Jae H Methods of forming contact structures in low-k materials using dual damascene processes
KR100755126B1 (ko) * 2005-12-16 2007-09-04 동부일렉트로닉스 주식회사 반도체소자의 구리배선 형성 방법
US8481423B2 (en) 2007-09-19 2013-07-09 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics
US7781332B2 (en) 2007-09-19 2010-08-24 International Business Machines Corporation Methods to mitigate plasma damage in organosilicate dielectrics using a protective sidewall spacer
US7968506B2 (en) 2008-09-03 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Wet cleaning stripping of etch residue after trench and via opening formation in dual damascene process
KR101774300B1 (ko) * 2011-07-18 2017-09-05 삼성전자 주식회사 반도체 장치의 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030015732A1 (en) * 2001-06-16 2003-01-23 Byung-Jun Park Integrated circuits having self-aligned metal contact structures and methods of fabricating the same
US20050136686A1 (en) * 2003-12-17 2005-06-23 Kim Do-Hyung Gap-fill method using high density plasma chemical vapor deposition process and method of manufacturing integrated circuit device
CN101211767A (zh) * 2006-12-27 2008-07-02 东部高科股份有限公司 制造半导体器件的方法
CN101599419A (zh) * 2008-06-03 2009-12-09 中芯国际集成电路制造(北京)有限公司 沟槽的形成方法
CN101894793A (zh) * 2009-05-21 2010-11-24 新加坡格罗方德半导体制造私人有限公司 具有硅通孔的集成电路系统及其制造方法
CN101996928A (zh) * 2009-08-14 2011-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US20120146221A1 (en) * 2010-12-08 2012-06-14 Shim Seung-Hyun Method for fabricating semiconductor device with side contact
CN103681600A (zh) * 2012-09-05 2014-03-26 三星电子株式会社 集成电路器件、半导体器件及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878357A (zh) * 2017-05-10 2018-11-23 三星电子株式会社 制造三维半导体器件的方法
CN108878357B (zh) * 2017-05-10 2023-09-15 三星电子株式会社 制造三维半导体器件的方法
CN109698133A (zh) * 2017-10-20 2019-04-30 三星电子株式会社 包括钝化间隔物的半导体器件及其制造方法
CN109698133B (zh) * 2017-10-20 2024-02-06 三星电子株式会社 包括钝化间隔物的半导体器件及其制造方法
CN113725080A (zh) * 2020-05-26 2021-11-30 爱思开海力士有限公司 形成平坦化层的方法以及使用其的图案形成方法
CN113725080B (zh) * 2020-05-26 2024-03-26 爱思开海力士有限公司 形成平坦化层的方法以及使用其的图案形成方法

Also Published As

Publication number Publication date
US9396988B2 (en) 2016-07-19
KR102201092B1 (ko) 2021-01-11
US20160079115A1 (en) 2016-03-17
CN105428308B (zh) 2020-11-17
KR20160032558A (ko) 2016-03-24

Similar Documents

Publication Publication Date Title
CN105428308A (zh) 利用衬垫层制造半导体器件的方法
US10497647B2 (en) Semiconductor devices and methods of fabricating the same
US9640534B2 (en) Semiconductor device having high-k film and metal gate
US9558994B2 (en) Semiconductor devices and methods of fabricating the same
CN108133934B (zh) 半导体装置
US9865602B2 (en) Semiconductor devices having bit lines and method of fabricating the same
US8993436B2 (en) Method for fabricating semiconductor device that includes forming passivation film along side wall of via hole
KR102399345B1 (ko) 반도체 장치의 제조 방법
KR102379267B1 (ko) 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자
KR20150116681A (ko) 반도체 소자 및 그 제조 방법
KR101994237B1 (ko) 반도체 장치 및 그 제조 방법
US20150371989A1 (en) Method for manufacturing a semiconductor device
KR101986126B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
US7968447B2 (en) Semiconductor device and methods of manufacturing the same
KR20130100463A (ko) 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
CN103985740A (zh) 半导体器件及其制造方法
KR20160110945A (ko) 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥트 층들을 형성하기 위한 방법들
US9293343B2 (en) Method of forming patterns of semiconductor device
US9293410B2 (en) Semiconductor device
US20140273432A1 (en) Fabricating method of semiconductor device
KR20140071031A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant