CN108878357B - 制造三维半导体器件的方法 - Google Patents

制造三维半导体器件的方法 Download PDF

Info

Publication number
CN108878357B
CN108878357B CN201810445608.3A CN201810445608A CN108878357B CN 108878357 B CN108878357 B CN 108878357B CN 201810445608 A CN201810445608 A CN 201810445608A CN 108878357 B CN108878357 B CN 108878357B
Authority
CN
China
Prior art keywords
mask
pattern
hard mask
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810445608.3A
Other languages
English (en)
Other versions
CN108878357A (zh
Inventor
权容贤
张大铉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108878357A publication Critical patent/CN108878357A/zh
Application granted granted Critical
Publication of CN108878357B publication Critical patent/CN108878357B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

一种制造三维半导体器件的方法，所述方法包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成所述第一硬掩模图案。

Description

制造三维半导体器件的方法
相关申请的交叉引用
本申请要求于2017年5月10日递交的韩国专利申请No.10-2017-0058204的优先权，其全部内容通过引用合并于此。
背景技术
本公开涉及制造半导体器件的方法，更具体地，涉及制造三维半导体器件的方法。
已经集成了半导体器件以满足用户期望的性能和制造成本。由于半导体器件的集成是确定产品价格的重要因素，因此越来越特别期望高集成度。典型的二维或平面半导体器件的集成可以主要由单位存储单元占据的面积来确定，使得其受到用于形成精细图案的技术水平的很大影响。然而，用于增加图案细度的昂贵的工艺设备可能对二维或平面半导体器件的集成的增加设置实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的实施例提供了一种制造具有增强的可靠性的三维半导体器件的方法。
本发明构思的目的不限于上述目的，根据以下描述，本领域技术人员将清楚地理解上文未提及的其他目的。
根据本发明构思的示例实施例，一种制造三维半导体器件的方法可以包括：在包括图案区和与图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层，第一硬掩模层和第二硬掩模层分别用于形成第一硬掩模图案和第二硬掩模图案；图案化所述第二硬掩模层以形成所述第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成包括所述图案区上的多个蚀刻掩模孔和所述缓冲区上的至少一个缓冲掩模孔的所述第一硬掩模图案，所述多个蚀刻掩模孔暴露所述下层的顶表面，所述至少一个缓冲掩模孔具有与所述下层的顶表面间隔开的底表面。
根据本发明构思的示例实施例，一种制造三维半导体器件的方法可以包括：提供包括图案区和所述图案区之间的缓冲区的衬底；在所述衬底上形成薄层结构，所述薄层结构包括交替且竖直堆叠的牺牲层和绝缘层；在所述薄层结构上形成第一硬掩模图案，所述第一硬掩模图案包括所述缓冲区上的至少一个缓冲掩模孔和所述图案区中的每个图案区上的多个蚀刻掩模孔，所述至少一个缓冲掩模孔具有与所述薄层结构的顶表面间隔开的底表面，所述多个蚀刻掩模孔暴露所述薄层结构的顶表面；以及使用第一硬掩模图案作为蚀刻掩模各向异性地蚀刻所述薄层结构。
根据本发明构思的示例实施例，一种制造三维半导体器件的方法可以包括：在包括图案区和图案区之间的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层；在所述第二硬掩模层上形成第一掩模图案，所述第一掩模图案包括所述缓冲区上的第一开口；使用所述第一掩模图案作为蚀刻掩模来蚀刻所述第二硬掩模层的一部分以形成凹部；去除所述第一掩模图案；在所述第二硬掩模层上形成第二掩模图案，所述第二掩模图案填充所述凹部并且包括所述图案区上的第二开口；使用第二掩模图案作为蚀刻掩模蚀刻第二硬掩模层以形成第一掩模孔；以及蚀刻第一硬掩模层以在图案区上形成暴露下层的蚀刻掩模孔，当蚀刻第一硬掩模层时，包括凹部和第一掩模孔的第二硬掩模层被用作蚀刻掩模。
附图说明
图1图示了示出根据本发明构思的示例实施例的三维半导体存储器件的单元阵列的平面图。
图2、图4和图6至图12图示了沿着图1的线I-I′截取的横截面图，其示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
图3A至图3F图示了根据本发明构思的示例实施例的在制造三维半导体存储器件的方法中使用的图2中所示的第一掩模图案的平面图。
图5A至图5F图示了根据本发明构思的示例实施例的在制造三维半导体存储器件的方法中使用的图4中所示的第二掩模图案的平面图。
具体实施方式
下文将结合附图详细讨论根据本发明构思的示例实施例的制造三维半导体器件的方法。
图1图示了示出根据本发明构思的示例实施例的三维半导体存储器件的单元阵列的平面图。图2、图4和图6至图12图示了沿着图1的线I-I′截取的横截面图，其示出了根据本发明构思的示例实施例的制造三维半导体存储器件的方法。
图3A至图3F图示了根据本发明构思的示例实施例的在制造三维半导体存储器件的方法中使用的图2中所示的第一掩模图案的平面图。
图5A至图5F图示了根据本发明构思的示例实施例的在制造三维半导体存储器件的方法中使用的图4中所示的第二掩模图案的平面图。
参考图1和图2，薄层结构110可以形成在衬底10上。薄层结构110可以包括例如交替且重复堆叠的牺牲层SL和绝缘层ILD。在一些示例实施例中，薄层结构110可以包括交替并排设置的图案区R1和缓冲区R2。图案区R1可以具有比缓冲区R2的面积更大的面积。
衬底10可以是或可以包括具有半导体特性的材料(例如，硅晶片)、绝缘材料(例如，玻璃)以及覆盖有绝缘材料的半导体或导体中的一种。例如，衬底10可以是具有第一导电类型的硅晶片。
牺牲层SL可以由可以蚀刻的相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，牺牲层SL和绝缘层ILD可以相对于用于湿法蚀刻的化学溶液呈现出高的蚀刻选择性，并且相对于用于干法蚀刻的蚀刻气体呈现出低的蚀刻选择性。
例如，牺牲层SL和绝缘层ILD可以包括彼此呈现出不同的蚀刻选择性的绝缘材料。例如，牺牲层SL可以由氮化硅层形成，且绝缘层ILD可以由氧化硅层形成。
在一些实施例中，牺牲层SL可以具有基本上相同的厚度，例如，针对每一层具有相同的厚度。备选地，牺牲层SL中的最下面的牺牲层可以比牺牲层SL中的其他牺牲层更厚。类似地，绝缘层ILD可以针对每一层具有相同或基本上相同的厚度，或者绝缘层ILD中的一个或多个绝缘层可以具有与绝缘层ILD中的其它绝缘层不同的厚度。
在形成薄层结构110之前，可以形成覆盖衬底10的顶表面的缓冲绝缘层11。缓冲绝缘层11可以是或者可以包括通过沉积或热氧化形成的氧化硅层。
在一些示例实施例中，薄层结构110可以具有竖直厚度，例如，根据半导体存储器件的集成而变化的高度。例如，可以基于绝缘层ILD和牺牲层SL的堆叠的数量来改变薄层结构110的竖直厚度。
在形成薄层结构110之后，可以在图案区R1上形成穿透薄层结构110的通道孔。当形成通道孔时，可以期望相对于厚度大的薄层结构110呈现出蚀刻选择性(例如，良好或优异的蚀刻选择性)的掩模结构。例如，在形成薄层结构110之后，可以在薄层结构110上设置有第一硬掩模图案，第一硬掩模图案用作用于形成穿透薄层结构110的通道孔所需的蚀刻掩模。下面参考图2至图6来详细解释第一硬掩模图案的形成。
参考图2，第一硬掩模层120和第二硬掩模层130可以堆叠，例如，顺序堆叠在薄层结构110上。
第一硬掩模层120可以包括在蚀刻薄层结构110的过程中相对于薄层结构110呈现出蚀刻选择性的材料。第一硬掩模层120可以使用化学气相沉积和/或旋涂来形成。第一硬掩模层120可以具有根据薄层结构110的厚度而变化的厚度。
第一硬掩模层120可以包括：诸如氧化硅、氮化硅、氮氧化硅或多晶硅的含硅材料；诸如无定形碳层(ACL)或旋涂硬掩模(SOH)层的含碳材料；诸如钨之类的含金属材料；或有机材料。第一硬掩模层120可以由例如SOH层或无定形碳层形成或包括例如SOH层或无定形碳层。SOH层可以包括基于碳的SOH层或基于硅的SOH层。
第二硬掩模层130可以包括在蚀刻第一硬掩模层120的过程中相对于第一硬掩模层120呈现出蚀刻选择性的材料。可以使用化学气相沉积或旋涂来形成(例如，沉积)第二硬掩模层130。第二硬掩模层130可以比第一硬掩模层120更薄。第二硬掩模层130可以包括例如含硅材料，例如多晶硅、SiON、SiO2、Si3N4、SiCN和/或SiC。
第一掩模图案140可以形成在第二硬掩模层130上。第一掩模图案140可以具有设置在薄层结构110的缓冲区R2上的第一开口141。例如，第一掩模图案140可以通过以下方式来形成：在第二硬掩模层130上涂覆光刻胶材料以形成光刻胶层，然后在光刻胶层上执行曝光和显影工艺。
在一些示例实施例中，第一开口141可以沿第二方向D2具有第一宽度W1，第一宽度W1可以小于第一开口141之间沿第二方向D2的间隔距离。例如，第一宽度W1可以小于第一开口141之间沿第二方向D2的间隔距离的约五分之一。
根据图3A所示的实施例，第一掩模图案140的第一开口141可以均具有沿第一方向D1延伸的线性形状，并且可以以规则距离彼此间隔开。
根据图3B所示的实施例，第一掩模图案140的第一开口141可以均具有或包括具有沿第一方向D1的长轴的棒形、矩形或椭圆形状。第一开口141可以沿第一方向D1和第二方向D2彼此间隔开。例如，第一开口141可以沿第二方向D2以第二距离间隔开，并且沿第一方向D1以小于第二距离的第一距离间隔开。
根据图3C所示的示例实施例，第一掩模图案140的第一开口141可以具有以直线排列的圆形形状，并且可以被布置为沿第一方向D1延伸并且沿第二方向D2彼此间隔开的列。
根据图3D所示的示例实施例，第一掩模图案140的第一开口141可以均具有沿第一方向D1延伸的线性形状，并且每个缓冲区R2可以设置有沿第二方向D2彼此间隔开的多个第一开口141。
根据图3E所示的示例实施例，第一掩模图案140的第一开口141可以均具有圆形形状，并且每个缓冲区R2可以设置有沿第一方向D1延伸的布置成列(例如，两列或三列)的多个第一开口141。例如，第一开口141可以沿第一方向D1布置，其沿第二方向D2形成彼此间隔开的多个列。
根据图3F所示的实施例，第一掩模图案140的第一开口141可以沿第一方向D1布置，以构成包括多个列(例如第一列至第三列)的列组。第一列上的第一开口141可以与第二列和第三列上的其他第一开口141对角设置。例如，列组可以包括沿第一方向D1以Z字形方式布置的第一开口141。
返回参考图2，具有第一开口141的第一掩模图案140可以用作蚀刻掩模以部分地蚀刻第二硬掩模层130，从而在第二硬掩模层130上形成凹部131。第二硬掩模层130可以在凹部131处减小厚度，然后第二硬掩模层130的部分可以保留在凹部131下方。凹部131可以具有与图3A至图3F中所示的第一开口141的形状相同或相似的各种形状。在一些实施例中，第一开口141的第一宽度W1可以对应于凹部131沿第二方向D2的第一宽度。
当在第二硬掩模层130上形成凹部131之后，可以去除第一掩模图案140。
参考图1和图4，第二掩模图案150可以形成在第二硬掩模层130上以填充凹部131。第二掩模图案150可以具有设置在薄层结构110的图案区R1上的第二开口151。在一些实施例中，第二开口151可以均具有沿第二方向D2大于凹部131的第一宽度W1的第二宽度W2。
例如，第二掩模图案150可以通过以下方式来形成：在第二硬掩模层130上涂覆光刻胶材料以形成光刻胶层，然后在光刻胶层上执行曝光和显影工艺。
参考图5A至图5F，在每个图案区R1上，第二开口151可以以Z字形或矩阵方式沿第一方向D1布置。单列可以由沿第一方向D1彼此间隔开的至少多个第二开口151构成，并且每个图案区R1可以设置有由第二开口151构成的多个列。包括在沿第一方向D1布置的第二开口151中的列的数量不限于图中所示的数量。例如，在每个图案区R1上，列的数量可以被不同地改变为3、4、5、6、8、11、12或更高。
在平面图中，每个凹部131和其最邻近的第二开口151可以以距离A间隔开，该距离可以小于沿第二方向D2彼此相邻的第二开口151之间的最大距离B。例如，具有第一宽度W1的凹部131可以位于第二开口151之间，每个第二开口151具有大于第一宽度W1的第二宽度W2。每个凹部131与其最邻近的第二开口151之间的距离A可以与彼此最邻近的第二开口151之间的距离C相同或基本相同或大于该距离C。
返回参考图4，具有第二开口151的第二掩模图案150可以在各向异性地蚀刻第二硬掩模层130期间用作蚀刻掩模，从而形成具有第一掩模孔133的第二硬掩模图案130a。第一硬掩模层120可以通过第二硬掩模图案130a的第一掩模孔133暴露。在一些实施例中，当形成第一掩模孔133时，由于凹部131填充有第二掩模图案150，所以第一硬掩模层120可以不暴露在缓冲区R2上。
在形成第二硬掩模图案130a之后，可以去除第二掩模图案150。
参考图1和图6，第一硬掩模层120可以经历第一蚀刻工艺，其中第二硬掩模图案130a用作蚀刻掩模。
在一些实施例中，第一蚀刻工艺可以使第一硬掩模层120具有图案区R1上的初步掩模孔121，并且还可以使第二硬掩模图案130a具有缓冲区R2上的第二掩模孔135。例如，可以执行第一蚀刻工艺，使得初步掩模孔121的深度d可以均比第一硬掩模层120的厚度减少量t1-t2大大约5倍，并且第一硬掩模层120的部分可以保留在初步掩模孔121下方。
当执行第一蚀刻工艺时，可以减小第二硬掩模图案130a的厚度。因此，凹部131下方的第二硬掩模图案130a可以被蚀刻以形成第一硬掩模层120暴露到的第二掩模孔135。
参考图1和图7，第一硬掩模层120可以经历第二蚀刻工艺，其中，具有第一掩模孔133和第二掩模孔135的第二硬掩模图案130a用作蚀刻掩模。可以在相同条件下连续执行第一硬掩模层120上的第一蚀刻工艺和第二蚀刻工艺。
第二蚀刻工艺可以形成第一硬掩模图案120a，第一硬掩模图案120a包括图案区R1上的蚀刻掩模孔123和缓冲区R2上的缓冲掩模孔125。在第二蚀刻工艺期间，第一硬掩模层120可以在其暴露于初步掩模孔121的部分上被蚀刻，从而形成图案区R1上的蚀刻掩模孔123。
类似地，当执行第二蚀刻工艺时，第一硬掩模层120可以在其暴露于第二掩模孔135的其他部分上被蚀刻，从而形成缓冲区R2上的缓冲掩模孔125。由于第一硬掩模层120在缓冲区R2上的厚度大于在初步掩模孔121下方的厚度，因此当执行第二蚀刻工艺以形成蚀刻掩模孔123时，薄层结构110可以不暴露在缓冲区R2上。在第二蚀刻工艺期间，第二硬掩模图案130a的厚度可以减小。在形成第一硬掩模图案120a之后，可以去除第二硬掩模图案130a。
参考图1和图8，第一硬掩模图案120a可以用作用于蚀刻的蚀刻掩模，该蚀刻各向异性地蚀刻薄层结构110和缓冲绝缘层11，以形成图案区R1上的边缘通道孔ECH和中心通道孔CCH。衬底10的顶表面可以暴露于穿透薄层结构110和缓冲绝缘层11的边缘通道孔ECH和中心通道孔CCH。各向异性蚀刻工艺可以使每个通道孔CH具有小于上部宽度的下部宽度并且具有倾斜的内侧壁。此外，各向异性蚀刻工艺可以对衬底10的顶表面进行过蚀刻，使得衬底10可以在暴露于边缘通道孔ECH和中心通道孔CCH的顶表面上凹入。
更详细地，蚀刻离子可以由用于形成边缘通道孔ECH和中心通道孔CCH的各向异性蚀刻工艺的蚀刻气体的电离产生。第一硬掩模图案120a可以允许蚀刻离子散射在蚀刻掩模孔123的侧壁上，使得蚀刻离子可以集中在通道孔CH的内侧壁的一部分上。因此，通道孔CH的宽度可以在其部分上增加。结果，薄层结构110可以在其上部(例如，在最上面的绝缘层ILD上)具有负倾斜侧壁。
在一些实施例中，当执行各向异性蚀刻工艺以形成边缘通道孔ECH和中心通道孔CCH时，第一硬掩模图案120a的厚度可以减小并且蚀刻掩模孔123的上部宽度可以增加。在一些实施例中，取决于位于蚀刻掩模孔123聚集的图案区R1上还是位于形成缓冲掩模孔125的缓冲区R2上，第一硬掩模图案120a的蚀刻量可以不同。
例如，由于图案区R1和缓冲区R2之间的图案差异，图案区R1可以具有蚀刻气体，蚀刻气体在其中心部分上的量大于在其边缘部分上的量。因此，当执行形成边缘通道孔ECH和中心通道孔CCH的各向异性蚀刻工艺时，图案区R1上的第一硬掩模图案120a的厚度减小可以大于缓冲区R2上的第一硬掩模图案120a的厚度减小。在一些实施例中，由于第一硬掩模图案120a在缓冲区R2上具有缓冲掩模孔125，所以图案区R1可以在类似的蚀刻条件下在其中心部分和边缘部分处被蚀刻。例如，由于在缓冲区R2上存在缓冲掩模孔125，所以当执行各向异性蚀刻工艺时，提供给蚀刻掩模孔123的蚀刻离子可以具有图案区R1的中心部分和边缘部分之间减小的倾角差。因此，第一硬掩模图案120a可以具有缓冲区R2和图案区R1之间减小的厚度差。结果，可以减小图案区R1的边缘部分上的边缘通道孔ECH由于散射或倾斜入射的蚀刻离子引起的尺寸变小或弯曲的可能性，或者可以防止图案区R1的边缘部分上的边缘通道孔ECH由于散射或倾斜入射的蚀刻离子引起的尺寸变小或弯曲。例如，图案区R1的边缘部分上的边缘通道孔ECH在尺寸和/或形状方面可以与图案区R1的中心部分上的中心通道孔CCH的尺寸和/或形状仅略微不同或者没有任何不同。
在用于形成边缘通道孔ECH和中心通道孔CCH的各向异性蚀刻工艺期间，第一硬掩模图案120a可以不被去除而是保留在缓冲掩模孔125下方。因此，当形成边缘通道孔ECH和中心通道孔CCH时，可以减小薄层结构110在缓冲区R2上被蚀刻的可能性，例如防止该薄层结构110在缓冲区R2上被蚀刻。
在图案区R1上形成边缘通道孔ECH和中心通道孔CCH之后，可以执行用于去除第一硬掩模图案120a的工艺。
参考图1和图9，竖直结构VS可以形成在边缘通道孔ECH和中心通道孔CCH中。例如，竖直结构VS的形成可以包括在每个通道孔CH中形成下部半导体图案LSP和上部半导体图案USP。
可以通过执行使用暴露于边缘通道孔ECH和中心通道孔CCH的衬底10作为籽晶层的选择性外延生长(SEG)工艺来形成下部半导体图案LSP。因此，下部半导体图案LSP可以形成为具有填充通道孔CH的下部的柱状形状。下部半导体图案LSP的顶表面可以比牺牲层SL中的最下面的牺牲层的顶表面更高。
下部半导体图案LSP可以由但不限于单晶硅或多晶硅形成。例如，下部半导体图案LSP可以由碳纳米结构、有机半导体和化合物半导体之一形成。下部半导体图案LSP可以具有与衬底10的导电类型相同的导电类型。在选择性外延生长工艺中，下部半导体图案LSP可以原位掺杂有杂质。备选地或附加地，杂质可以在其形成之后被离子注入到下部半导体图案LSP中。
上部半导体图案USP可以形成在具有下部半导体图案LSP的通道孔CH中。上部半导体图案USP可以电连接到下部半导体图案LSP。更详细地，上部半导体图案USP可以与下部半导体图案LSP接触并且可以具有带有封闭底部的通心粉或管状形状。上部半导体图案USP的内部可以填充有绝缘材料和/或空气。上部半导体图案USP可以是未掺杂的或掺杂有杂质，所述杂质的导电类型与衬底10的导电类型相同。上部半导体图案USP可以包括硅(Si)、锗(Ge)或其混合物，并且可以是掺杂杂质的半导体或其中未掺杂杂质的本征半导体。上部半导体图案USP可以具有从单晶结构、非晶结构和多晶结构中选择的一个或多个。
导电焊盘PAD可以形成在上部半导体图案USP的每个顶端处或上。导电焊盘PAD可以包括掺杂杂质的区域或者导电材料。
在一些示例实施例中，在形成上部半导体图案USP之前，竖直绝缘图案VP可以形成在通道孔CH中。竖直绝缘图案VP可以由单个薄层或多个薄层组成或可以包括单个薄层或多个薄层。在一些实施例中，竖直绝缘图案VP可以是数据存储层的一部分。例如，竖直绝缘图案VP可以包括用作NAND闪存器件的存储元件的电荷存储层。例如，电荷存储层可以是陷阱绝缘层或包括导电纳米点的绝缘层。备选地，竖直绝缘图案VP可以包括用于相变存储器件或可变电阻存储器件的薄层。
参考图1和图10，薄层结构110可以被图案化以形成沟槽T，该沟槽T暴露衬底10。沟槽T可以沿第一方向D1延伸并且可以沿第二方向D2彼此间隔开。
形成沟槽T可以包括：形成盖绝缘层(capping insulation layer)以覆盖竖直结构VS的顶表面；在盖绝缘层上形成限定沟槽T的平面位置的掩模图案(未示出)；以及使用掩模图案作为蚀刻掩模来各向异性地蚀刻薄层结构110。形成沟槽T可以允许薄层结构110具有形成在其上的盖绝缘图案45，并且还允许牺牲层SL和绝缘层ILD露出它们的侧壁。
可以执行多种工艺，所述工艺用电极(参见图11的EL)代替暴露于沟槽T的牺牲层SL。更具体地，可以通过去除暴露于沟槽T的牺牲层SL，来形成栅极区GR。可以通过使用相对于绝缘层ILD具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL来形成栅极区GR。例如，当牺牲层SL是氮化硅层且绝缘层ILD是氧化硅层时，可以使用包括磷酸的蚀刻溶液来各向同性地蚀刻牺牲层SL以形成栅极区GR。栅极区GR可以从沟槽T水平延伸以暴露竖直绝缘图案VP的部分，并且栅极区GR中的最下面的栅极区可以暴露下部半导体图案LSP的一部分。
参考图1和图11，水平绝缘图案HP和电极EL可以形成在栅极区GR中。
形成水平绝缘图案HP和电极EL可以包括：形成共形地覆盖栅极区GR的水平绝缘层；在水平绝缘层上形成填充栅极区GR的栅极导电层；以及从沟槽T去除栅极导电层，这形成彼此竖直分离的电极EL。此外，在形成水平绝缘图案HP之前，可以在暴露于最下面的栅极区GR的下部半导体图案LSP的侧壁上形成热氧化物层13。水平绝缘图案HP可以是NAND闪速存储晶体管中的数据存储层的一部分。每个电极EL可以包括沉积(例如，顺序沉积)的阻挡金属层和金属层。阻挡金属层可以包括金属氮化物层，例如TiN、TaN或WN。金属层可以包括金属材料，例如W、Al、Ti、Ta、Co或Cu。
可以使用化学气相沉积和/或原子层沉积来形成栅极导电层。因此，可以在填充栅极区GR的同时，在沟槽T的侧壁和盖绝缘图案45的顶表面上形成栅极导电层。电极EL的形成可以形成电极结构ST，每个电极结构ST包括交替堆叠在衬底10上的绝缘层ILD和电极EL。每个电极结构ST可以被构造为使得最上面的电极EL被在选择电极SEL1和SEL2之间沿第一方向D1延伸的绝缘图案分离成选择电极SEL1和SEL2。
在形成电极结构ST之后，可以在暴露于沟槽T的衬底10中形成公共源极区域CSR。公共源极区域CSR可以沿第一方向D1平行地延伸并且可以沿第二方向D2彼此间隔开。可以通过用导电类型不同于衬底10的导电类型的杂质对衬底10进行掺杂来形成公共源极区域CSR。公共源极区域CSR可以包括例如N型杂质(例如，砷(As)和/或磷(P))。
参考图1和图12，在形成电极结构ST之后，可以在每个沟槽T中形成绝缘间隔物SP和公共源极插头CSP。
例如，形成绝缘间隔物SP可以包括：在其上形成有电极结构ST的衬底10上沉积具有均匀厚度的间隔物层，然后在间隔物层上执行回蚀工艺以暴露公共源极区域CSR。绝缘间隔物SP的厚度可以随着从电极结构ST的下部靠近电极结构ST的上部而减小。
可以沉积导电层以填充其中形成有绝缘间隔物SP的沟槽T，然后对导电层进行平坦化直到暴露盖绝缘图案45的顶表面为止，从而形成公共源极插塞CSP。第一层间介电层51可以形成为覆盖公共源极插头CSP的顶表面。
可以在第一层间介电层51上设置有第一辅线SBL、第二辅线SBL2、第三辅线SBL3和第四辅线SBL4。第一辅线SBL1到第四辅线SBL4可以沿第二方向D2具有长轴，并且可以通过下部触点LCP连接到两个相邻的竖直结构VS。第二层间介电层53可以形成在第一层间介电层51上。
可以在第二层间介电层53上设置有第一位线BL1和第二位线BL2，第一位线BL1和第二位线BL2被设置，例如交替地被设置，并沿第二方向D2延伸。第一位线BL1可以通过上部触点UCP连接到第一辅线SBL1或第二辅线SBL2，并且第二位线BL2可以通过其他上部触点UCL连接到第三辅线SBL3或第四辅线SBL4。
根据本发明构思的一些示例实施例，硬掩模图案可以在其中形成通道孔以穿透厚的薄层结构的图案区之间的空间区(或缓冲区)处具有减小的厚度。因此，可以减少空间区和图案区之间的厚度减小。
另外，当形成通道孔时，可以减少图案区的边缘部分上的通道孔由于空间区上保留的厚度大的硬掩模图案而引起的变形的可能性，或者可以防止图案区的边缘部分上的通道孔由于空间区上保留的厚度大的硬掩模图案而引起的变形。因此，图案区的边缘部分上的通道孔的尺寸和/或形状可以与图案区的中心部分上的通道孔的尺寸和/或形状仅略微不同或者没有任何不同。结果，可以实现具有增强的可靠性的三维半导体器件。
尽管已经结合附图中示出的本发明构思的实施例描述了本发明构思，但是本领域技术人员将理解的是，可以在不脱离本发明构思的技术精神和基本特征的情况下进行各种改变和修改。对于本领域技术人员来说显而易见的是，在不脱离本发明构思的范围和精神的情况下可以对其进行各种替换、修改和改变。

Claims (20)

1.一种制造三维半导体器件的方法，所述方法包括：
在包括图案区和与所述图案区相邻的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层；
图案化所述第二硬掩模层以形成第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；以及
使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以形成第一硬掩模图案，所述第一硬掩模图案包括所述图案区上的多个蚀刻掩模孔和所述缓冲区上的至少一个缓冲掩模孔，所述多个蚀刻掩模孔暴露所述下层的顶表面，所述至少一个缓冲掩模孔具有与所述下层的顶表面间隔开的底表面，
其中，所述第一硬掩模层构成单层，并且
其中，在形成所述第一硬掩模图案期间，所述第一硬掩模图案的一部分保留在所述至少一个缓冲掩模孔下方，并且所述至少一个缓冲掩模孔暴露所述第一硬掩模图案。
2.根据权利要求1所述的方法，其中，所述凹部具有第一宽度，并且所述第一掩模孔具有大于所述第一宽度的第二宽度。
3.根据权利要求1所述的方法，其中，所述缓冲掩模孔具有沿一个方向延伸的线性形状。
4.根据权利要求1所述的方法，其中，形成所述第一硬掩模图案包括：蚀刻所述第二硬掩模图案的所述凹部以形成暴露所述第一硬掩模图案的第二掩模孔。
5.根据权利要求1所述的方法，其中，所述缓冲掩模孔的深度大于所述第二硬掩模层的厚度。
6.根据权利要求4所述的方法，其中，
所述第一掩模孔以第一距离彼此间隔开，以及
所述第二掩模孔和所述第一掩模孔中的相应最邻近的第一掩模孔以等于或大于所述第一距离的第二距离间隔开。
7.根据权利要求1所述的方法，还包括：
使用所述第一硬掩模图案作为蚀刻掩模来蚀刻所述下层以在所述图案区上形成通孔，所述通孔穿透所述下层。
8.根据权利要求7所述的方法，其中，在形成所述通孔期间，所述第一硬掩模图案的一部分保留在所述缓冲掩模孔下方。
9.根据权利要求1所述的方法，其中，形成所述第二硬掩模图案包括：
在所述第二硬掩模层上形成第一掩模图案，所述第一掩模图案包括所述缓冲区上的第一开口；
使用所述第一掩模图案作为蚀刻掩模来蚀刻所述第二硬掩模层的一部分以形成所述凹部；
去除所述第一掩模图案；
在所述第二硬掩模层上形成第二掩模图案，所述第二掩模图案填充所述凹部，并且包括所述图案区上的第二开口；以及
使用所述第二掩模图案作为蚀刻掩模蚀刻所述第二硬掩模层以形成所述第一掩模孔。
10.一种制造三维半导体器件的方法，所述方法包括：
提供包括图案区和所述图案区之间的缓冲区的衬底；
在所述衬底上形成薄层结构，所述薄层结构包括交替且竖直堆叠的牺牲层和绝缘层；
在所述薄层结构上形成第一硬掩模图案，所述第一硬掩模图案包括所述缓冲区上的至少一个缓冲掩模孔和所述图案区中的每一个图案区上的多个蚀刻掩模孔，所述至少一个缓冲掩模孔具有与所述薄层结构的顶表面间隔开的底表面，所述多个蚀刻掩模孔暴露所述薄层结构的顶表面；以及
使用所述第一硬掩模图案作为蚀刻掩模各向异性地蚀刻所述薄层结构，
其中，在蚀刻所述薄层结构期间，所述第一硬掩模图案的一部分保留在所述至少一个缓冲掩模孔下方。
11.根据权利要求10所述的方法，其中，所述缓冲掩模孔具有第一宽度，并且所述蚀刻掩模孔具有大于所述第一宽度的第二宽度。
12.根据权利要求10所述的方法，其中，所述缓冲掩模孔具有沿一个方向延伸的线性形状。
13.根据权利要求10所述的方法，其中，所述蚀刻掩模孔沿一个方向以Z字形方式布置。
14.根据权利要求10所述的方法，其中，形成所述第一硬掩模图案包括：
在所述薄层结构上堆叠第一硬掩模层和第二硬掩模层；
图案化所述第二硬掩模层以形成第二硬掩模图案，所述第二硬掩模图案包括所述图案区上的多个第一掩模孔和所述缓冲区上的至少一个凹部，所述多个第一掩模孔暴露所述第一硬掩模层；
使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一硬掩模层，以在所述图案区上的所述第一硬掩模层中形成初步掩模孔，其中形成所述初步掩模孔包括：通过经由所述第二硬掩模图案的凹部蚀刻所述第二硬掩模图案来形成第二掩模孔；以及
通过所述第二硬掩模图案的第一掩模孔和第二掩模孔蚀刻包括初步掩模孔的第一硬掩模层。
15.根据权利要求10所述的方法，其中，各向异性地蚀刻所述薄层结构包括：在所述图案区上形成通孔，所述通孔穿透所述薄层结构并暴露所述衬底。
16.根据权利要求15所述的方法，还包括：
在相应的通孔中形成竖直半导体图案；
在所述缓冲区上形成穿透所述薄层结构的开口；
去除由所述开口暴露的所述牺牲层以在所述绝缘层之间形成空区，所述空区暴露所述竖直半导体图案的侧壁；以及
在相应的空区中形成栅电极。
17.一种制造三维半导体器件的方法，所述方法包括：
在包括图案区和所述图案区之间的缓冲区的下层上堆叠第一硬掩模层和第二硬掩模层；
在所述第二硬掩模层上形成第一掩模图案，所述第一掩模图案包括所述缓冲区上的第一开口；
使用所述第一掩模图案作为蚀刻掩模来蚀刻所述第二硬掩模层的一部分以形成凹部；
去除所述第一掩模图案；
在所述第二硬掩模层上形成第二掩模图案，所述第二掩模图案填充所述凹部并且包括所述图案区上的第二开口；
使用所述第二掩模图案作为蚀刻掩模来蚀刻所述第二硬掩模层以形成第一掩模孔；以及
蚀刻所述第一硬掩模层以在所述图案区上形成暴露下层的蚀刻掩模孔，当蚀刻所述第一硬掩模层时，包括所述凹部和所述第一掩模孔的第二硬掩模层用作蚀刻掩模。
18.根据权利要求17所述的方法，其中，所述凹部具有第一宽度，并且所述第一掩模孔具有大于所述第一宽度的第二宽度。
19.根据权利要求17所述的方法，其中，形成所述蚀刻掩模孔包括：在所述缓冲区上的所述凹部下方形成缓冲掩模孔，
所述缓冲掩模孔具有与所述下层的顶表面间隔开的底表面。
20.根据权利要求17所述的方法，还包括：
使用包括所述蚀刻掩模孔的第一硬掩模层作为蚀刻掩模各向异性地蚀刻所述下层，以形成穿透所述下层的多个通孔；以及
在相应的通孔中形成半导体图案。
CN201810445608.3A 2017-05-10 2018-05-10 制造三维半导体器件的方法 Active CN108878357B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170058204A KR102411067B1 (ko) 2017-05-10 2017-05-10 3차원 반도체 장치의 제조 방법
KR10-2017-0058204 2017-05-10

Publications (2)

Publication Number Publication Date
CN108878357A CN108878357A (zh) 2018-11-23
CN108878357B true CN108878357B (zh) 2023-09-15

Family

ID=64098042

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810445608.3A Active CN108878357B (zh) 2017-05-10 2018-05-10 制造三维半导体器件的方法

Country Status (3)

Country Link
US (1) US10522350B2 (zh)
KR (1) KR102411067B1 (zh)
CN (1) CN108878357B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908837A (zh) * 2019-11-19 2021-06-04 长鑫存储技术有限公司 半导体器件及半导体器件的制备方法
WO2021142747A1 (en) * 2020-01-17 2021-07-22 Yangtze Memory Technologies Co., Ltd. Dual deck three-dimensional nand memory and method for forming the same
JP2022029546A (ja) * 2020-08-05 2022-02-18 キオクシア株式会社 半導体記憶装置及びその製造方法
CN112259547A (zh) * 2020-10-23 2021-01-22 长江存储科技有限责任公司 半导体器件及其制作方法
US20220139915A1 (en) * 2020-11-02 2022-05-05 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming semiconductor structure
CN113097145B (zh) * 2021-03-30 2022-04-22 长鑫存储技术有限公司 半导体结构的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034760A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 三维半导体存储器器件及其制造方法
CN105428308A (zh) * 2014-09-16 2016-03-23 三星电子株式会社 利用衬垫层制造半导体器件的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100983514B1 (ko) 2003-06-30 2010-09-27 주식회사 하이닉스반도체 반도체소자 제조 방법
KR100620673B1 (ko) 2004-01-05 2006-09-13 주식회사 하이닉스반도체 포토레지스트 세정액 조성물 및 이를 이용한 패턴 형성 방법
KR100734464B1 (ko) * 2006-07-11 2007-07-03 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100895375B1 (ko) 2007-10-31 2009-04-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP5568340B2 (ja) 2010-03-12 2014-08-06 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
KR101732936B1 (ko) * 2011-02-14 2017-05-08 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20130006794A (ko) * 2011-06-23 2013-01-18 삼성전자주식회사 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
KR20130075158A (ko) * 2011-12-27 2013-07-05 삼성전자주식회사 반도체 소자의 제조 방법
KR101948222B1 (ko) 2012-06-15 2019-02-14 에스케이하이닉스 주식회사 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법
KR102105067B1 (ko) * 2013-03-15 2020-04-27 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102150251B1 (ko) 2014-09-05 2020-09-02 삼성전자주식회사 반도체 장치
KR102300728B1 (ko) 2014-10-14 2021-09-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9184060B1 (en) 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
US9812505B2 (en) * 2015-11-16 2017-11-07 Sandisk Technologies Llc Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034760A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 三维半导体存储器器件及其制造方法
CN105428308A (zh) * 2014-09-16 2016-03-23 三星电子株式会社 利用衬垫层制造半导体器件的方法

Also Published As

Publication number Publication date
CN108878357A (zh) 2018-11-23
KR102411067B1 (ko) 2022-06-21
KR20180124207A (ko) 2018-11-21
US20180330948A1 (en) 2018-11-15
US10522350B2 (en) 2019-12-31

Similar Documents

Publication Publication Date Title
US10854632B2 (en) Vertical memory devices and methods of manufacturing the same
EP3613078B1 (en) Three-dimensional memory device having conductive support structures and method of making thereof
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
EP3420595B1 (en) Within-array through-memory-level via structures
KR102416028B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR102156104B1 (ko) 3차원 메모리 디바이스를 위한 관통-메모리-레벨 비아 구조물들
CN108878357B (zh) 制造三维半导体器件的方法
EP3326207B1 (en) 3d nand device with five-folded memory stack structure configuration
US8697498B2 (en) Methods of manufacturing three dimensional semiconductor memory devices using sub-plates
KR102344862B1 (ko) 수직형 반도체 소자
US9997462B2 (en) Semiconductor memory devices
US20170148677A1 (en) Semiconductor memory device and method of fabricating the same
US10892278B2 (en) Three-dimensional semiconductor devices
US10886296B2 (en) Three-dimensional semiconductor devices including vertical structures with varied spacing
CN114730736A (zh) 具有被穿孔介电壕沟结构包围的通孔结构的三维存储器器件及其制造方法
US11515322B2 (en) Semiconductor devices
US11495542B2 (en) Semiconductor memory device and method of fabricating the same
KR102465534B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102640872B1 (ko) 3차원 반도체 장치
CN111373533B (zh) 含有氢扩散阻挡结构的三维存储器装置及其制造方法
KR20230005027A (ko) 반도체 장치의 제조방법
CN113838855A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant