JP5568340B2 - プラズマエッチング方法及びプラズマエッチング装置 - Google Patents

プラズマエッチング方法及びプラズマエッチング装置 Download PDF

Info

Publication number
JP5568340B2
JP5568340B2 JP2010055896A JP2010055896A JP5568340B2 JP 5568340 B2 JP5568340 B2 JP 5568340B2 JP 2010055896 A JP2010055896 A JP 2010055896A JP 2010055896 A JP2010055896 A JP 2010055896A JP 5568340 B2 JP5568340 B2 JP 5568340B2
Authority
JP
Japan
Prior art keywords
film
plasma etching
etching
amorphous carbon
carbon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010055896A
Other languages
English (en)
Other versions
JP2011192718A (ja
Inventor
誠泰 李
正宏 小笠原
淳一 佐々木
直人 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2010055896A priority Critical patent/JP5568340B2/ja
Priority to US13/045,988 priority patent/US8609549B2/en
Priority to CN201110062422.8A priority patent/CN102194686B/zh
Priority to TW100108295A priority patent/TWI525700B/zh
Priority to KR1020110022053A priority patent/KR101772701B1/ko
Priority to EP11157855A priority patent/EP2367199A2/en
Publication of JP2011192718A publication Critical patent/JP2011192718A/ja
Application granted granted Critical
Publication of JP5568340B2 publication Critical patent/JP5568340B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、プラズマエッチング方法及びプラズマエッチング装置に関する。
従来から、半導体装置の製造工程においては、フォトレジスト等のマスクを介してプラズマエッチング処理を行い、シリコン酸化膜等の被エッチング膜を所望のパターンに形成することが行われている。このようなプラズマエッチング装置としては、例えば、半導体ウエハ等の基板を載置する載置台を兼ねた下部電極と、この下部電極と対向するように配置された上部電極との間に高周波電力を印加してプラズマを発生させる容量結合型のプラズマエッチング装置が知られている。
上記のプラズマエッチングにより、シリコン酸化膜やシリコン窒化膜等の絶縁膜にホールを形成する工程では、ホール深さが深くなる一方、マスクの膜厚は薄くなる傾向があり、垂直なホール形状を得ることが困難になりつつある。このため、プラズマエッチングプロセスでは、良好な開口性及び選択性を得るための各種の開発がなされている。例えば、上記した容量結合型のプラズマエッチング装置では、上部電極に直流電圧を印加して、良好な開口性及び選択性を得ることのできるようにすることが提案されている（例えば、特許文献１参照。）。
特開２００８−２１７９１号公報
上記のように、プラズマエッチングプロセスでは、深さが深いホールであっても、良好な形状にエッチングすることのできる技術の開発が望まれている。
本発明は、上記従来の事情に対処してなされたもので、深さが深いホールであっても、良好な形状にエッチングすることのできるプラズマエッチング方法及びプラズマエッチング装置を提供しようとするものである。
本発明のプラズマエッチング方法の一態様は、所定のパターンが形成されたフォトレジスト層と、前記フォトレジスト層の下層に位置する有機系の反射防止膜と、前記反射防止膜の下層に位置するＳｉＯＮ膜と、前記ＳｉＯＮ膜の下層に位置するアモルファスカーボン層と、により多層マスクを構成し、前記アモルファスカーボン層の下層に位置するシリコン酸化膜又はシリコン窒化膜を最終的なマスクとなるアモルファスカーボン層のパターンによりプラズマエッチング装置を用いてプラズマエッチングするプラズマエッチング方法であって、前記プラズマエッチング装置は、処理チャンバー内に配置され基板が載置される下部電極と、前記処理チャンバー内に前記下部電極と対向するように配置された上部電極と、前記下部電極と前記上部電極との間に高周波電力を印加する高周波電源とを備え、前記シリコン酸化膜又は前記シリコン窒化膜のプラズマエッチングを開始する際の初期マスクが、前記アモルファスカーボン層の上に前記ＳｉＯＮ膜が残った状態であり、且つ、前記アモルファスカーボン層の膜厚／残った前記ＳｉＯＮ膜の膜厚≦１４であり、前記アモルファスカーボン層のプラズマエッチングは、前記上部電極に直流電圧を印加しない状態で行うことを特徴とする。
本発明によれば、深さが深いホールであっても、良好な形状にエッチングすることのできるプラズマエッチング方法及びプラズマエッチング装置を提供することができる。
本発明のプラズマエッチング方法の実施形態に係る半導体ウエハの断面構成を示す図。 本発明の実施形態に係るプラズマエッチング装置の概略構成を示す図。 実施例に係る半導体ウエハの状態を示す電子顕微鏡写真をイラスト化した図。 比較例に係る半導体ウエハの状態を示す電子顕微鏡写真をイラスト化した図。 ＳｉＯＮ膜の残膜量とアモルファスカーボン残膜量との関係を示すグラフ。 直流電圧の印加によるフォトレジストの状態の変化を示す電子顕微鏡写真。
以下、本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るプラズマエッチング方法における被処理基板としての半導体ウエハの断面構成を拡大して示すものである。また、図２は、本実施形態に係るプラズマエッチング装置の構成を示すものである。まず、図２を参照してプラズマエッチング装置の構成について説明する。
プラズマエッチング装置は、気密に構成され、電気的に接地電位とされた処理チャンバー１を有している。この処理チャンバー１は、円筒状とされ、例えばアルミニウム等から構成されている。処理チャンバー１内には、被処理基板である半導体ウエハＷを水平に支持する載置台２が設けられている。載置台２は例えばアルミニウム等で構成されており、下部電極としての機能を有する。この載置台２は、絶縁板３を介して導体の支持台４に支持されている。また、載置台２の上方の外周には、例えば単結晶シリコンで形成されたフォーカスリング５が設けられている。さらに、載置台２及び支持台４の周囲を囲むように、例えば石英等からなる円筒状の内壁部材３ａが設けられている。
載置台２には、第１の整合器１１ａを介して第１のＲＦ電源１０ａが接続され、また、第２の整合器１１ｂを介して第２のＲＦ電源１０ｂが接続されている。第１のＲＦ電源１０ａは、プラズマ発生用のものであり、この第１のＲＦ電源１０ａからは所定周波数（２７ＭＨｚ以上例えば４０ＭＨｚ）の高周波電力が載置台２に供給されるようになっている。また、第２のＲＦ電源１０ｂは、イオン引き込み用（バイアス用）のものであり、この第２のＲＦ電源１０ｂからは第１のＲＦ電源１０ａより低い所定周波数（１３．５６ＭＨｚ以下、例えば２ＭＨｚ）の高周波電力が載置台２に供給されるようになっている。一方、載置台２の上方には、載置台２と平行に対向するように、上部電極としての機能を有するシャワーヘッド１６が設けられており、シャワーヘッド１６と載置台２は、一対の電極（上部電極と下部電極）として機能するようになっている。
載置台２の上面には、半導体ウエハＷを静電吸着するための静電チャック６が設けられている。この静電チャック６は絶縁体６ｂの間に電極６ａを介在させて構成されており、電極６ａには直流電源１２が接続されている。そして電極６ａに直流電源１２から直流電圧が印加されることにより、クーロン力によって半導体ウエハＷが吸着されるよう構成されている。
支持台４の内部には、冷媒流路４ａが形成されており、冷媒流路４ａには、冷媒入口配管４ｂ、冷媒出口配管４ｃが接続されている。そして、冷媒流路４ａの中に適宜の冷媒、例えば冷却水等を循環させることによって、支持台４及び載置台２を所定の温度に制御可能となっている。また、載置台２等を貫通するように、半導体ウエハＷの裏面側にヘリウムガス等の冷熱伝達用ガス（バックサイドガス）を供給するためのバックサイドガス供給配管３０が設けられており、このバックサイドガス供給配管３０は、図示しないバックサイドガス供給源に接続されている。これらの構成によって、載置台２の上面に静電チャック６によって吸着保持された半導体ウエハＷを、所定の温度に制御可能となっている。
上記したシャワーヘッド１６は、処理チャンバー１の天壁部分に設けられている。シャワーヘッド１６は、本体部１６ａと電極板をなす上部天板１６ｂとを備えており、絶縁性部材４５を介して処理チャンバー１の上部に支持されている。本体部１６ａは、導電性材料、例えば表面が陽極酸化処理されたアルミニウムからなり、その下部に上部天板１６ｂを着脱自在に支持できるように構成されている。
本体部１６ａの内部には、ガス拡散室１６ｃが設けられ、このガス拡散室１６ｃの下部に位置するように、本体部１６ａの底部には、多数のガス通流孔１６ｄが形成されている。また、上部天板１６ｂには、当該上部天板１６ｂを厚さ方向に貫通するようにガス導入孔１６ｅが、上記したガス通流孔１６ｄと重なるように設けられている。このような構成により、ガス拡散室１６ｃに供給された処理ガスは、ガス通流孔１６ｄ及びガス導入孔１６ｅを介して処理チャンバー１内にシャワー状に分散されて供給されるようになっている。なお、本体部１６ａ等には、冷媒を循環させるための図示しない配管が設けられており、プラズマエッチング処理中にシャワーヘッド１６を所望温度に冷却できるようになっている。
上記した本体部１６ａには、ガス拡散室１６ｃへ処理ガスを導入するためのガス導入口１６ｆが形成されている。このガス導入口１６ｆにはガス供給配管１５ａが接続されており、このガス供給配管１５ａの他端には、エッチング用又はトリートメント用の処理ガスを供給する処理ガス供給源１５が接続されている。ガス供給配管１５ａには、上流側から順にマスフローコントローラ（ＭＦＣ）１５ｂ、及び開閉弁Ｖ１が設けられている。そして、処理ガス供給源１５からプラズマエッチングのための処理ガスが、ガス供給配管１５ａを介してガス拡散室１６ｃに供給され、このガス拡散室１６ｃから、ガス通流孔１６ｄ及びガス導入孔１６ｅを介して処理チャンバー１内にシャワー状に分散されて供給される。
上記した上部電極としてのシャワーヘッド１６には、ローパスフィルタ（ＬＰＦ）５１を介して可変直流電源５２が電気的に接続されている。この可変直流電源５２は、オン・オフスイッチ５３により給電のオン・オフが可能となっている。可変直流電源５２の電流・電圧ならびにオン・オフスイッチ５３のオン・オフは、後述する制御部６０によって制御されるようになっている。なお、後述のように、第１のＲＦ電源１０ａ、第２のＲＦ電源１０ｂから高周波が載置台２に印加されて処理空間にプラズマが発生する際には、必要に応じて制御部６０によりオン・オフスイッチ５３がオンとされ、上部電極としてのシャワーヘッド１６に所定の直流電圧が印加される。
処理チャンバー１の側壁からシャワーヘッド１６の高さ位置よりも上方に延びるように円筒状の接地導体１ａが設けられている。この円筒状の接地導体１ａは、その上部に天壁を有している。
処理チャンバー１の底部には、排気口７１が形成されており、この排気口７１には、排気管７２を介して排気装置７３が接続されている。排気装置７３は、真空ポンプを有しており、この真空ポンプを作動させることにより処理チャンバー１内を所定の真空度まで減圧することができるようになっている。一方、処理チャンバー１の側壁には、ウエハＷの搬入出口７４が設けられており、この搬入出口７４には、当該搬入出口７４を開閉するゲートバルブ７５が設けられている。
図中７６，７７は、着脱自在とされたデポシールドである。デポシールド７６は、処理チャンバー１の内壁面に沿って設けられ、処理チャンバー１にエッチング副生物（デポ）が付着することを防止する役割を有し、このデポシールド７６の半導体ウエハＷと略同じ高さ位置には、直流的にグランドに接続された導電性部材（ＧＮＤブロック）７９が設けられており、これにより異常放電が防止される。
上記構成のプラズマエッチング装置は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備えプラズマエッチング装置の各部を制御するプロセスコントローラ６１と、ユーザインターフェース６２と、記憶部６３とが設けられている。
ユーザインターフェース６２は、工程管理者がプラズマエッチング装置を管理するためにコマンドの入力操作を行うキーボードや、プラズマエッチング装置の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部６３には、プラズマエッチング装置で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、プラズマエッチング装置での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマエッチング装置で、半導体ウエハＷに形成されたシリコン酸化膜またはシリコン窒化膜、アモルファスカーボン層、ＳｉＯＮ膜、有機系の反射防止膜（ＢＡＲＣ）等をプラズマエッチングする手順について説明する。まず、ゲートバルブ７５が開かれ、半導体ウエハＷが図示しない搬送ロボット等により、図示しないロードロック室を介して搬入出口７４から処理チャンバー１内に搬入され、載置台２上に載置される。この後、搬送ロボットを処理チャンバー１外に退避させ、ゲートバルブ７５を閉じる。そして、排気装置７３の真空ポンプにより排気口７１を介して処理チャンバー１内が排気される。
処理チャンバー１内が所定の真空度になった後、処理チャンバー１内には処理ガス供給源１５から所定の処理ガス（エッチングガス）が導入され、処理チャンバー１内が所定の圧力に保持され、この状態で第１のＲＦ電源１０ａから載置台２に、周波数が例えば４０ＭＨｚの高周波電力が供給される。また、第２のＲＦ電源１０ｂからは、イオン引き込みのため、載置台２に周波数が例えば２．０ＭＨｚの高周波電力（バイアス用）が供給される。このとき、直流電源１２から静電チャック６の電極６ａに所定の直流電圧が印加され、半導体ウエハＷはクーロン力により静電チャック６に吸着される。
この場合に、上述のようにして下部電極である載置台２に高周波電力が印加されることにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間には電界が形成される。半導体ウエハＷが存在する処理空間には放電が生じ、それによって形成された処理ガスのプラズマにより、半導体ウエハＷ上に形成されたシリコン酸化膜またはシリコン窒化膜、アモルファスカーボン層、ＳｉＯＮ膜、有機系の反射防止膜（ＢＡＲＣ）等がエッチング処理される。
ここで、前述したとおり、プラズマ処理中にシャワーヘッド１６に直流電圧を印加することができるので次のような効果がある。すなわち、プロセスによっては、高い電子密度でかつ低いイオンエネルギーであるプラズマが要求される場合がある。このような場合に直流電圧を用いれば、半導体ウエハＷに打ち込まれるイオンエネルギーが抑えられつつプラズマの電子密度が増加されることにより、半導体ウエハＷのエッチング対象となる膜のエッチングレートが上昇すると共にエッチング対象の上部に設けられたマスクとなる膜へのスパッタレートが低下して選択性が向上する。また、フォトレジスト層を硬化させる作用があり、フォトレジスト層の残膜量を増大させることができる。
そして、上記したエッチング処理が終了すると、高周波電力の供給、直流電圧の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、半導体ウエハＷが処理チャンバー１内から搬出される。
次に、図１を参照して、本実施形態に係るプラズマエッチング方法について説明する。図１は、本実施形態における被処理基板としての半導体ウエハＷの要部断面構成を拡大して模式的に示すものである。図１（ａ）に示すように、半導体ウエハＷには、その最上層に、所定の形状にパターニングされた、つまり、所定位置にホールが形成されたフォトレジスト層１０１が形成されている。
フォトレジスト層１０１の下側には、有機系の反射防止膜（ＢＡＲＣ）１０２が形成されており、有機系の反射防止膜１０２の下側には、ＳｉＯＮ膜１０３が形成され、ＳｉＯＮ膜１０３の下側には、アモルファスカーボン層１０４が形成されている。
上記アモルファスカーボン層１０４の下側には、被エッチング層としてのシリコン酸化膜１０５（又はシリコン窒化膜）が形成されている。このシリコン酸化膜１０５の上に形成されている上記したフォトレジスト層１０１、反射防止膜１０２、ＳｉＯＮ膜１０３、アモルファスカーボン層１０４は、多層マスクを構成するものである。
そして、上記構造の半導体ウエハＷを、図２に示したプラズマエッチング装置の処理チャンバー1内に収容し、載置台２に載置して、図１（ａ）に示す状態から、フォトレジスト層１０１を最初のマスクとして、まず、有機系の反射防止膜（ＢＡＲＣ）１０２及びＳｉＯＮ膜１０３をエッチングして、図１（ｂ）の状態とする。この時、フォトレジスト層１０１の残膜量が有る程度多くなることが好ましい。
次に、残っているフォトレジスト層１０１及びエッチングされた有機系の反射防止膜（ＢＡＲＣ）１０２及びＳｉＯＮ膜１０３をマスクとして、アモルファスカーボン層１０４をエッチングして図１（ｃ）に示す状態とする。最終的には、図１（ｄ）に示すように、アモルファスカーボン層１０４をマスクとしてシリコン酸化膜１０５をエッチングする。このシリコン酸化膜１０５は厚さが２５００ｎｍ以上とされており、本実施形態では、厚さが２６００ｎｍとされている。
図１（ｃ）は、シリコン酸化膜１０５のエッチングを開始する際の初期マスクの状態を示している。このシリコン酸化膜１０５のエッチングを開始する際の初期マスクは、アモルファスカーボン層１０４（本実施形態では、厚さ８５０ｎｍ）の上にＳｉＯＮ膜１０３が残った状態となっている。本実施形態では、この時のアモルファスカーボン層１０４の膜厚と、残ったＳｉＯＮ膜１０３の膜厚との比が、
アモルファスカーボン層の膜厚／残ったＳｉＯＮ膜の膜厚≦１４
さらに好ましくは、
アモルファスカーボン層の膜厚／残ったＳｉＯＮ膜の膜厚≦１３．６
となるようにする。
すなわち、本実施形態の場合、厚さ８５０ｎｍのアモルファスカーボン層１０４の上に、略６０．０ｎｍ以上、さらに好ましくは、６２．５ｎｍ以上の厚さのＳｉＯＮ膜が残った状態を、シリコン酸化膜１０５のエッチングを開始する際の初期マスクとする。これによって、図１（ｄ）に示すように、シリコン酸化膜１０５のエッチングが終了した時点での残ったアモルファスカーボン層１０４の膜厚（残膜量）を多くすることができる。また、これによって、形状の良いシリコン酸化膜１０５のエッチングを行うことが可能となる。
図３は、実施例におけるシリコン酸化膜１０５のエッチングが終了した時点のウエハの状態を示す電子顕微鏡写真をイラスト化した図であり、図３（ａ）は、ウエハの中央部、図３（ｂ）は、ウエハの周縁部を示しており、下部に示す電子顕微鏡写真をイラスト化した図は、上部に示す電子顕微鏡写真をイラスト化した図の開口付近を拡大して示している。
この場合、シリコン酸化膜１０５のエッチングを開始する際の初期マスクは、アモルファスカーボン層１０４の膜厚／残ったＳｉＯＮ膜１０３の膜厚（残膜量）＝約１３．６であり、図３（ａ）におけるアモルファスカーボン層１０４の膜厚（残膜量）は６４５ｎｍ、図３（ｂ）におけるアモルファスカーボン層１０４の膜厚（残膜量）は６００ｎｍである。このように、最終的にエッチング終了した時点でシリコン酸化膜１０５の上に残ったアモルファスカーボン層１０４の膜厚（残膜量）を多くすると、シリコン酸化膜１０５のホール形状が略垂直となり、ボーイング等の発生を抑制することができる。なお、アモルファスカーボン層１０４の膜厚／残ったＳｉＯＮ膜１０３の膜厚（残膜量）は、約１４程度以下であればよい。
図４に、比較例におけるシリコン酸化膜１０５のエッチングが終了した時点のウエハの状態を写した電子顕微鏡写真をイラスト化した図を示す。図４（ａ）は、ウエハの中央部、図４（ｂ）は、ウエハの周縁部を示しており、下部に示す電子顕微鏡写真をイラスト化した図は、上部に示す電子顕微鏡写真をイラスト化した図の開口付近を拡大して示している。
この比較例の場合、シリコン酸化膜１０５のエッチングを開始する際の初期マスクは、アモルファスカーボン層１０４の膜厚／残ったＳｉＯＮ膜１０３の膜厚＝約１７であり、図４（ａ）におけるアモルファスカーボン層１０４の膜厚（残膜量）は５９５ｎｍ、図４（ｂ）におけるアモルファスカーボン層１０４の膜厚（残膜量）は５４５ｎｍである。このように、比較例の場合、アモルファスカーボン層１０４の膜厚（残膜量）が６００ｎｍ未満と実施例に比べて少なくなり、シリコン酸化膜１０５のホールにボーイングが発生した。
上記の実施例と比較例における最終的なアモルファスカーボン層１０４の残膜量には、略５０ｎｍの相違がある。図５は、シリコン酸化膜１０５のエッチングを開始する際の初期マスクにおけるＳｉＯＮ膜１０３の残膜増加分と、アモルファスカーボン層１０４の残膜増加分との関係を調べた結果を示している。同図に示すように、アモルファスカーボン層１０４を略４０〜６０ｎｍ余計に残すためには、初期マスクにおけるＳｉＯＮ膜の膜厚（残膜量）を１０〜１５ｎｍ程度増加させる必要があることが分かる。
上記実施例において、プラズマエッチングは、以下のレシピに従って行った。このレシピは、制御部６０の記憶部６３から読み出されて、プロセスコントローラ６１に取り込まれ、プロセスコントローラ６１がプラズマエッチング装置の各部を制御プログラムに基づいて制御することにより、読み出されたレシピ通りのプラズマエッチング処理工程が実行される。
（有機系の反射防止膜１０２及びＳｉＯＮ膜１０３のエッチング）
処理ガス：ＣＦ４／ＣＨＦ３／Ｃ４Ｆ８／Ｏ２＝２４０／６０／１０／１０ ｓｃｃｍ
圧力：１６．０Ｐａ（１２０ｍTorr）
直流電圧：１１００Ｖ（印加する直流電圧の値は、印加する高周波電力の条件によりおおよそ４００Ｖ〜１１００Ｖの範囲で印加される。）
高周波電力（ＨＦ／ＬＦ）：３００／３００Ｗ
温度（上部／側壁部／下部）：９５／６０／０℃
時間：８０秒
（アモルファスカーボン１０４のエッチング）
処理ガス：Ｏ２／ＣＯＳ＝７４０／５ ｓｃｃｍ
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（ＨＦ／ＬＦ）：２８００／３０００Ｗ
温度（上部／側壁部／下部）：９５／６０／０℃
時間：４０秒
（シリコン酸化膜１０５のエッチング）
処理ガス：Ｃ４Ｆ８／Ａｒ／Ｏ２＝６０／４５０／５９ ｓｃｃｍ
圧力：２．６６Ｐａ（２０ｍTorr）
高周波電力（ＨＦ／ＬＦ）：２０００／４５００Ｗ
直流電圧：１１００Ｖ
温度（上部／側壁部／下部）：９５／６０／０℃
時間：２分３０秒
上記の有機系の反射防止膜１０２及びＳｉＯＮ膜１０３のエッチングでは、高周波電力を、３００Ｗ／３００Ｗと低くし、かつ、酸素流量を１０ｓｃｃｍと低くしている。これによって、フォトレジスト層１０１に対する選択比を向上させることができ、アモルファスカーボン１０４のエッチングを終了した時点でのＳｉＯＮ膜１０３の残膜量を、６０ｎｍ以上と多くすることができる。なお、高周波電力を、例えば１５００Ｗ／１５００Ｗとし、酸素流量を３０ｓｃｃｍとすると、ＳｉＯＮ膜１０３の残膜は、５５ｎｍ前後に減少した。
また、有機系の反射防止膜１０２及びＳｉＯＮ膜１０３のエッチングでは、上部電極に直流電圧を印加してエッチングを行うことが好ましい。このように、上部電極に直流電圧を印加してエッチングを行うと、フォトレジスト層１０１を硬化させる作用が生じ、その残膜量を多くすることができるからである。このような作用は、上部電極と下部電極（載置台）との間隔を狭くする、例えば３０ｍｍ程度とすると、さらに顕著になる。このため、上部電極と下部電極（載置台）との間隔を狭くした状態で、上部電極に直流電圧を印加することが好ましい。
図６（ａ）〜（ｃ）は、シリコン酸化膜のエッチングにおける上部電極への直流電圧の印加と、マスク残膜量との関係を示す電子顕微鏡写真である。図６（ｃ）の電子顕微鏡写真が直流電圧の印加が無い場合、図６（ｂ）の電子顕微鏡写真が６００Ｖの直流電圧を印加した場合、図６（ａ）の電子顕微鏡写真が１０５０Ｖの直流電圧を印加した場合を示している。なお、図６（ａ）〜（ｃ）において、上部に示す電子顕微鏡写真は、半導体ウエハの上面の状態を示し、下部に示す電子顕微鏡写真は、半導体ウエハの縦断面構成を示している。
図６に示すように、上部電極への直流電圧の印加によって、マスク残膜量を、直流電圧の印加が無い場合に比べて、６００Ｖの場合略６０ｎｍ、１０５０Ｖの場合略８３ｎｍ増加させることができる。なお、図６に示した例は、シリコン酸化膜のエッチングを行った場合であるが、フッ化炭素系のエッチングガスを用いた有機系の反射防止膜等のエッチングにおいても同様の結果となる。図６に示す場合のエッチング条件は、以下のとおりである。
処理ガス：Ｃ４Ｆ８／Ｃ４Ｆ６／Ｃ３Ｆ８／Ａｒ／Ｏ２
＝３７／５／２８／４５０／５９ ｓｃｃｍ
圧力：３．９９Ｐａ（３０ｍTorr）
高周波電力（ＨＦ／ＬＦ）：１５００／４５００Ｗ
時間：６０秒
なお、通常、有機系の反射防止膜をエッチングする場合は、酸素を多く含むエッチングガスでエッチングを行う。このように酸素を多く含むエッチングガスの条件で上部電極に直流電圧を印加すると、エッチングガス中の酸素と上部電極のシリコンとが反応してシリコン酸化膜が形成されてしまう。結果、シリコン酸化膜は絶縁膜であるため、上部電極としての機能低下を招くことになる。しかし、エッチングガス中の酸素を少なくすることで、直流電圧を印加してもシリコン酸化膜が形成されることを抑制することができる。
一方、アモルファスカーボン１０４のエッチングでは、有機膜のエッチングであるため、上部電極に直流電圧は印加しないでエッチングを行う。このアモルファスカーボン１０４のエッチングでは、フォトレジスト層１０１及び有機系の反射防止膜１０２もエッチングされるので、最終的には、ＳｉＯＮ膜１０３をマスクとして、アモルファスカーボン１０４のエッチングが行われる。しかし、反射防止膜１０２及びＳｉＯＮ膜１０３のエッチング時に、フォトレジスト層１０１の残膜量を多くしておくことによって、ＳｉＯＮ膜１０３の残膜量を多くすることができる。また、このアモルファスカーボン１０４のエッチングにおいて、圧力を上昇させ、例えば圧力を６．６５Ｐａ（５０ｍTorr）程度とすることによっても、アモルファスカーボン１０４のエッチングが終了した時点でのＳｉＯＮ膜１０３の残膜量を多くすることができる。
シリコン酸化膜１０５のエッチングでは、上記したとおり、上部電極に直流電圧を印加することが好ましい。また、シリコン酸化膜１０５のエッチングでは、通常はアモルファスカーボン１０４との選択比を高めるため、デポの多いガス系でエッチングを行うが、本実施形態では、アモルファスカーボン１０４の上にＳｉＯＮ膜１０３を厚く残した状態の初期マスクを用いるため、デポの少ない条件でエッチングを行うことができる。これによって、抜け性を高め、良好な形状のホールを形成することができる。
ところで、上記のような深さの深いホールを形成する場合、ホールの底部の形状が歪むボトムディストーション（bottom distortion）が発生する場合がある。この場合、半導体ウエハＷが載置される載置台（下部電極）の温度を例えば４０℃程度にすることで、ボトムディストーションの発生を抑制することができる。
以上説明したとおり、本実施形態及び実施例によれば、深さが深いホールであっても、ボーイング等の発生を抑制して良好な形状にエッチングすることができる。なお、本発明は上記の実施形態及び実施例に限定されるものではなく、各種の変形が可能である。
Ｗ……半導体ウエハ、１０１……フォトレジスト層、１０２……有機系の反射防止膜（ＢＡＲＣ）、１０３……ＳｉＯＮ膜、１０４……アモルファスカーボン層、１０５……シリコン酸化膜。

Claims (8)

  1. 所定のパターンが形成されたフォトレジスト層と、
    前記フォトレジスト層の下層に位置する有機系の反射防止膜と、
    前記反射防止膜の下層に位置するＳｉＯＮ膜と、
    前記ＳｉＯＮ膜の下層に位置するアモルファスカーボン層と、
    により多層マスクを構成し、前記アモルファスカーボン層の下層に位置するシリコン酸化膜又はシリコン窒化膜を最終的なマスクとなるアモルファスカーボン層のパターンによりプラズマエッチング装置を用いてプラズマエッチングするプラズマエッチング方法であって、
    前記プラズマエッチング装置は、
    処理チャンバー内に配置され基板が載置される下部電極と、
    前記処理チャンバー内に前記下部電極と対向するように配置された上部電極と、
    前記下部電極と前記上部電極との間に高周波電力を印加する高周波電源とを備え、
    前記シリコン酸化膜又は前記シリコン窒化膜のプラズマエッチングを開始する際の初期マスクが、前記アモルファスカーボン層の上に前記ＳｉＯＮ膜が残った状態であり、
    且つ、前記アモルファスカーボン層の膜厚／残った前記ＳｉＯＮ膜の膜厚≦１４
    であり、
    前記アモルファスカーボン層のプラズマエッチングは、前記上部電極に直流電圧を印加しない状態で行う
    ことを特徴とするプラズマエッチング方法。
  2. 請求項１記載のプラズマエッチング方法であって、
    前記有機系の反射防止膜と、前記ＳｉＯＮ膜のエッチングは、前記上部電極に直流電圧を印加した状態で行う
    ことを特徴とするプラズマエッチング方法。
  3. 請求項１又は２に記載のプラズマエッチング方法であって、
    前記シリコン酸化膜又は前記シリコン窒化膜の膜厚が２５００ｎｍ以上である
    ことを特徴とするプラズマエッチング方法。
  4. 処理チャンバー内に配置され基板が載置される下部電極と、前記処理チャンバー内に前記下部電極と対向するように配置された上部電極と、前記処理チャンバー内に処理ガスを供給する処理ガス供給機構と、前記下部電極と前記上部電極との間に高周波電力を印加する高周波電源と、前記上部電極に直流電圧を印加する直流電源とを具備したプラズマエッチング装置であって、
    前記処理チャンバー内で、請求項１又は２に記載のプラズマエッチング方法が行われるように制御する制御部を具備したことを特徴とするプラズマエッチング装置。
  5. 所定のパターンのフォトレジスト層と、
    前記フォトレジスト層の下層に形成された有機系の反射防止膜と、
    前記反射防止膜の下層に形成されたＳｉＯＮ膜と、
    前記ＳｉＯＮ膜の下層に形成されたアモルファスカーボン層と、
    前記アモルファスカーボン層の下層に形成されたシリコン酸化膜又はシリコン窒化膜を有する基板を準備する工程と、
    前記フォトレジスト層をマスクとして、前記有機系の反射防止膜と前記ＳｉＯＮ膜をエッチングする第１のエッチング工程と、
    前記フォトレジスト層の一部は前記第１のエッチング工程後に前記有機系の反射防止膜上に残り、残った前記フォトレジスト層と前記有機系の反射防止膜及び前記ＳｉＯＮ膜をマスクとして、前記アモルファスカーボン層をエッチングする第２のエッチング工程と、
    前記ＳｉＯＮ膜の一部は前記第２のエッチング工程後に残り、残った前記ＳｉＯＮ膜と前記アモルファスカーボン層をマスクとして、前記シリコン酸化膜又はシリコン窒化膜をエッチングする第３のエッチング工程と、
    を有し、
    少なくとも前記第１のエッチング工程と前記第２のエッチング工程は、
    処理チャンバー内に配置され前記基板が載置される下部電極と、前記処理チャンバー内に前記下部電極と対向するように配置された上部電極と、前記下部電極と前記上部電極との間に高周波電力を印加する高周波電源とを具備するプラズマエッチング装置を用いて行われ、
    前記アモルファスカーボン層が第２のエッチング工程でエッチングされるとき、前記上部電極に直流電圧を印加しない状態で行う
    ことを特徴とするプラズマエッチング方法。
  6. 請求項５記載のプラズマエッチング方法であって、
    前記有機系の反射防止膜と、前記ＳｉＯＮ膜が前記第１のエッチング工程でエッチングされるとき、前記上部電極に直流電圧を印加した状態で行う
    ことを特徴とするプラズマエッチング方法。
  7. 請求項５又は６記載のプラズマエッチング方法であって、
    前記第１、第２及び第３のエッチング工程に使用するエッチングガスは、酸素ガスを含み、
    前記第１のエッチング工程のエッチングガス中の酸素ガスの割合が、前記第２及び第３のエッチング工程のエッチングガス中の酸素ガスの割合より少ない
    ことを特徴とするプラズマエッチング方法。
  8. 請求項５〜７いずれか１項記載のプラズマエッチング方法であって、
    前記第２のエッチング工程の圧力は、前記第３のエッチング工程の圧力より高い
    ことを特徴とするプラズマエッチング方法。
JP2010055896A 2010-03-12 2010-03-12 プラズマエッチング方法及びプラズマエッチング装置 Expired - Fee Related JP5568340B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2010055896A JP5568340B2 (ja) 2010-03-12 2010-03-12 プラズマエッチング方法及びプラズマエッチング装置
US13/045,988 US8609549B2 (en) 2010-03-12 2011-03-11 Plasma etching method, plasma etching apparatus, and computer-readable storage medium
CN201110062422.8A CN102194686B (zh) 2010-03-12 2011-03-11 等离子体蚀刻方法
TW100108295A TWI525700B (zh) 2010-03-12 2011-03-11 Plasma etching method, a plasma etching apparatus and a computer storage medium
KR1020110022053A KR101772701B1 (ko) 2010-03-12 2011-03-11 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체
EP11157855A EP2367199A2 (en) 2010-03-12 2011-03-11 Plasma etching method, plasma etching apparatus, and computer-readable storage medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010055896A JP5568340B2 (ja) 2010-03-12 2010-03-12 プラズマエッチング方法及びプラズマエッチング装置

Publications (2)

Publication Number Publication Date
JP2011192718A JP2011192718A (ja) 2011-09-29
JP5568340B2 true JP5568340B2 (ja) 2014-08-06

Family

ID=44352168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010055896A Expired - Fee Related JP5568340B2 (ja) 2010-03-12 2010-03-12 プラズマエッチング方法及びプラズマエッチング装置

Country Status (6)

Country Link
US (1) US8609549B2 (ja)
EP (1) EP2367199A2 (ja)
JP (1) JP5568340B2 (ja)
KR (1) KR101772701B1 (ja)
CN (1) CN102194686B (ja)
TW (1) TWI525700B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130011569A (ko) * 2011-07-22 2013-01-30 삼성전자주식회사 콘택홀 형성 방법 및 이를 형성하기에 적합한 식각 장치
KR101325557B1 (ko) * 2011-12-13 2013-11-05 주식회사 테스 비정질 탄소막 형성 방법
CN103094072B (zh) * 2011-11-01 2016-03-30 无锡华润上华科技有限公司 改善晶圆上栅极光刻关键尺寸均匀性的方法
WO2014042192A1 (ja) * 2012-09-13 2014-03-20 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
JP6063264B2 (ja) 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
JP6035117B2 (ja) * 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP5956933B2 (ja) * 2013-01-15 2016-07-27 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6255187B2 (ja) * 2013-08-20 2017-12-27 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法
JP6157385B2 (ja) 2014-03-11 2017-07-05 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
JP6637838B2 (ja) * 2016-05-26 2020-01-29 東京エレクトロン株式会社 プラズマ処理方法
KR102411067B1 (ko) 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2985858B2 (ja) * 1997-12-19 1999-12-06 日本電気株式会社 エッチング方法
KR101051276B1 (ko) * 2002-04-02 2011-07-22 다우 글로벌 테크놀로지스 엘엘씨 이중 다마신 배선의 패터닝을 위한 3층 마스킹 구조물
US7988816B2 (en) * 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
US20060071301A1 (en) 2004-10-06 2006-04-06 Luo Shing A Silicon rich dielectric antireflective coating
JP5323306B2 (ja) 2006-07-12 2013-10-23 東京エレクトロン株式会社 プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
US20080014755A1 (en) 2006-07-12 2008-01-17 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
JP2008028022A (ja) * 2006-07-19 2008-02-07 Tokyo Electron Ltd プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
US8017517B2 (en) * 2007-06-07 2011-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
KR100965775B1 (ko) * 2007-09-12 2010-06-24 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
CN102318037B (zh) * 2007-12-21 2014-03-05 朗姆研究公司 利用arc层打开的cd偏置负载控制
JP5226296B2 (ja) * 2007-12-27 2013-07-03 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2010041028A (ja) * 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
JP5289863B2 (ja) * 2008-08-28 2013-09-11 東京エレクトロン株式会社 アモルファスカーボンナイトライド膜の形成方法、多層レジスト膜、半導体装置の製造方法および制御プログラムが記憶された記憶媒体

Also Published As

Publication number Publication date
CN102194686A (zh) 2011-09-21
EP2367199A2 (en) 2011-09-21
US20110250761A1 (en) 2011-10-13
CN102194686B (zh) 2014-05-28
US8609549B2 (en) 2013-12-17
KR20110103356A (ko) 2011-09-20
KR101772701B1 (ko) 2017-08-29
JP2011192718A (ja) 2011-09-29
TW201201276A (en) 2012-01-01
TWI525700B (zh) 2016-03-11

Similar Documents

Publication Publication Date Title
JP5568340B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP6035117B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP5102653B2 (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP4912907B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP5373669B2 (ja) 半導体装置の製造方法
JP5608384B2 (ja) 半導体装置の製造方法及びプラズマエッチング装置
JP5839689B2 (ja) プラズマエッチング方法及び半導体装置の製造方法並びにコンピュータ記憶媒体
JP2010205967A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
CN101692423B (zh) 等离子体蚀刻方法
JP5226296B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP5064319B2 (ja) プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP4652140B2 (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
JP2013183063A (ja) 半導体装置の製造方法及びコンピュータ記録媒体
JP2009193989A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5804978B2 (ja) プラズマエッチング方法及びコンピュータ記録媒体
JP5840973B2 (ja) 半導体装置の製造方法及びコンピュータ記録媒体
JP5047644B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP5058478B2 (ja) 半導体装置の製造方法、プラズマ処理方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP2008181996A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140527

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140623

R150 Certificate of patent or registration of utility model

Ref document number: 5568340

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees