KR20110103356A - 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 - Google Patents

플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

깊이가 깊은 홀이어도, 양호한 형상으로 에칭할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공한다. 소정의 패턴이 형성된 포토 레지스트층과, 포토 레지스트층의 하층에 위치하는 유기계의 반사 방지막과, 반사 방지막의 하층에 위치하는 SiON막과, SiON막의 하층에 위치하는 비정질 탄소층에 의해서 다층 마스크를 구성하고, 비정질 탄소층의 하층에 위치하는 실리콘 산화막 또는 실리콘 질화막을 최종적인 마스크로 되는 비정질 탄소층의 패턴에 의해 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 실리콘 산화막 또는 실리콘 질화막의 플라즈마 에칭을 시작할 때의 초기 마스크는, 비정질 탄소층의 위에 SiON막이 남은 상태이고 또한 비정질 탄소층의 막두께/남은 SiON막의 막두께≤14이다.

Description

플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체{PLASMA ETCHING METHOD, PLASMA ETCHING APPARATUS AND COMPUTER-READABLE STORAGE MEDIUM}
본 발명은 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체에 관한 것이다．
종래부터, 반도체 장치의 제조공정에서는 포토 레지스트 등의 마스크를 이용해 플라즈마 에칭 처리를 행하여, 실리콘 산화막 등의 피에칭막을 원하는 패턴으로 형성하는 것이 실행되고 있다. 이러한 플라즈마 에칭 장치로서는, 예를 들면, 반도체 웨이퍼 등의 기판을 탑재하는 탑재대를 겸한 하부 전극과, 이 하부 전극과 대향하도록 배치된 상부 전극의 사이에 고주파 전력을 인가하여 플라즈마를 발생시키는 용량 결합형의 플라즈마 에칭 장치가 알려져 있다.
상기의 플라즈마 에칭에 의해, 실리콘 산화막이나 실리콘 질화막 등의 절연막에 홀(hole)을 형성하는 공정에서는 홀 깊이는 깊어지지만, 마스크의 막두께는 얇아지는 경향이 있기 때문에, 수직의 홀 형상을 얻는 것이 곤란하게 되고 있다. 이 때문에, 플라즈마 에칭 프로세스에서는 양호한 개구성 및 선택성을 얻기 위한 각종 개발이 이루어지고 있다. 예를 들면, 상기한 용량 결합형의 플라즈마 에칭 장치에서는 상부 전극에 직류 전압을 인가하여, 양호한 개구성 및 선택성을 얻을 수 있도록 하는 것이 제안되고 있다(예를 들면, 특허문헌 1 참조).
일본 특허공개공보 제2008-21791호
상기와 같이, 플라즈마 에칭 프로세스에서는 깊이가 깊은 홀이어도, 양호한 형상으로 에칭할 수 있는 기술의 개발이 요망되고 있다.
본 발명은 깊이가 깊은 홀이어도, 양호한 형상으로 에칭할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공한다.
본 발명의 일형태에 따른 플라즈마 에칭 방법은 소정의 패턴이 형성된 포토 레지스트층과, 상기 포토 레지스트층의 하층에 위치하는 유기계의 반사 방지막과, 상기 반사 방지막의 하층에 위치하는 SiON막과, 상기 SiON막의 하층에 위치하는 비정질 탄소층(amorphous carbon layer)에 의해 다층 마스크를 구성하고, 상기 비정질 탄소층의 하층에 위치하는 실리콘 산화막 또는 실리콘 질화막을 최종 마스크가 되는 비정질 탄소층의 패턴에 의해 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 상기 실리콘 산화막 또는 상기 실리콘 질화막의 플라즈마 에칭을 시작할 때의 초기 마스크는, 상기 비정질 탄소층의 위에 상기 SiON막이 남은 상태이고 또한 상기 비정질 탄소층의 막두께/남은 상기 SiON막의 막두께≤14인 것을 특징으로 한다.
본 발명에 의하면, 깊이가 깊은 홀이어도, 양호한 형상으로 에칭할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공할 수 있다.
도 1의 (a) 내지 (d)는 본 발명의 실시형태에 따른 플라즈마 에칭 방법에 있어서, 반도체 웨이퍼의 단면 구성을 나타내는 도면,
도 2는 본 발명의 실시형태에 따른 플라즈마 에칭 장치의 개략 구성을 나타내는 도면,
도 3의 (a) 및 (b)는 실시예에 따른 반도체 웨이퍼의 상태를 나타내는 전자 현미경 사진,
도 4의 (a) 및 (b)는 비교예에 따른 반도체 웨이퍼의 상태를 나타내는 전자 현미경 사진,
도 5는 SiON막의 잔여막량과 비정질 탄소층 잔여막량의 관계를 나타내는 그래프,
도 6의 (a) 내지 (c)는 직류 전압의 인가에 의한 포토 레지스트의 상태 변화를 나타내는 전자 현미경 사진이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다. 도 1은 본 실시형태에 따른 플라즈마 에칭 방법에 있어서의 피처리 기판인 반도체 웨이퍼의 단면 구성을 확대하여 나타내는 것이다. 또한, 도 2는 본 실시형태에 따른 플라즈마 에칭 장치의 구성을 나타내는 것이다. 우선, 도 2를 참조하여 플라즈마 에칭 장치의 구성에 대해 설명한다.
플라즈마 에칭 장치는 기밀하게 구성되고, 전기적으로 접지 전위로 된 처리 챔버(1)를 갖고 있다. 이 처리 챔버(1)는 원통형상이고, 예를 들면, 알루미늄 등으로 구성되어 있다. 처리 챔버(1)내에는 피처리 기판인 반도체 웨이퍼(W)를 수평으로 지지하는 탑재대(2)가 마련되어 있다. 탑재대(2)는, 예를 들면, 알루미늄 등으로 구성되어 있고, 하부 전극으로서의 기능을 갖는다. 이 탑재대(2)는 절연판(3)을 거쳐서 도체의 지지대(4)에 지지되어 있다. 또한, 탑재대(2)의 위쪽의 바깥둘레에는, 예를 들면, 단결정 실리콘으로 형성된 포커스 링(5)이 마련되어 있다. 또한, 탑재대(2) 및 지지대(4)의 주위를 둘러싸도록, 예를 들면, 석영 등으로 이루어지는 원통형상의 내벽부재(3a)가 마련되어 있다.
탑재대(2)에는 제 1 정합기(11a)를 거쳐서 제 1 RF 전원(10a)이 접속되고, 또한 제 2 정합기(11b)를 거쳐서 제 2 RF 전원(10b)이 접속되어 있다. 제 1 RF 전원(10a)은 플라즈마 발생용이고, 이 제 1 RF 전원(10a)으로부터는 소정 주파수(27㎒ 이상, 예를 들면, 40㎒)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 또한, 제 2 RF 전원(10b)은 이온 인입용(바이어스용)이고, 이 제 2 RF 전원(10b)으로부터는 제 1 RF 전원(10a)보다 낮은 소정 주파수(13.56㎒ 이하, 예를 들면, 2㎒)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 한편, 탑재대(2)의 위쪽에는 탑재대(2)와 평행하게 대향하도록, 상부 전극으로서의 기능을 갖는 샤워헤드(16)가 마련되어 있고, 샤워헤드(16)와 탑재대(2)는 한 쌍의 전극(상부 전극과 하부 전극)으로서 기능하도록 되어 있다.
탑재대(2)의 상면에는 반도체 웨이퍼(W)를 정전 흡착하기 위한 정전 척(6)이 마련되어 있다. 이 정전 척(6)은 절연체(6b)에 전극(6a)을 개재시켜 구성되어 있고, 전극(6a)에는 직류 전원(12)이 접속되어 있다. 그리고, 전극(6a)에 직류 전원(12)으로부터 직류 전압이 인가되는 것에 의해, 쿨롱력에 의해서 반도체 웨이퍼(W)가 흡착되도록 구성되어 있다.
지지대(4)의 내부에는 냉매유로(4a)가 형성되어 있고, 냉매유로(4a)에는 냉매 입구 배관(4b), 냉매 출구 배관(4c)이 접속되어 있다. 그리고, 냉매유로(4a)내에 적절한 냉매, 예를 들면, 냉각수 등을 순환시키는 것에 의해서, 지지대(4) 및 탑재대(2)를 소정의 온도로 제어 가능하게 되어 있다. 또한, 탑재대(2) 등을 관통하도록, 반도체 웨이퍼(W)의 이면측에 헬륨 가스 등의 냉열 전달용 가스(백사이드 가스(backside gas))를 공급하기 위한 백사이드 가스 공급 배관(30)이 마련되어 있고, 이 백사이드 가스 공급 배관(30)은 도시하지 않은 백사이드 가스 공급원에 접속되어 있다. 이들 구성에 의해서, 탑재대(2)의 상면에 정전 척(6)에 의해서 흡착 유지된 반도체 웨이퍼(W)를 소정의 온도로 제어 가능하게 되어 있다.
상기한 샤워헤드(16)는 처리 챔버(1)의 상부에 마련되어 있다. 샤워헤드(16)는 본체부(16a)와 전극판을 이루는 상부 천판(16b)을 구비하고 있고, 절연성 부재(45)를 사이에 두고 처리 챔버(1)의 상부에 지지되어 있다. 본체부(16a)는 도전성 재료, 예를 들면, 표면이 양극 산화 처리된 알루미늄으로 이루어지고, 그 하부에 상부 천판(16b)을 착탈 가능하게 지지할 수 있도록 구성되어 있다.
본체부(16a)의 내부에는 가스 확산실(16c)이 마련되고, 이 가스 확산실(16c)의 하부에 위치하도록, 본체부(16a)의 바닥부에는 다수의 가스 통류 구멍(16d)이 형성되어 있다. 또한, 상부 천판(16b)에는 해당 상부 천판(16b)을 두께방향으로 관통하도록 가스 도입 구멍(16e)이 상기한 가스 통류 구멍(16d)과 중첩하여 마련되어 있다. 이러한 구성에 의해, 가스 확산실(16c)에 공급된 처리 가스는 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1)내에 샤워형상으로 분산되어 공급되도록 되어 있다. 또, 본체부(16a) 등에는 냉매를 순환시키기 위한 도시하지 않은 배관이 마련되어 있고, 플라즈마 에칭 처리 중에 샤워헤드(16)를 원하는 온도로 냉각할 수 있도록 되어 있다.
상기한 본체부(16a)에는 가스 확산실(16c)로 처리 가스를 도입하기 위한 가스 도입구(16f)가 형성되어 있다. 이 가스 도입구(16f)에는 가스 공급 배관(15a)의 일단이 접속되어 있고, 이 가스 공급 배관(15a)의 타단에는 에칭용 또는 트리트먼트(treatment)용의 처리 가스를 공급하는 처리 가스 공급원(15)이 접속되어 있다. 가스 공급 배관(15a)에는 처리 가스 공급원(15)측으로부터 차례로 매스플로 컨트롤러(MFC)(15b) 및 개폐 밸브(V1)가 마련되어 있다. 그리고, 처리 가스 공급원(15)으로부터 플라즈마 에칭을 위한 처리 가스가 가스 공급 배관(15a)을 거쳐서 가스 확산실(16c)에 공급되고, 이 가스 확산실(16c)로부터, 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1)내에 샤워형상으로 분산되어 공급된다.
상기한 상부 전극으로서의 샤워헤드(16)에는 로우 패스 필터(LPF)(51)를 거쳐서 가변 직류 전원(52)이 전기적으로 접속되어 있다. 이 가변 직류 전원(52)은 온/오프 스위치(53)에 의해 전원공급의 온/오프(on/off)가 가능하게 되어 있다. 가변 직류 전원(52)의 전류/전압 및 온/오프 스위치(53)의 온/오프는 후술하는 제어부(60)에 의해서 제어되도록 되어 있다. 또, 후술하는 바와 같이, 제 1 RF 전원(10a), 제 2 RF 전원(10b)으로부터 고주파가 탑재대(2)에 인가되어 처리공간에 플라즈마가 발생할 때에는 필요에 따라 제어부(60)에 의해 온/오프 스위치(53)가 온(on)으로 되고, 상부 전극으로서의 샤워헤드(16)에 소정의, 예컨대, 부(-)극성의, 직류 전압이 인가된다.
원통형상의 접지도체(1a)가 처리 챔버(1)의 측벽으로부터 샤워헤드(16)의 높이 위치보다도 위쪽으로 연장하도록 마련되어 있다. 이 원통형상의 접지도체(1a)는 그 상부에 천벽을 갖고 있다.
처리 챔버(1)의 바닥부에는 배기구(71)가 형성되어 있고, 이 배기구(71)에는 배기관(72)을 거쳐서 배기 장치(73)가 접속되어 있다. 배기 장치(73)는 진공 펌프를 갖고 있으며, 이 진공 펌프를 작동시키는 것에 의해 처리 챔버(1)내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 처리 챔버(1)의 측벽에는 웨이퍼(W)의 반입출구(74)가 마련되어 있고, 이 반입출구(74)에는 해당 반입출구(74)를 개폐하는 게이트밸브(75)가 마련되어 있다.
도면 중 '76' 및 '77'은 착탈 가능하게 된 데포지션 실드(deposition shield)이다. 데포지션 실드(76)는 처리 챔버(1)의 내벽면을 따라 마련되고, 처리 챔버(1)에 에칭 부생물(데포지션)이 부착되는 것을 방지하는 역할을 하며, 이 데포지션 실드(76)의 반도체 웨이퍼(W)와 대략 동일한 높이 위치에는 직류적으로 그라운드에 접속된 도전성 부재(GND 블록)(79)가 마련되어 있고, 이에 따라 이상 방전이 방지된다.
상기 구성의 플라즈마 에칭 장치는 제어부(60)에 의해서, 그 동작이 통괄적으로 제어된다. 제어부(60)에는 CPU를 구비하고 플라즈마 에칭 장치의 각 부를 제어하는 프로세스 컨트롤러(61)와, 유저 인터페이스(62)와, 기억부(63)가 마련되어 있다.
유저 인터페이스(62)는 공정 관리자가 플라즈마 에칭 장치를 관리하기 위해 커맨드(command)의 입력 조작을 실행하는 키보드나, 플라즈마 에칭 장치의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 구성되어 있다.
기억부(63)에는 플라즈마 에칭 장치에서 실행되는 각종 처리를 프로세스 컨트롤러(61)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기억된 레시피(recipe)가 저장되어 있다. 그리고, 필요에 따라, 유저 인터페이스(62)로부터의 지시 등으로 임의의 레시피를 기억부(63)로부터 호출하여 프로세스 컨트롤러(61)에 실행시킴으로써, 프로세스 컨트롤러(61)의 제어 하에, 플라즈마 에칭 장치에서의 원하는 처리가 실행된다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터에서 판독 가능한 컴퓨터 기억 매체(예를 들면, 하드 디스크, CD, 플렉시블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면, 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 에칭 장치에서, 반도체 웨이퍼(W)에 형성된 실리콘 산화막 또는 실리콘 질화막, 비정질 탄소층, SiON막, 유기계의 반사 방지막(BARC) 등을 플라즈마 에칭하는 수순에 대해 설명한다. 우선, 게이트밸브(75)가 열리고, 반도체 웨이퍼(W)가 도시하지 않은 반송 로봇 등에 의해, 도시하지 않은 로드록실을 거쳐서 반입출구(74)로부터 처리 챔버(1)내에 반입되고, 탑재대(2)상에 탑재된다. 그 후, 반송 로봇을 처리 챔버(1)의 밖으로 퇴피시키고, 게이트밸브(75)를 닫는다. 그리고, 배기 장치(73)의 진공 펌프에 의해 배기구(71)를 거쳐서 처리 챔버(1)내가 배기된다.
처리 챔버(1)내가 소정의 진공도가 된 후, 처리 챔버(1)내에는 처리 가스 공급원(15)으로부터 소정의 처리 가스(에칭 가스)가 도입되고, 처리 챔버(1)내가 소정의 압력으로 유지되며, 이 상태에서 제 1 RF 전원(10a)으로부터 주파수가, 예를 들면, 40㎒의 고주파 전력이 탑재대(2)에 공급된다. 또한, 제 2 RF 전원(10b)으로부터는 이온 인입을 위해 주파수가, 예를 들면, 2.0㎒의 고주파 전력(바이어스용)이 탑재대(2)에 공급된다. 이 때, 직류 전원(12)으로부터 정전 척(6)의 전극(6a)에 소정의 직류 전압이 인가되고, 반도체 웨이퍼(W)는 쿨롱력에 의해 정전 척(6)에 흡착된다.
이 경우에, 상술한 바와 같이 해서 하부 전극인 탑재대(2)에 고주파 전력이 인가되는 것에 의해, 상부 전극인 샤워헤드(16)와 하부 전극인 탑재대(2)의 사이에는 전계(電界)가 형성된다. 반도체 웨이퍼(W)가 존재하는 처리공간에는 방전이 발생하고, 그것에 의해서 형성된 처리 가스의 플라즈마에 의해, 반도체 웨이퍼(W)상에 형성된 실리콘 산화막 또는 실리콘 질화막, 비정질 탄소층, SiON막, 유기계의 반사 방지막(BARC) 등이 에칭 처리된다.
여기서, 전술한 바와 같이, 플라즈마 처리 중에 샤워헤드(16)에 직류 전압을 인가할 수 있으므로 다음과 같은 효과를 얻을 수 있다. 즉, 프로세스에 따라서는 높은 전자 밀도이면서 또한 낮은 이온 에너지인 플라즈마가 요구되는 경우가 있다. 이러한 경우에 직류 전압을 이용하면, 반도체 웨이퍼(W)에 주입되는 이온 에너지가 억제되면서 또한 플라즈마의 전자 밀도가 증가되는 것에 의해, 반도체 웨이퍼(W)의 에칭 대상으로 되는 막의 에칭 레이트가 상승하는 동시에 에칭 대상의 상부에 마련된 마스크로 되는 막으로의 스퍼터 레이트(sputter rate)가 저하하여 선택성이 향상된다. 또한, 포토 레지스트층을 경화시키는 작용이 있어, 포토 레지스트층의 잔여막량을 증대시킬 수 있다.
그리고, 상기한 에칭 처리가 종료하면, 고주파 전력의 공급, 직류 전압의 공급 및 처리 가스의 공급이 정지되고, 상기의 반입수순과는 반대의 수순으로 반도체 웨이퍼(W)가 처리 챔버(1)내로부터 반출된다.
다음에, 도 1을 참조하여, 본 실시형태에 관한 플라즈마 에칭 방법에 대해 설명한다. 도 1은 본 실시형태에 있어서의 피처리 기판인 반도체 웨이퍼(W)의 주요부 단면 구성을 확대해서 모식적으로 나타내는 것이다. 도 1의 (a)에 나타내는 바와 같이, 반도체 웨이퍼(W)에는 그 최상층에, 소정의 형상으로 패터닝(patterning)된, 즉, 소정 위치에 홀이 형성된 포토 레지스트층(101)이 형성되어 있다.
포토 레지스트층(101)의 하측에는 유기계의 반사 방지막(BARC)(102)이 형성되어 있고, 유기계의 반사 방지막(102)의 하측에는 SiON막(103)이 형성되고, SiON막(103)의 하측에는 비정질 탄소층(amorphous carbon layer)(104)이 형성되어 있다.
상기 비정질 탄소층(104)의 하측에는 피에칭층으로서의 실리콘 산화막(105)(또는 실리콘 질화막)이 형성되어 있다. 이 실리콘 산화막(105)의 위에 형성되어 있는 상기한 포토 레지스트층(101), 반사 방지막(102), SiON막(103), 비정질 탄소층(104)이 다층 마스크를 구성한다.
그리고, 상기 구조의 반도체 웨이퍼(W)를 도 2에 나타낸 플라즈마 에칭 장치의 처리 챔버(1)내에 수용하고, 탑재대(2)에 탑재하여, 도 1의 (a)에 나타내는 상태로부터, 포토 레지스트층(101)을 최초의 마스크로 하여, 우선, 유기계의 반사 방지막(BARC)(102) 및 SiON막(103)을 에칭해서, 도 1의 (b)의 상태로 한다. 이 때, 포토 레지스트층(101)의 잔여막량이 어느 정도 많게 되는 것이 바람직하다.
다음에, 남아 있는 포토 레지스트층(101) 및 에칭된 유기계의 반사 방지막(BARC)(102) 및 SiON막(103)을 마스크로 하여, 비정질 탄소층(104)을 에칭해서 도 1의 (c)에 나타내는 상태로 한다. 최종적으로는 도 1의 (d)에 나타내는 바와 같이, 비정질 탄소층(104)을 마스크로 하여 실리콘 산화막(105)(또는 실리콘 질화막)을 에칭한다. 이 실리콘 산화막(105)(또는 실리콘 질화막)은 두께가 2500㎚ 이상으로 되어 있고, 본 실시형태에서는 두께가 2600㎚로 되어 있다.
도 1의 (c)는 실리콘 산화막(105)의 에칭을 시작할 때의 초기 마스크의 상태를 나타내고 있다. 이 실리콘 산화막(105)의 에칭을 시작할 때의 초기 마스크는 비정질 탄소층(104)(본 실시형태에서는 두께 850㎚)의 위에 SiON막(103)이 남은 상태로 되어 있다. 본 실시형태에서는 이 때의 비정질 탄소층(104)의 막두께와 남은 SiON막(103)의 막두께의 비가,
비정질 탄소층의 막두께/남은 SiON막의 막두께≤14
이고, 더욱 바람직하게는 ,
비정질 탄소층의 막두께/남은 SiON막의 막두께≤13.6
으로 되도록 한다.
즉, 본 실시형태의 경우, 두께 850㎚의 비정질 탄소층(104)의 위에 대략 60.0㎚ 이상, 더욱 바람직하게는 62.5㎚ 이상의 두께의 SiON막이 남은 상태를, 실리콘 산화막(105)의 에칭을 시작할 때의 초기 마스크로 한다. 이것에 의해서, 도 1의 (d)에 나타내는 바와 같이, 실리콘 산화막(105)의 에칭이 종료한 시점에서의 남은 비정질 탄소층(104)의 막두께를 크게(잔여막량을 많게) 할 수 있다. 또한, 이것에 의해서, 형상이 좋은 실리콘 산화막(105)의 에칭을 실행하는 것이 가능하게 된다.
도 3은 실시예에 있어서의 실리콘 산화막(105)의 에칭이 종료한 시점의 웨이퍼의 상태를 나타내는 전자 현미경 사진이고, 도 3의 (a)는 웨이퍼의 중앙부, 도 3의 (b)는 웨이퍼의 둘레가장자리부를 나타내고 있으며, 하부에 나타내는 전자 현미경 사진은 상부에 나타내는 전자 현미경 사진의 개구 부근을 확대해서 나타내고 있다.
이 경우, 실리콘 산화막(105)의 에칭을 시작할 때의 초기 마스크는 비정질 탄소층(104)의 막두께/남은 SiON막(103)의 막두께(잔여막량)=약 13.6이고, 도 3의 (a)에서의 비정질 탄소층(104)의 막두께(잔여막량)는 645㎚, 도 3의 (b)에서의 비정질 탄소층(104)의 막두께(잔여막량)는 600㎚이다. 이와 같이, 최종적으로 에칭을 종료한 시점에서 실리콘 산화막(105)의 위에 남은 비정질 탄소층(104)의 막두께를 크게(잔여막량을 많게) 하면, 실리콘 산화막(105)의 홀 형상이 대략 수직으로 되고, 보잉(bowing) 등의 발생을 억제할 수 있다. 또, 비정질 탄소층(104)의 막두께/남은 SiON막(103)의 막두께(잔여막량)는 약 14정도 이하이면 좋다.
도 4는 비교예에 있어서의 실리콘 산화막(105)의 에칭이 종료한 시점의 웨이퍼의 상태를 찍은 전자 현미경 사진을 나타낸다. 도 4의 (a)는 웨이퍼의 중앙부, 도 4의 (b)는 웨이퍼의 둘레가장자리부를 나타내고 있으며, 하부에 나타내는 전자 현미경 사진은 상부에 나타내는 전자 현미경 사진의 개구 부근을 확대해서 나타내고 있다.
이 비교예의 경우, 실리콘 산화막(105)의 에칭을 시작할 때의 초기 마스크는 비정질 탄소층(104)의 막두께/남은 SiON막(103)의 막두께=약 17이며, 도 4의 (a)에서의 비정질 탄소층(104)의 막두께(잔여막량)는 595㎚, 도 4의 (b)에서의 비정질 탄소층(104)의 막두께(잔여막량)는 545㎚이다. 이와 같이, 비교예의 경우, 비정질 탄소층(104)의 막두께(잔여막량)가 600㎚ 미만으로 실시예에 비해 적어지고, 실리콘 산화막(105)의 홀에 보잉이 발생하였다.
상기의 실시예와 비교예에 있어서의 최종적인 비정질 탄소층(104)의 잔여막량에는 대략 50㎚의 차이가 있다. 도 5는 실리콘 산화막(105)의 에칭을 시작할 때, 초기 마스크에 있어서의 SiON막(103)의 잔여막 증가분과, 비정질 탄소층(104)의 잔여막 증가분의 관계를 조사한 결과를 나타내고 있다. 동일 도면에 나타내는 바와 같이, 비정질 탄소층(104)을 대략 40∼60㎚ 여분으로 남기기 위해서는 초기 마스크에 있어서의 SiON막의 막두께(잔여막량)를 10∼15㎚정도 증가시킬 필요가 있는 것을 알 수 있다.
상기 실시예에 있어서, 플라즈마 에칭은 이하의 레시피에 따라 실행하였다. 이 레시피는 제어부(60)의 기억부(63)로부터 판독되어, 프로세스 컨트롤러(61)에 보내지고, 프로세스 컨트롤러(61)가 플라즈마 에칭 장치의 각 부를 제어 프로그램에 의거하여 제어하는 것에 의해, 판독된 레시피대로의 플라즈마 에칭 처리 공정이 실행된다.
(유기계의 반사 방지막(102) 및 SiON막(103)의 에칭)
처리 가스: CF4/CHF3/C4F8/O2=240/60/10/10sccm
압력: 16.0Pa(120mTorr)
직류 전압: -1100V(인가하는 직류 전압의 값은 인가하는 고주파 전력의 조건에 따라 대략 -400V∼-1100V의 범위에서 인가된다.)
고주파 전력(HF/LF): 300/300W
온도(상부/측벽부/하부): 95/60/0℃
시간: 80초
(비정질 탄소층(104)의 에칭)
처리 가스: O2/COS=740/5sccm
압력: 2.66Pa(20mTorr)
고주파 전력(HF/LF): 2800/3000W
온도(상부/측벽부/하부): 95/60/0℃
시간: 40초
(실리콘 산화막(105)의 에칭)
처리 가스: C4F8/Ar/O2=60/450/59sccm
압력: 2.66Pa(20mTorr)
고주파 전력(HF/LF): 2000/4500W
직류 전압: -1100V
온도(상부/측벽부/하부): 95/60/0℃
시간: 2분30초
상기의 유기계의 반사 방지막(102) 및 SiON막(103)의 에칭에서는 고주파 전력을 300W/300W로 낮게 하고 또한 산소유량을 10sccm으로 낮게 하고 있다. 이것에 의해서, 포토 레지스트층(101)에 대한 선택비를 향상시킬 수 있고, 비정질 탄소층(104)의 에칭을 종료한 시점에서의 SiON막(103)의 잔여막량을 60㎚ 이상으로 많게 할 수 있다. 또, 고주파 전력을, 예를 들면, 1500W/1500W로 하고, 산소 유량을 30sccm으로 하면, SiON막(103)의 잔여막량은 55㎚ 전후로 감소하였다.
또한, 유기계의 반사 방지막(102) 및 SiON막(103)의 에칭에서는 상부 전극에 직류 전압을 인가하여 에칭을 실행하는 것이 바람직하다. 상부 전극에 직류 전압을 인가하여 에칭을 실행하면, 포토 레지스트층(101)을 경화시키는 작용이 발생하고, 그 잔여막량을 많게 할 수 있기 때문이다. 이러한 작용은 상부 전극과 하부 전극(탑재대)의 간격을 좁게, 예를 들어, 30㎜ 정도로 하면, 더욱 현저해진다. 이 때문에, 상부 전극과 하부 전극(탑재대)의 간격을 좁게 한 상태에서, 상부 전극에 직류 전압을 인가하는 것이 바람직하다.
도 6의 (a) 내지 (c)는 실리콘 산화막의 에칭에 있어서, 상부 전극에의 직류 전압의 인가와 마스크 잔여막량의 관계를 나타내는 전자 현미경 사진이다. 도 6의 (a)의 전자 현미경 사진이 -1050V의 직류 전압을 인가한 경우, 도 6의 (b)의 전자 현미경 사진이 -600V의 직류 전압을 인가한 경우, 도 6의 (c)의 전자 현미경 사진이 직류 전압의 인가가 없는 경우를 나타내고 있다. 또, 도 6의 (a)내지 (c)에 있어서, 상부에 나타내는 전자 현미경 사진은 반도체 웨이퍼의 상면의 상태를 나타내고, 하부에 나타내는 전자 현미경 사진은 반도체 웨이퍼의 종단면 구성을 나타내고 있다.
도 6에 나타내는 바와 같이, 상부 전극에 직류 전압을 인가하는 것에 의해, 마스크 잔여막량을, 직류 전압의 인가가 없는 경우에 비해, -600V의 경우 대략 60㎚, -1050V의 경우 대략 83㎚ 증가시킬 수 있다. 또, 도 6에 나타낸 예는 실리콘 산화막의 에칭을 실행한 경우이지만, 불화 탄소계의 에칭 가스를 이용한 유기계의 반사 방지막 등의 에칭에 있어서도 마찬가지의 결과로 된다. 도 6에 나타내는 경우의 에칭 조건은 다음과 같다.
처리 가스: C4F8/C4F6/C3F8/Ar/O2=37/5/28/450/59sccm
압력: 3.99Pa(30mTorr)
고주파 전력(HF/LF): 1500/4500W
시간: 60초
또, 통상적으로, 유기계의 반사 방지막을 에칭하는 경우는 산소를 많이 포함하는 에칭 가스로 에칭을 실행한다. 이와 같이 산소를 많이 포함하는 에칭 가스의 조건에서 상부 전극에 직류 전압을 인가하면, 에칭 가스중의 산소와 상부 전극의 실리콘이 반응하여 실리콘 산화막이 형성되어 버린다. 그 결과, 실리콘 산화막은 절연막이기 때문에, 상부 전극으로서의 기능 저하를 초래하게 된다. 그러나, 에칭 가스중의 산소를 적게 함으로써, 직류 전압을 인가해도 실리콘 산화막이 형성되는 것을 억제할 수 있다.
한편, 비정질 탄소층(104)의 에칭에서는 유기막의 에칭이기 때문에, 상부 전극에 직류 전압은 인가하지 않고 에칭을 실행한다. 이 비정질 탄소층(104)의 에칭에서는 포토 레지스트층(101) 및 유기계의 반사 방지막(102)도 에칭되므로, 최종적으로는 SiON막(103)을 마스크로 하여, 비정질 탄소층(104)의 에칭이 실행된다. 그러나, 반사 방지막(102) 및 SiON막(103)의 에칭시에, 포토 레지스트층(101)의 잔여막량을 많게 해 두는 것에 의해서, SiON막(103)의 잔여막량을 많게 할 수 있다. 또한, 이 비정질 탄소층(104)의 에칭에 있어서, 압력을, 예를 들면, 6.65Pa(50mTorr) 정도로 상승시키는 것에 의해서도, 비정질 탄소층(104)의 에칭이 종료한 시점에서의 SiON막(103)의 잔여막량을 많게 할 수 있다.
실리콘 산화막(105)의 에칭에서는 상기한 바와 같이, 상부 전극에 직류 전압을 인가하는 것이 바람직하다. 또한, 실리콘 산화막(105)의 에칭에서는 통상적으로는 비정질 탄소층(104)과의 선택비를 높이기 위해, 데포지션이 많은 가스계에서 에칭을 실행하지만, 본 실시형태에서는 비정질 탄소층(104)의 위에 SiON막(103)을 두껍게 남긴 상태의 초기 마스크를 이용하기 때문에 데포지션이 적은 조건에서 에칭을 실행할 수 있다. 이것에 의해서, 에칭 프로파일(etching profile)을 높이고, 양호한 형상의 홀을 형성할 수 있다.
그런데, 상기와 같은 깊이가 깊은 홀을 형성하는 경우, 홀의 바닥부의 형상이 왜곡되는 바닥부 왜곡(bottom distortion)이 발생하는 경우가 있다. 이 경우, 반도체 웨이퍼(W)가 탑재되는 탑재대(하부 전극)의 온도를, 예를 들면, 40℃ 정도로 함으로써, 바닥부 왜곡의 발생을 억제할 수 있다.
이상 설명한 바와 같이, 본 실시형태 및 실시예에 의하면, 깊이가 깊은 홀이어도 보잉 등의 발생을 억제하여 양호한 형상으로 에칭할 수 있다. 또, 본 발명은 상기의 실시형태 및 실시예에 한정되는 것은 아니고, 각종 변형이 가능하다.
W: 반도체 웨이퍼 101: 포토 레지스트층
102: 유기계의 반사 방지막(BARC) 103: SiON막
104: 비정질 탄소층 105: 실리콘 산화막

Claims (6)

  1. 소정의 패턴이 형성된 포토 레지스트층과, 상기 포토 레지스트층의 하층에 위치하는 유기계의 반사 방지막과, 상기 반사 방지막의 하층에 위치하는 SiON막과, 상기 SiON막의 하층에 위치하는 비정질 탄소층에 의해 다층 마스크를 구성하고, 상기 비정질 탄소층의 하층에 위치하는 실리콘 산화막 또는 실리콘 질화막이 최종적인 마스크로 되는 비정질 탄소층의 패턴에 의해 플라즈마 에칭하는 플라즈마 에칭 방법으로서,
    상기 실리콘 산화막 또는 상기 실리콘 질화막의 플라즈마 에칭을 시작할 때의 초기 마스크는, 상기 비정질 탄소층의 위에 상기 SiON막이 남은 상태이고, [상기 비정질 탄소층의 막두께]/[남은 상기 SiON막의 막두께]≤14인 것을 특징으로 하는
    플라즈마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 에칭은
    처리 챔버내에 배치되고 기판이 탑재되는 하부 전극과, 상기 처리 챔버내에 상기 하부 전극과 대향하도록 배치된 상부 전극과, 상기 하부 전극과 상기 상부 전극의 사이에 고주파 전력을 인가하는 고주파 전원을 구비하는 플라즈마 에칭 장치를 이용하고,
    상기 유기계의 반사 방지막과, 상기 SiON막의 에칭은 상기 상부 전극에 직류 전압을 인가한 상태에서 실행하는 것을 특징으로 하는 플라즈마 에칭 방법.
  3. 제 2 항에 있어서,
    상기 비정질 탄소층의 플라즈마 에칭은 상기 상부 전극에 직류 전압을 인가하지 않은 상태에서 실행하는 것을 특징으로 하는 플라즈마 에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실리콘 산화막 또는 상기 실리콘 질화막의 막두께가 2500㎚ 이상인 것을 특징으로 하는 플라즈마 에칭 방법.
  5. 처리 챔버내에 배치되고 기판이 탑재되는 하부 전극과, 상기 처리 챔버내에 상기 하부 전극과 대향하도록 배치된 상부 전극과, 상기 처리 챔버내에 처리 가스를 공급하는 처리 가스 공급 기구와, 상기 하부 전극과 상기 상부 전극의 사이에 고주파 전력을 인가하는 고주파 전원과, 상기 상부 전극에 직류 전압을 인가하는 직류 전원을 구비한 플라즈마 에칭 장치로서,
    상기 처리 챔버내에서, 청구항 1 내지 청구항 3 중의 어느 한 항에 기재된 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 하는
    플라즈마 에칭 장치.
  6. 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서,
    상기 제어 프로그램은 실행시에 청구항 1 내지 청구항 3 중의 어느 한 항에 기재된 플라즈마 에칭 방법이 실행되도록 플라즈마 에칭 장치를 제어하는 것을 특징으로 하는
    컴퓨터 기억 매체.
KR1020110022053A 2010-03-12 2011-03-11 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 KR101772701B1 (ko)

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