KR101068014B1 - 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 - Google Patents
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Abstract
부식성이 높은 처리 가스의 사용을 억제할 수 있는 동시에, 원하는 형상의 패턴을 정밀도 높게 형성할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공한다. 피처리 기판상에 형성된 폴리 실리콘층(104)을, 소정 형상으로 패터닝된 포토 레지스트층(102)을 마스크층으로 해서 처리 가스의 플라즈마에 의해 에칭할 때에, 적어도 CF3I 가스를 포함하는 처리 가스를 이용하고, 플라즈마중의 이온을 피처리 기판에 가속하는 셀프 바이어스 전압 Vdc가 200V 이하가 되도록, 피처리 기판을 탑재하는 하부 전극에 고주파 전력을 인가한다.
Description
본 발명은 피처리 기판상에 형성된 피에칭층인 실리콘층을 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법에 관한 것이다．
종래부터, 반도체 장치의 제조공정에 있어서는 포토 레지스트를 마스크로 해서 피처리 기판상에 형성된 폴리 실리콘층, 아몰퍼스 실리콘층 (amorphous silicon layer) 등의 실리콘층을, 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭이 실행되고 있다.
상기와 같은 플라즈마 에칭에 있어서는 각종 처리 가스가 사용되고 있지만, 폴리 실리콘이나 아몰퍼스 실리콘이나 단결정 실리콘 등의 실리콘의 플라즈마 에칭에는 예를 들면 Cl2나 HBr 등의 가스가 사용되고 있다. 그러나, 이들 가스는 부식성이 높으므로, 플라즈마 에칭 장치에 있어서는 부식성의 가스에 대한 대책이 필요하 게 되고, 플라즈마 에칭 장치의 제조 비용이 증대한다고 하는 과제가 있었다.
또한, 최근의 반도체 장치에 있어서의 회로 패턴의 미세화에 대응하기 위해, 소위 더블 패터닝이라 불리는 기술이 시도되고 있다. 이 더블 패터닝 기술에서는 실리콘 산화막, 실리콘 질화막 및 아몰퍼스 실리콘 등을 연속적으로 플라즈마 에칭하는 공정이 있고, 이러한 플라즈마 에칭을 동일한 처리 챔버내, 예를 들면 절연막용 플라즈마 에칭 장치의 처리 챔버내에서 실행되는 것이 요망되고 있었다.
또, 환경 문제를 야기할 우려가 적은 처리 가스로서, 종래부터 CF3I 가스가 알려져 있으며, 이 CF3I와, HBr과, O2의 혼합 가스를 이용하여, ICP타입의 플라즈마 에칭 장치에 의해, 고융점 금속 폴리 사이드 막을 에칭하는 것이 알려져 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1] 일본 특허공개공보 평성11-214357호
상기와 같이, 실리콘을 플라즈마 에칭하는 경우, 종래는 부식성이 높은 가스를 사용하기 때문에, 부식성의 가스에 대한 대책이 필요하게 되고, 플라즈마 에칭 장치의 제조 비용이 증대한다고 하는 과제가 있었다. 또한, 일반적으로 실리콘의 플라즈마 에칭을 실행하는 경우, 하지막의 실리콘 산화막 등이나 마스크로서 포토 레지스트 등에 대한 높은 선택비가 요구되는 동시에, 라인 앤드 스페이스 등의 패턴의 에칭을 실행하는 경우에는 라인 부분의 측벽형상을 수직으로 유지하는 것, 패턴이 밀하게 배치된 부분과 소하게 배치된 부분에 있어서의 에칭 상태의 편차를 억제하는 것 등도 당연 요구된다.
본 발명은 상기 종래의 사정에 대처해서 이루어진 것으로서, 부식성이 높은 처리 가스의 사용을 억제할 수 있는 동시에, 원하는 형상의 패턴을 정밀도 높게 형성할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 따른 플라즈마 에칭 방법은 피처리 기판상에 형성된 실리콘층을, 소정 형상으로 패터닝된 마스크층을 거쳐서 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법으로서, 상기 처리 가스는 적어도 CF3I 가스를 포함하고, 상기 플라즈마중의 이온을 가속하는 셀프 바이어스 전압 Vdc가 200V 이하로 되도록, 상기 피처리 기판을 탑재하는 하부 전극에 고주파 전력을 인가하는 것을 특징으로 한다.
상기 제 1 관점에 따른 플라즈마 에칭 방법은 상기 하부 전극에 주파수가 40 ㎒ 이상의 고주파 전력을 인가하는 것을 특징으로 한다.
상기 제 1 관점에 따른 플라즈마 에칭 방법은 상기 실리콘층은 라인과 스페이스로 형성된 에칭 패턴이 존재하고, 라인의 폭과 스페이스의 폭의 비(라인의 폭/스페이스의 폭)가 1/1인 밀 패턴과, 1/10 이하인 소 패턴이 혼재하는 것을 특징으 로 한다.
본 발명의 제 2 관점에 따른 플라즈마 에칭 방법은 피처리 기판상에 형성된 실리콘 이외의 재료로 이루어지는 제 1 층을 제 1 처리 가스의 플라즈마에 의해 에칭 한 처리 챔버내에서, 상기 피처리 기판상에 형성된 실리콘층을, 제 2 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법으로서, 상기 제 2 처리 가스는 적어도 CF3I 가스를 포함하고, 상기 플라즈마중의 이온을 가속하는 셀프 바이어스 전압 Vdc가 200V 이하로 되도록, 상기 피처리 기판을 탑재하는 하부 전극에 고주파 전력을 인가하는 것을 특징으로 한다.
상기 제 2 관점에 따른 플라즈마 에칭 방법은 상기 하부 전극에 주파수가 40㎒ 이상의 고주파 전력을 인가하는 것을 특징으로 한다.
본 발명의 제 3 관점에 따른 플라즈마 에칭 장치는 피처리 기판을 수용하는 처리 챔버와, 상기 처리 챔버내에 처리 가스를 공급하는 처리 가스 공급 수단과, 상기 처리 가스 공급 수단으로부터 공급된 상기 처리 가스를 플라즈마화해서 상기 피처리 기판을 처리하는 플라즈마 생성 수단과, 상기 처리 챔버내에서 상기 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 한다.
본 발명의 제 4 관점에 따른 컴퓨터 기억 매체는 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서, 상기 제어 프로그램은 실행시에 상기 플라즈마 에칭 방법이 실행되도록 플라즈마 에칭 장치를 제어하는 것을 특징으로 한다.
본 발명에 따르면, 부식성이 높은 처리 가스의 사용을 억제할 수 있는 동시에, 원하는 형상의 패턴을 정밀도 높게 형성할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공할 수 있다.
이하, 본 발명의 실시형태에 대해 도면을 참조해서 설명한다. 도 1은 본 실시형태에 관한 플라즈마 에칭 방법에 있어서의 피처리 기판으로서의 반도체 웨이퍼의 단면구성을 확대해서 나타내는 것이다. 또한, 도 2는 본 실시형태의 플라즈마 에칭 장치의 구성을 나타내는 것이다. 우선, 도 2를 참조해서 플라즈마 에칭 장치의 구성에 대해 설명한다.
플라즈마 에칭 장치는 기밀하게 구성되고, 전기적으로 접지 전위로 된 처리 챔버(1)를 갖고 있다. 이 처리 챔버(1)는 원통형상으로 되고, 예를 들면 알루미늄 등으로 구성되어 있다. 처리 챔버(1)내에는 피처리 기판인 반도체 웨이퍼(W)를 수평으로 지지하는 하부 전극으로서의 탑재대(2)가 마련되어 있다. 탑재대(2)는 예를 들면 알루미늄 등으로 구성되어 있고, 절연판(3)을 거쳐서 도체의 지지대(4)에 지지되어 있다. 또한, 탑재대(2)의 위쪽의 바깥둘레에는 포커스 링(5)이 마련되어 있다. 또, 탑재대(2) 및 지지대(4)의 주위를 둘러싸도록, 예를 들면 석영 등으로 이루어지는 원통형상의 내벽부재(3a)가 마련되어 있다.
탑재대(2)에는 제 1 정합기(11a)를 거쳐서 제 1 RF 전원(10a)이 접속되고, 또한 제 2 정합기(11b)를 거쳐서 제 2 RF 전원(10b)이 접속되어 있다. 제 1 RF 전원(10a)은 플라즈마 형성용의 것이고, 이 제 1 RF 전원(10a)으로부터는 소정 주파수(40 ㎒ 이상 예를 들면 40 ㎒)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 또한, 제 2 RF 전원(10b)은 이온 인입용의 것이고, 이 제 2 RF 전원(10b)으로부터는 제 1 RF 전원(10a)보다 낮은 13.56 ㎒ 이하의 소정 주파수(예를 들면, 13.56 ㎒)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 한편, 탑재대(2)의 위쪽에는 탑재대(2)와 평행하게 대향하도록, 접지 전위로 된 샤워헤드(16)가 마련되어 있고, 이들 탑재대(2)와 샤워헤드(16)는 한쌍의 전극으로서 기능하도록 되어 있다.
탑재대(2)의 상면에는 반도체 웨이퍼(W)를 정전 흡착하기 위한 정전 척(6)이 마련되어 있다. 이 정전 척(6)은 절연체(6b)의 사이에 전극(6a)을 개재시켜 구성되어 있고, 전극(6a)에는 직류 전원(12)이 접속되어 있다. 그리고 전극(6a)에 직류 전원(12)으로부터 직류 전압이 인가되는 것에 의해, 쿨롱력에 의해서 반도체 웨이퍼(W)가 흡착되도록 구성되어 있다.
지지대(4)의 내부에는 냉매유로(4a)가 형성되어 있고, 냉매유로(4a)에는 냉매입구 배관(4b), 냉매출구 배관(4c)이 접속되어 있다. 그리고, 냉매유로(4a)의 내에 적절한 냉매, 예를 들면 냉각수 등을 순환시키는 것에 의해서, 지지대(4) 및 탑재대(2)를 소정의 온도로 제어 가능하게 되어 있다. 또한, 탑재대(2) 등을 관통하도록, 반도체 웨이퍼(W)의 이면측에 헬륨 가스 등의 냉열 전달용 가스(백사이드 가스)를 공급하기 위한 백사이드 가스 공급 배관(30)이 마련되어 있고, 이 백사이드 가스 공급 배관(30)은 도시하지 않은 백사이드 가스 공급원에 접속되어 있다. 이들 구성에 의해서, 탑재대(2)의 상면에 정전 척(6)에 의해서 흡착 유지된 반도체 웨이퍼(W)를, 소정의 온도로 제어 가능하게 되어 있다.
상기한 샤워헤드(16)는 처리 챔버(1)의 천벽 부분에 마련되어 있다. 샤워헤드(16)는 본체부(16a)와 전극판을 이루는 상부 천판(16b)을 구비하고 있고, 지지 부재(45)를 거쳐서 처리 챔버(1)의 상부에 지지되어 있다. 본체부(16a)는 도전성 재료, 예를 들면 표면이 양극 산화 처리된 알루미늄으로 이루어지고, 그 하부에 상부 천판(16b)을 착탈 자유롭게 지지할 수 있도록 구성되어 있다.
본체부(16a)의 내부에는 가스 확산실(16c)이 마련되고, 이 가스 확산실(16c)의 하부에 위치하도록, 본체부(16a)의 바닥부에는 다수의 가스 통류 구멍(16d)이 형성되어 있다. 또한, 상부 천판(16b)에는 해당 상부 천판(16b)을 두께 방향으로 관통하도록 가스 도입 구멍(16e)이 상기한 가스 통류 구멍(16d)과 중첩하도록 마련되어 있다. 이러한 구성에 의해, 가스 확산실(16c)에 공급된 처리 가스는 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1)내에 샤워형상으로 분산되어 공급되도록 되어 있다. 또, 본체부(16a) 등에는 냉매를 순환시키기 위한 도시하지 않은 배관이 마련되어 있고, 플라즈마 에칭 처리중에 샤워헤드(16)를 원하는 온도로 냉각할 수 있도록 되어 있다.
상기한 본체부(16a)에는 가스 확산실(16c)에 처리 가스를 도입하기 위한 가스 도입구(16f)가 형성되어 있다. 이 가스 도입구(16f)에는 가스 공급 배관(15a)이 접속되어 있고, 이 가스 공급 배관(15a)의 타단에는 에칭용의 처리 가스(에칭 가 스)를 공급하는 처리 가스 공급원(15)이 접속되어 있다. 가스 공급 배관(15a)에는 상류측부터 차례로 매스플로 컨트롤러(MFC)(15b) 및 개폐 밸브(V1)가 마련되어 있다. 그리고, 처리 가스 공급원(15)으로부터 플라즈마 에칭을 위한 처리 가스로서 예를 들면 적어도 CF3I 가스를 포함하는 가스가 가스 공급 배관(15a)을 거쳐서 가스 확산실(16c)에 공급되고, 이 가스 확산실(16c)로부터, 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1)내에 샤워 형상으로 분산되어 공급된다.
처리 챔버(1)의 측벽으로부터 샤워헤드(16)의 높이 위치보다도 위쪽으로 연장하도록 원통형상의 접지 도체(1a)가 마련되어 있다. 이 원통형상의 접지 도체(1a)는 그 상부에 천벽을 갖고 있다.
처리 챔버(1)의 바닥부에는 배기구(71)가 형성되어 있고, 이 배기구(71)에는 배기관(72)을 거쳐서 배기 장치(73)가 접속되어 있다. 배기 장치(73)는 진공 펌프를 갖고 있으며, 이 진공 펌프를 작동시키는 것에 의해 처리 챔버(1)내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 처리 챔버(1)의 측벽에는 웨이퍼(W)의 반입·반출구(74)가 마련되어 있고, 이 반입·반출구(74)에는 해당 반입·반출구(74)를 개폐하는 게이트밸브(75)가 마련되어 있다.
도면 중 ‘76, 77’은 착탈 자유롭게 된 데포 실드이다. 데포 실드(76)는 처리 챔버(1)의 내벽면을 따라 마련되고, 처리 챔버(1)에 에칭 부생물(데포)이 부착하는 것을 방지하는 역할을 갖고, 이 데포 실드(76)의 반도체 웨이퍼(W)와 대략 동일한 높이 위치에는 그라운드에 DC적으로 접속된 도전성 부재(GND 블록)(79)가 마 련되어 있고, 이것에 의해 이상 방전이 방지된다.
상기 구성의 플라즈마 에칭 장치는 제어부(60)에 의해서 그 동작이 통괄적으로 제어된다. 이 제어부(60)에는 CPU를 구비하고 플라즈마 에칭 장치의 각 부를 제어하는 프로세스 컨트롤러(61)와, 사용자 인터페이스(62)와, 기억부(63)가 마련되어 있다.
사용자 인터페이스(62)는 공정 관리자가 플라즈마 에칭 장치를 관리하기 위해 커맨드의 입력 조작을 실행하는 키보드나, 플라즈마 에칭 장치의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 구성되어 있다.
기억부(63)에는 플라즈마 에칭 장치에서 실행되는 각종 처리를 프로세스 컨트롤러(61)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라, 사용자 인터페이스(62)로부터의 지시 등으로 임의의 레시피를 기억부(63)로부터 호출하여 프로세스 컨트롤러(61)에 실행시킴으로써, 프로세스 컨트롤러(61)의 제어 하에, 플라즈마 에칭 장치에서의 원하는 처리가 실행된다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터에서 판독 가능한 컴퓨터 기억 매체(예를 들면, 하드 디스크, CD, 플렉시블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터 예를 들면 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 에칭 장치에서, 반도체 웨이퍼(W)에 형성된 폴리 실리콘, 아몰퍼스 실리콘(amorphous silicon) 등의 실리콘을 플라즈마 에칭하는 수 순에 대해 설명한다. 우선, 게이트 밸브(75)가 열리고, 반도체 웨이퍼(W)가 도시하지 않은 반송 로봇 등에 의해, 도시하지 않은 로드록실을 거쳐서 반입·반출 구(74)로부터 처리 챔버(1)내에 반입되고, 탑재대(2)상에 탑재된다. 그 후, 반송 로봇을 처리 챔버(1) 밖으로 퇴피시키고, 게이트 밸브(75)를 닫는다. 그리고, 배기 장치(73)의 진공 펌프에 의해 배기구(71)를 거쳐서 처리 챔버(1)내가 배기된다.
처리 챔버(1)내가 소정의 진공도가 된 후, 처리 챔버(1)내에는 처리 가스 공급원(15)으로부터 소정의 처리 가스(에칭 가스)가 도입되고, 처리챔버(1)내가 소정의 압력 예를 들면 3.99 Pa(30 mTorr)로 유지되고, 이 상태에서 제 1 RF 전원(10a)으로부터 탑재대(2)에, 주파수가 예를 들면 40 ㎒의 고주파 전력이 공급된다. 또한, 제 2 RF 전원(10b)으로부터는 이온 인입을 위해, 탑재대(2)에 주파수가 예를 들면 13.56 ㎒의 고주파 전력이 필요에 따라(후술하는 실시예에서는 공급하지 않음) 공급된다. 이 때, 직류 전원(12)으로부터 정전 척(6)의 전극(6a)에 소정의 직류 전압이 인가되고, 반도체 웨이퍼(W)는 쿨롱력에 의해 흡착된다.
이 경우에, 상술한 바와 같이 해서 하부 전극인 탑재대(2)에 고주파 전력이 인가되는 것에 의해, 상부 전극인 샤워헤드(16)와 하부 전극인 탑재대(2)의 사이에는 전계가 형성된다. 반도체 웨이퍼(W)가 존재하는 처리공간에는 방전이 생기고, 그것에 의해서 형성된 처리 가스의 플라즈마에 의해, 반도체 웨이퍼(W)상에 형성된 폴리 실리콘, 아몰퍼스 실리콘 등의 실리콘이 에칭 처리된다.
그리고, 상기한 에칭 처리가 종료하면, 고주파 전력의 공급 및 처리 가스의 공급이 정지되고, 상기한 수순과는 반대의 수순으로, 반도체 웨이퍼(W)가 처리 챔 버(1)내로부터 반출된다.
다음에, 도 1을 참조해서, 본 실시형태에 관한 플라즈마 에칭 방법에 대해 설명한다. 도 1은 본 실시형태에 있어서의 피처리 기판으로서의 반도체 웨이퍼(W)의 주요부 구성을 확대해서 나타내는 것이다. 도 1의 (a)에 나타내는 바와 같이, 실리콘 기판(101)의 표면에는 소정의 라인과 스페이스의 패턴으로 패터닝된 포토 레지스트층(102)(두께 예를 들면 270 ㎚)이 형성되어 있고, 그 하층에는 ARC(반사 방지막)층(103)(두께 예를 들면 60 ㎚), 폴리 실리콘층(104)(두께 예를 들면 80 ㎚), TEOS층(105)(두께 예를 들면 150 ㎚)이 상층측부터 이 차례로 형성되어 있다.
상기 구조의 반도체 웨이퍼(W)를 도 2에 나타낸 장치의 처리 챔버(1)내에 수용하고, 탑재대(2)에 탑재해서, 도 1의 (a)에 나타내는 상태로부터, 포토 레지스트층(102)을 마스크로 해서, 우선 ARC층(103)을 에칭하고, 다음에, 폴리 실리콘층(104)을 에칭하고, 라인과 스페이스의 패턴을 형성한다.
실시예에 앞서 우선, 이하의 조건,
에칭 가스: CF4/O2 = 250/13 sccm
압력: 3.99 Pa(30 mTorr)
고주파 전력 주파수: 40 ㎒(400W)/13.56 ㎒(0W)
온도(상부/측벽부/탑재부): 60/60/30 ℃
백사이드 헬륨 압력(중앙부/둘레가장자리부): 2000/2000 Pa
로 해서 40초간 ARC층(103)의 플라즈마 에칭을 실행하였다. 또, 라인과 스페 이스의 패턴으로서는 라인의 폭과 스페이스의 폭의 비(라인의 폭/스페이스의 폭)가 1/1의 밀 패턴과, 1/2의 패턴과, 1/3의 패턴과, 1/10의 소 패턴이 혼재하는 것을 사용하였다.
다음에, 실시예로서 이하의 조건,
에칭 가스: CF3I/Ar = 100/100 sccm
압력: 3.99 Pa(30 mTorr)
고주파 전력 주파수: 40 ㎒(400W)/13.56 ㎒(0W)
온도(상부/측벽부/탑재부): 60/60/30 ℃
백사이드 헬륨 압력(중앙부/둘레가장자리부): 2000/2000 Pa
로 해서 30초간 폴리 실리콘층(104)의 플라즈마 에칭을 실행하였다.
그 결과, 주파수 13.56 ㎒의 바이어스용 전력이 0W인 상기 실시예에서는 도 3의 좌단부에 SEM에 의한 단면의 확대 사진을 나타내도록, 라인의 폭과 스페이스의 폭의 비(라인의 폭/스페이스의 폭)가 1/1의 밀 패턴과, 1/2의 패턴과, 1/3의 패턴과, 1/10의 소 패턴의 어느 것에 있어서도, 측벽형상을 대략 수직인 양호한 형상으로 에칭할 수 있었다. 또한, ARC층(103)의 에칭후 시점으로부터의 선폭의 변화 △CD를 측정한 결과, △CD의 차는 최대 5 ㎚(30 - 25)로 되고, 밀 패턴의 부분도 소 패턴의 부분도 마찬가지로 균일하게 에칭되어 있는 것을 알 수 있었다. 또한, 하지막인 TEOS층(105)에 대한 선택비(폴리 실리콘의 에칭 레이트/TEOS의 에칭 레이트)는 20 이상이며, 포토 레지스트에 대한 선택비(폴리 실리콘의 에칭 레이트/포토 레 지스트의 에칭 레이트)는 대략 8이었다.
다음에, 비교예 1로서, 상기의 실시예에 있어서, 13.56 ㎒의 낮은 주파수의 고주파의 전력(바이어스용 전력)을 200W로 하고, 다른 조건은 실시예와 동일하게 해서, 폴리 실리콘층(104)을 플라즈마 에칭하였다. 이 에칭후의 SEM에 의한 단면의 확대 사진을 도 3의 중앙부에 나타낸다. 또한, 비교예 2로서, 상기의 실시예에 있어서, 13.56 ㎒의 낮은 주파수의 고주파의 전력(바이어스용 전력)을 500W, 에칭 시간을 20초로 하고, 다른 조건은 실시예와 동일하게 해서, 폴리 실리콘층(104)을 플라즈마 에칭하였다. 이 에칭후의 SEM에 의한 단면의 확대 사진을 도 3의 우단부에 나타낸다.
도 3에 나타나는 바와 같이, 13.56 ㎒의 낮은 주파수의 고주파의 전력(바이어스용 전력)을 인가한 비교예 1, 2에서는 실시예에 비해 특히 소 패턴의 부분에 있어서, 측벽부의 형상이 끝을 향해 넓어지게 되었다. 또한, ARC층(103)의 에칭후 시점으로부터의 선폭의 변화 △CD를 측정한 결과, 비교예 1에서는 △CD의 차는 최대 21 ㎚(52 - 31 ㎚)로 되고, 비교예 2에서는 최대 55 ㎚(106 - 51 ㎚)로 되었다. 상기의 △CD와 낮은 주파의 고주파의 전력(LF 파워)의 관계를 나타낸 것이 도 4의 그래프이다. 동일 도면에 나타내는 바와 같이, 낮은 주파의 고주파의 전력(LF 파워)을 인가하면, 소 패턴의 부분에 있어서의 △CD가 커지며, 밀 패턴의 부분과의 △CD의 차가 커진다. 즉, 에칭 형상이 밀 패턴과 소 패턴에서 불균일하게 되어 버린다.
이것은 13.56 ㎒ 이하의 낮은 주파의 고주파의 전력(LF 파워)을 인가하면, 플라즈마중의 이온을 가속하는 셀프 바이어스 전압 Vdc가 커지고, 소 패턴 부분에 있어서 스퍼터에 의해 패턴의 측벽 부분에 부착되는 부착물의 양이 많아지기 때문으로 추측된다. 도 5는 상기의 실시예 및 비교예 1, 2에 있어서의 전자밀도와 Vdc의 관계를 나타내는 것으로서, 실시예에 있어서의 고주파 전력의 인가 형태, 즉 40 ㎒(400W)/13.56 ㎒(0W)에서는 셀프 바이어스 전압 Vdc가 200V 이하로 된다. 이에 대해, 비교예 1에 있어서의 고주파 전력의 인가 형태, 즉 40 ㎒(400W)/13.56 ㎒(200W)에서는 셀프 바이어스 전압 Vdc가 200V를 넘고 300V 정도로 되며, 비교예 2에 있어서의 고주파 전력의 인가 형태, 즉 40 ㎒(400W)/13.56 ㎒(500 W)에서는 셀프 바이어스 전압 Vdc가 200V를 넘고 500V 정도로 된다.
또한, 에칭 형상 뿐만 아니라, 하지막인 TEOS층(105)에 대한 선택비(폴리 실리콘의 에칭 레이트/TEOS의 에칭 레이트)도, 실시예의 경우에 비해, 비교예 1, 2에서는 나빠지는 경향이 보였다. 즉, 에칭 후에 있어서, 하지의 TEOS층(105)의 막감소량을 계측하고, 단위 시간당으로 환산한 결과, 실시예에서는 7 ㎚/min이었는데 반해, 비교예 1에서는 36 ㎚/min, 비교예 2에서는 112 ㎚/min이 되었다.
상기와 같이, 에칭 가스로서 CF3I 가스를 포함하는 가스를 사용하여, 실리콘의 플라즈마 에칭을 실행하는 경우, 실시예와 같이, 셀프 바이어스 전압 Vdc가 200V 이하로 되는 탑재대(2)(하부 전극)에의 고주파 전력의 인가 조건으로 하는 것에 의해, 측벽형상이 대략 수직인 양호한 형상으로 에칭할 수 있고, 또한 밀 패턴의 부분도 소 패턴의 부분도 마찬가지로 균일하게 에칭할 수 있었다. 또한, 하지의 TEOS에 대한 선택비, 포토 레지스트에 대한 선택비도 양호하게 유지할 수 있었다. 또, 상기 실시예에 있어서의 고주파 전력의 인가 형태에서는 40 ㎒(400W)/13.56 ㎒(0W)로서, 셀프 바이어스 전압 Vdc가 200V 이하로 되도록 했지만, 40 ㎒의 고주파를 사용한 경우, 하부 전극으로서의 탑재대(2)에의 인가 전력이 높아지면, 셀프 바이어스 전압 Vdc가 200V를 넘어버리는 경우가 있다. 이 때문에, 40 ㎒의 고주파를 사용한 경우, 하부 전극으로서의 탑재대(2)에의 인가 전력은 400W 정도로 하는 것이 바람직하다. 또, 당연하지만 Vdc가 200V를 넘지 않는 범위이면, 바이어스용 전력을 인가하는 것도 가능하다.
또한, 상기 실시예에서는 CF3I와 Ar의 혼합 가스를 사용했지만, CF3I는 부식성이 높지 않으므로, 에칭 장치에 부식 대책을 실행할 필요가 없고, 절연막 에칭용의 플라즈마 에칭 장치에서 플라즈마 에칭을 실행할 수 있다. 이 때문에, 더블 패터닝 등에 있어서 실리콘 이외의 재료로 이루어지는 막, 예를 들면, SiO2, SiN, SiC, SiCN, W, TiN, Al2O3, Y2O3, HfO2, 유기막 등을 플라즈마 에칭한 동일한 처리 챔버내에서 실리콘의 플라즈마 에칭을 실행할 수 있다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 부식성이 높은 처리 가스의 사용을 억제할 수 있는 동시에, 원하는 형상의 패턴을 정밀도 높게 형성할 수 있다. 또, 본 발명은 상기의 실시형태 및 실시예에 한정되는 것은 아니고, 각종 변형이 가능하다. 예를 들면, 플라즈마 에칭 장치는 도 2에 나타낸 평행 평판형의 하부 2주파 인가형에 한정되지 않고, 상하 2주파 인가형의 플라즈마 에칭 장치나, 하부 1주파 인가형의 플라즈마 에칭 장치 등 이외에, 각종 플라즈마 에칭 장치를 사용할 수 있다. 또한, 에칭 가스로서는 CF3I와 Ar의 혼합 가스 이외에, 다른 희가스와의 혼합 가스나, N2, O2 등의 가스를 가한 것이어도 좋다. 또, 내부식성을 갖는 장치를 사용하는 경우에는 HBr 가스나 Cl2 가스를 가할 수도 있다.
도 1은 본 발명의 플라즈마 에칭 방법의 실시형태에 관한 반도체 웨이퍼의 단면 구성을 나타내는 도면.
도 2는 본 발명의 실시형태에 관한 플라즈마 에칭 장치의 개략 구성을 나타내는 도면.
도 3은 실시예 및 비교예의 에칭 형상의 상이를 나타내는 전자 현미경 사진.
도 4는 실시예 및 비교예의 밀 패턴부와 소 패턴부의 △CD를 나타내는 그래프.
도 5는 실시예 및 비교예의 Vdc와 전자밀도를 나타내는 그래프.
도면의 주요부분에 관한 부호의 설명
101: 실리콘 기판 102: 포토 레지스트층
103: ARC(반사방지)층 104: 폴리 실리콘층
105: TEOS층
Claims (8)
- 패터닝된 포토 레지스트층과 실리콘층을 갖는 피처리 기판에 대해서, 플라즈마 에칭 장치를 이용해 상기 포토 레지스트층을 마스크층으로 하여, 상기 실리콘층을 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법으로서,상기 플라즈마 에칭 장치는,상기 피처리 기판을 반입하는 처리 용기와,상기 처리 용기 내에 배치되어, 상기 피처리 기판을 탑재하는 하부 전극인 탑재대와,상기 탑재대에 접속되어, 제 1 주파수의 고주파 전력을 공급하는 제 1 고주파 전원과,상기 탑재대에 접속되어, 상기 제 1 주파수보다 작은 제 2 주파수의 고주파 전력을 공급하는 제 2 고주파 전원을 구비하며,상기 플라즈마 에칭 방법은,상기 처리 용기 내에 패터닝된 포토 레지스트층과 실리콘층을 갖는 피처리 기판을 반입하여, 상기 탑재대에 탑재하는 공정과,상기 처리 용기 내에 적어도 Ar 가스와 CF3I 가스를 포함하는 상기 처리 가스를 공급하는 공정과,상기 탑재대에 상기 제 1 주파수의 고주파 전력을 공급하여, 상기 처리 가스의 플라즈마를 생성하는 공정을 구비하며,상기 제 1 주파수보다 작은 제 2 주파수의 고주파 전력을 공급하지 않고, 상기 제 1 주파수의 고주파 전력을 공급하여, 상기 피처리체 기판에 200V 이하의 셀프 바이어스 전압 Vdc를 생성해서, 상기 포토 레지스트층을 마스크층으로 하여 상기 실리콘층을 에칭하는 것을 특징으로 하는 플라즈마 에칭 방법.
- 제 1 항에 있어서,상기 하부 전극에 주파수가 40 ㎒ 이상의 고주파 전력을 인가하는 것을 특징으로 하는 플라즈마 에칭 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 마스크층은 라인과 스페이스로 형성된 에칭 패턴을 갖고, 라인의 폭과 스페이스의 폭의 비(라인의 폭/스페이스의 폭)가 1/1인 밀 패턴(dense pattern)과, 1/10 이하인 소 패턴(sparse pattern)이 혼재하는 것을 특징으로 하는 플라즈마 에 칭 방법.
- 피처리 기판상에 형성된 실리콘 이외의 재료로 이루어지는 제 1 층을 제 1 처리 가스의 플라즈마에 의해 에칭한 처리 챔버내에서,상기 피처리 기판상에 형성된 실리콘층을, 제 2 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법으로서,상기 제 2 처리 가스는 적어도 CF3I 가스를 포함하고,상기 플라즈마중의 이온을 가속하는 셀프 바이어스 전압 Vdc가 200V 이하로 되도록, 상기 피처리 기판을 탑재하는 하부 전극에 고주파 전력을 인가하는 것을 특징으로 하는 플라즈마 에칭 방법.
- 제 4 항에 있어서,상기 하부 전극에 주파수가 40 ㎒ 이상의 고주파 전력을 인가하는 것을 특징으로 하는 플라즈마 에칭 방법.
- 피처리 기판을 수용하는 처리 챔버와,상기 처리 챔버내에 처리 가스를 공급하는 처리 가스 공급 수단과,상기 처리 가스 공급 수단으로부터 공급된 상기 처리 가스를 플라즈마화해서 상기 피처리 기판을 처리하는 플라즈마 생성 수단과,상기 처리 챔버내에서 제 1 항 또는 제 4 항에 기재된 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 하는 플라즈마 에칭 장치.
- 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서,상기 제어 프로그램은 실행시에 제 1 항 또는 제 2 항에 기재된 플라즈마 에칭 방법이 실행되도록 플라즈마 에칭 장치를 제어하는 것을 특징으로 하는 컴퓨터 기억 매체.
- 제 1, 2, 4, 5 항 중 어느 한 항에 있어서,상기 실리콘층은 폴리 실리콘층 또는 아몰퍼스 실리콘층인 플라즈마 에칭 방법.
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