CN113097145B - 半导体结构的制备方法 - Google Patents

Abstract

本发明提供一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括：提供基底，在基底上依次层叠形成位线接触层、第一掩膜层、第二掩膜层以及多个间隔设置的掩膜结构，相邻的掩膜结构之间形成第一开口；去除暴露在第一开口内的部分第二掩膜层，以在第二掩膜层内形成第一凹槽。本发明利用第一凹槽减薄部分的第二掩膜层，这样在蚀刻第二掩膜层时，由于第二掩膜层的厚度降低，减少了蚀刻第二掩膜层的时间，进而避免了侧刻蚀第二掩膜层，防止了位线接触结构的缺失，提高了半导体结构的存储性能。

Description

半导体结构的制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法。

背景技术

动态随机存储器（Dynamic random access memory，简称DRAM）是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

动态随机存取存储器由多个重复的存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容结构相连；其中，位线通常通过位线接触结构与漏极连接。

在制作位线接触结构的过程中，通常会出现位线接触结构的缺失，致使部分漏极无法连接在位线接触结构，影响半导体结构的存储性能。

发明内容

鉴于上述问题，本发明实施例提供一种半导体结构的制备方法，用于避免位线接触结构发生缺失，提高半导体结构的存储性能。

为了实现上述目的，本发明实施例提供如下技术方案：

本发明实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：

提供基底，所述基底内形成有多个字线；

在所述基底上依次层叠形成位线接触层、第一掩膜层和第二掩膜层；

在所述第二掩膜层上形成间隔设置的多个掩膜结构，相邻的所述掩膜结构之间形成第一开口；其中，所述掩膜结构包括T型掩膜块和两个掩膜条，两个所述掩膜条位于所述T型掩膜块的垂直段的两侧；

去除暴露在所述第一开口内的部分所述第二掩膜层，以在所述第二掩膜层内形成第一凹槽；

在每个所述掩膜结构内形成第二开口，所述第二开口暴露出所述第二掩膜层的顶面；

去除暴露在所述第一凹槽和所述第二开口内的所述第二掩膜层和部分所述第一掩膜层，以形成第一过渡孔；

在各所述第一过渡孔形成填充层；

去除位于所述填充层之间的所述第二掩膜层和第一掩膜层，以使相邻的所述填充层之间形成第二过渡孔，所述第二过渡孔在所述基底上的投影与对应的一个所述字线重合；

去除暴露在各所述第二过渡孔内所述第一掩膜层和所述位线接触层，被保留下来的所述位线接触层形成多个间隔设置位线接触结构。

如上所述的半导体结构的制备方法，其中，所述第二掩膜层的厚度占所述第一掩膜层的厚度的4/9～5/9。

如上所述的半导体结构的制备方法，其中，所述第一凹槽的深度与所述第二掩膜层的厚度之比位于1:3～1:2之间。

如上所述的半导体结构的制备方法，其中，所述第一掩膜层包括依次层叠设置的第一硬掩膜层、第一氮氧化硅层以及第二硬掩膜层，所述第一硬掩膜层设置在所述位线接触层上。

如上所述的半导体结构的制备方法，其中，在所述第二掩膜层上形成间隔设置的多个掩膜结构的步骤中，包括：

在所述第二掩膜层上形成间隔设置的多个掩膜块；

在位于相邻的掩膜块之间的第二掩膜层上形成第三硬掩膜层，所述第三硬掩膜层覆盖在所述掩膜块上；

在所述第三硬掩膜层上形成光刻胶层，所述光刻胶层内具有间隔设置的多个第三开口，每个所述第三开口在所述第三硬掩膜层上的投影位于每个所述掩膜块上；

去除暴露在所述第三开口内的所述第三硬掩膜层和所述掩膜块，被保留下来的所述第三硬掩膜层形成间隔设置的多个T型掩膜块，每个被保留下来的掩膜块形成两个掩膜条，且该掩膜条分别位于所述T型掩膜块的垂直段的两侧，每个所述T型掩膜块和与该T型掩膜块连接的掩膜条构成一个所述掩膜结构。

如上所述的半导体结构的制备方法，其中，所述掩膜块的材质包括氧化硅。

如上所述的半导体结构的制备方法，其中，在每个所述掩膜结构内形成第二开口的步骤中包括：

去除所述T型掩膜块，保留位于该T型掩膜块的垂直段的两侧的两个所述掩膜条，该掩膜条之间形成所述第二开口。

如上所述的半导体结构的制备方法，其中，去除暴露在所述第一凹槽和所述第二开口内的所述第二掩膜层和部分第一掩膜层，以形成第一过渡孔的步骤中，包括：

去除暴露在所述第一凹槽内的所述第二掩膜层和部分所述第二硬掩膜层，以及去除暴露在所述第二开口内的所述第二掩膜层，以使所述第二硬掩膜层的顶面呈凹凸不平状；

沿所述第二开口和所述第一凹槽继续蚀刻所述第二硬掩膜层，以形成第一过渡孔，所述第一过渡孔暴露出第一氮氧化硅层的顶面，相邻的所述第一过渡孔之间形成掩膜凸起。

如上所述的半导体结构的制备方法，其中，在各所述第一过渡孔形成填充层的步骤中，包括：

在各所述第一过渡孔内形成初始填充层，所述初始填充层覆盖在所述掩膜凸起上；

回刻所述初始填充层，保留位于所述第一过渡孔内的初始填充层，被保留下来的所述初始填充层构成填充层。

如上所述的半导体结构的制备方法，其中，所述填充层的顶面与所述掩膜凸起的顶面平齐，且所述填充层的材质包括氧化硅。

如上所述的半导体结构的制备方法，其中，在位于相邻的掩膜块之间的第二掩膜层上形成第三硬掩膜层的步骤之后，在所述第三硬掩膜层上形成光刻胶层的步骤之前，所述制备方法还包括：在所述第三硬掩膜层上形成第二氮氧化硅层。

如上所述的半导体结构的制备方法，其中，所述位线接触层包括依次层叠设置的阻挡层、导电层以及绝缘层，所述阻挡层设置在所述基底上。

本发明实施例的第一方面提供的半导体结构的制备方法中，通过以掩膜结构作为掩膜版，先在第二掩膜层内形成多个间隔设置的第一凹槽，利用第一凹槽减薄部分的第二掩膜层，这样在蚀刻第二掩膜层时，由于第二掩膜层的厚度降低，减少了蚀刻第二掩膜层的时间，进而避免了侧刻蚀第二掩膜层，防止了位线接触结构的缺失，提高了半导体结构的存储性能。

本发明实施例的第二方面提供一种半导体结构的制备方法，其包括：如下步骤：

提供基底，所述基底内形成有多个字线；

在所述基底上依次层叠形成位线接触层、第一掩膜层和第二掩膜层，所述第二掩膜层的厚度占所述第一掩膜层的厚度的2/9～3/9；

在所述第二掩膜层上形成间隔设置的多个掩膜结构，相邻的所述掩膜结构之间形成第一开口；

在每个所述掩膜结构上形成第二开口，所述第二开口暴露出所述第二掩膜层的顶面；

去除暴露在所述第一开口和所述第二开口内的所述第二掩膜层和部分所述第一掩膜层，以形成第一过渡孔；

在各所述第一过渡孔形成填充层；

去除位于所述填充层之间所述第二掩膜层和第一掩膜层，以使相邻的所述填充层之间形成第二过渡孔，所述第二过渡孔在所述基底上的投影与对应的一个所述字线重合；

去除暴露在各所述第二过渡孔内所述第一掩膜层和所述位线接触层，被保留下来的所述位线接触层形成多个间隔设置位线接触结构。

如上所述的半导体结构的制备方法，其中，所述第一掩膜层包括依次层叠设置的第一硬掩膜层、第一氮氧化硅层以及第二硬掩膜层，所述第一硬掩膜层设置在所述位线接触层上。

如上所述的半导体结构的制备方法，其中，在所述第二掩膜层上形成间隔设置的多个掩膜结构的步骤中，包括：

在所述第二掩膜层上形成间隔设置的多个掩膜块；

在位于相邻的掩膜块之间的第二掩膜层上形成第三硬掩膜层，所述第三硬掩膜层覆盖在掩膜块上；

在所述第三硬掩膜层上形成光刻胶层，所述光刻胶层内具有间隔设置的多个第三开口，每个所述第三开口在所述第三硬掩膜层上的投影位于每个所述掩膜块上；

去除暴露在所述第三开口内的所述第三硬掩膜层和所述掩膜块，被保留下来的所述第三硬掩膜层形成多个T型掩膜块，每个被保留下来的掩膜块形成两个掩膜条，且该掩膜条分别位于所述T型掩膜块的垂直段的两侧，每个所述T型掩膜块和与该T型掩膜块连接的掩膜条构成一个所述掩膜结构。

如上所述的半导体结构的制备方法，其中，在每个所述掩膜结构上形成第二开口的步骤中包括：

去除所述T型掩膜块，保留位于该T型掩膜块的垂直段的两侧的两个所述掩膜条，该掩膜条之间形成所述第二开口。

如上所述的半导体结构的制备方法，其中，在所述第一过渡孔形成填充层的步骤中，包括：

在第一过渡孔内形成初始填充层，初始填充层覆盖在所述掩膜凸起上；

回刻所述初始填充层，保留位于所述第一过渡孔内的初始填充层，被保留下来的所述初始填充层构成填充层。

如上所述的半导体结构的制备方法，其中，所述填充层的顶面与所述掩膜凸起的顶面平齐，且所述填充层的材质包括氧化硅。

如上所述的半导体结构的制备方法，其中，所述位线接触层包括层叠设置的阻挡层、导电层以及绝缘层，所述阻挡层设置在所述基底上。

本发明实施例第二方面提供的半导体结构的制备方法中，通过直接减薄第二掩膜层的整体厚度，使得第二掩膜层的厚度占第一掩膜层的厚度的2/9～3/9 ，由于第二掩膜层的厚度降低，在后续蚀刻第二掩膜层的过程中，可以缩短第二掩膜层的刻蚀时间，降低第二掩膜层侧刻蚀的风险，以保证在第二掩膜层中形成刻蚀孔的精准性，进而可以避免发生位线接触结构的丢失，提高了半导体结构的性能。

本发明实施例第三方面提供一种半导体结构，该半导体结构通过上述的半导体结构的制备方法制得。

除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的半导体结构的制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中半导体结构的制备方法中图形化第二掩膜层的结构示意图；

图2为相关技术中半导体结构的制备方法中图形化第二掩膜层之后的结构示意图；

图3为图2的俯视图；

图4为相关技术中半导体结构的制备方法中形成位线接触结构的示意图；

图5为本发明实施例一提供的半导体结构的制备方法的工艺流程图一；

图6为本发明实施例一提供的半导体结构的制备方法中形成位线接触层、第一掩膜层和第二掩膜层的结构示意图；

图7为本发明实施例一提供的半导体结构的制备方法中形成掩膜结构的示意图；

图8为本发明实施例一提供的半导体结构的制备方法中形成第一凹槽的结构示意图；

图9为本发明实施例一提供的半导体结构的制备方法中形成第二开口的结构示意图；

图10为本发明实施例一提供的半导体结构的制备方法中形成第一过渡孔的结构示意图一；

图11为本发明实施例一提供的半导体结构的制备方法中形成第一过渡孔的结构示意图二；

图12为本发明实施例一提供的半导体结构的制备方法中形成初始填充层的结构示意图；

图13为本发明实施例一提供的半导体结构的制备方法中形成填充层的结构示意图；

图14为本发明实施例一提供的半导体结构的制备方法中形成第二过渡孔的结构示意图；

图15为本发明实施例一提供的半导体结构的制备方法中形成位线接触结构的示意图；

图16为本发明实施例二提供的半导体结构的制备方法的工艺流程图；

图17为本发明实施例二提供的半导体结构的制备方法中形成第二开口的结构示意图；

图18为本发明实施例二提供的半导体结构的制备方法中形成第一过渡孔的结构示意图。

附图标记：

10：基底；11：字线；20：位线接触层；21：阻挡层；22：导电层；23：绝缘层；24：位线接触结构；30：第一掩膜层；31：第一硬掩膜层；32：第一氮氧化硅层；33：第二硬掩膜层；331：第二凹槽；40：第二掩膜层；41：第一凹槽；42：蚀刻孔；43：第四开口；50：掩膜结构；51：第一开口；52：第二开口；53：掩膜块；531：掩膜条；54：第三硬掩膜层；541：T型掩膜块；60：第一过渡孔；70：初始填充层；71：填充层；80：第二过渡孔；90：光刻胶层；91：第三开口；100：第二氮氧化硅层。

具体实施方式

如图1至图4所示，在形成位线接触结构时，通常是先在基底10上形成位线接触层20、第一掩膜层30和第二掩膜层40，然后在第二掩膜层40上形成掩膜图案，利用掩膜图案作为掩膜，蚀刻第二掩膜层40，但是在蚀刻第二掩膜层40时，易侧向刻蚀第二掩膜层40，致使第二掩膜层40内形成大小不一的蚀刻孔42，这样，再以第二掩膜层40上的蚀刻孔作为掩膜，形成位线接触结构时，易出现位线接触结构的缺失，致使基底中部分漏极无法连接在位线接触结构，影响半导体结构的存储性能。

针对上述的技术问题，本发明实施例提供的半导体结构的制备方法，通过对第二掩膜层进行局部减薄或者整体减薄，以降低第二掩膜层的厚度，降低刻蚀第二掩膜层的刻蚀时间，防止第二掩膜层发生侧刻蚀，进而避免位线接触结构的缺失，提高半导体结构的存储性能。

为了使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。

图5为本发明实施例一提供的半导体结构的制备方法的流程图，图16为本发明实施例二提供的半导体结构的制备方法的流程图；图6至图15、图17和图18为半导体结构的制备方法的各个阶段的示意图，下面结合图5-图18对半导体结构的制备方法进行详细的介绍。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器（DRAM）为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

实施例一

如图5所示，本发明实施例提供的半导体结构的制备方法，包括如下的步骤：

步骤S100：提供基底，基底内形成有多个字线。

示例性地，如图6所示，基底10作为半导体结构的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。

多个字线11形成在基底10内，多个字线11阵列排布在基底10内，其中，每个字线11用于与设置在基底10内的晶体管的栅极连接，通过字线11控制晶体管的打开或者关闭。

步骤S200：在基底上依次层叠形成位线接触层、第一掩膜层和第二掩膜层。

示例性地，继续参考图6，可以通过原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺在基底10上依次形成位线接触层20、第一掩膜层30和第二掩膜层40，其中，位线接触层20用于形成位线接触结构，通过位线接触结构实现位线与基底内的漏极连接，以完成存储器的读取数据和存储数据的功能。其中，位线接触层20可以为叠层结构，例如，位线接触层20可以包括阻挡层21、导电层22以及绝缘层23。

首先，可以通过沉积工艺形成在基底10上依次形成阻挡层21、导电层22和绝缘层23，例如，导电层22可以形成在阻挡层21背离基底10的表面上，绝缘层23可以形成在导电层22背离阻挡层21的表面上，其中，导电层22可以包括多晶硅等导电材质，通过导电层的设置实现位线接触结构与基底内的漏极之间的电连接；阻挡层21可以包括氮化硅等绝缘材质；绝缘层23可以包括氧化硅等绝缘材质，用于实现导电层与设置在绝缘层上的其他部件之间的绝缘设置。

然后，可以通过原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺在绝缘层23上形成第一掩膜层30，其中，第一掩膜层30可以单层结构，也可以为叠层结构。

例如，第一掩膜层30为叠层结构时，第一掩膜层30可以包括第一硬掩膜层31、第一氮氧化硅层32以及第二硬掩膜层33，其中，第一硬掩膜层31可以通过沉积工艺形成在位线接触层20上，即，可以通过沉积工艺形成在绝缘层23上。

第一氮氧化硅层32可以通过沉积工艺形成第一硬掩膜层31背离基底的表面上；第二硬掩膜层33可以通过沉积工艺形成在第一氮氧化硅层32背离第一硬掩膜层31的表面上。

之后，再通过沉积工艺在第二硬掩膜层33上形成第二掩膜层40，且第二掩膜层40的厚度为第一掩膜层30的4/9～5/9，例如，若第一掩膜层30的厚度为90nm，相应地，第二掩膜层40的厚度位于40nm～50nm之间。

步骤S300：在第二掩膜层上形成间隔设置的多个掩膜结构，相邻的掩膜结构之间形成第一开口，其中，该掩膜结构可以由单一材质构成，也可以为多种材质构成。

示例性地，继续参考图6，可以先通过沉积工艺在第二掩膜层40上形成间隔设置的多个掩膜块53，其中，掩膜块53可以包括氧化硅等绝缘材质。

然后，在位于相邻的掩膜块53之间的第二掩膜层40上形成第三硬掩膜层54，其中，第三硬掩膜层54覆盖在掩膜块53上，也就是说，可以通过沉积工艺在相邻的掩膜块53之间沉积第三硬掩膜层54，且该第三硬掩膜层覆盖在掩膜块53上。

待形成第三硬掩膜层54之后，可以通过涂覆的方式，在第三硬掩膜层54上形成一定厚度的光刻胶层90，再通过曝光、显影或者蚀刻的方式，图形化光刻胶层90，以在光刻胶层90内形成间隔设置的多个第三开口91，其中，每个第三开口91在第三硬掩膜层54的投影，位于每个掩膜块53内。

之后，如图7所示，采用刻蚀液或者刻蚀气体，去除暴露在第三开口91的第三硬掩膜层54和掩膜块53，被保留下来的第三硬掩膜层54形成间隔设置的多个T型掩膜块541，每个被保留下来的掩膜块53形成两个掩膜条531，且两个掩膜条531分别位于T型掩膜块541的垂直段的两侧，每个T型掩膜块541和与该T型掩膜块连接的掩膜条531构成一个掩膜结构50。

位于相邻的掩膜块之间的第二掩膜层上形成第三硬掩膜层的步骤之后，在第三硬掩膜层上形成光刻胶层的步骤之前，半导体结构的制备方法还可以包括：在第三硬掩膜层54上形成第二氮氧化硅层100，以保证图形转移的准确性。

步骤S400：去除暴露在第一开口内的部分第二掩膜层，以在第二掩膜层内形成第一凹槽。

如图8所示，以掩膜结构50作为掩膜版，通过向第一开口51内通入刻蚀气体或者刻蚀液，刻蚀暴露在第一开口51内的部分第二掩膜层40，以在第二掩膜层40内形成第一凹槽41，其中，第一凹槽41的深度与第二掩膜层40的厚度之比位于1:3～1:2之间，也就是说，第一凹槽41的深度小于第二掩膜层40厚度的一半。

若第一凹槽41的深度与第二掩膜层40的厚度之比小于1:3，即，第一凹槽41的深度过小，达不到降低第二掩膜层厚度功能，这样在后续刻蚀第二掩膜层时，仍然会存在侧刻蚀第二掩膜层的风险；若第一凹槽41的深度与第二掩膜层40的厚度之比大于1:2，即，第一凹槽41的深度过大，则会增加刻蚀第二掩膜层的成本，因此，本实施例对第一凹槽的深度与第二掩膜层的厚度之比进行了限定，既要防止侧刻蚀第二掩膜层，也要降低刻蚀成本。

需要说明的是，第一开口51是位于虚线之上的区域，第一凹槽41是位于虚线和第二掩膜层40之间的区域。

步骤S500：在每个掩膜结构内形成第二开口，第二开口暴露出第二掩膜层的顶面。

示例性地，如图9所示，去除T型掩膜块541，保留位于该T型掩膜块541的垂直段的两侧的两个掩膜条531，该掩膜条531之间形成第二开口52。

以其中的一个掩膜结构50为例，可以通过清洗的方式，去除该掩膜结构50中的T型掩膜块541，保留该掩膜结构50中的两个相对设置掩膜条531，这两个掩膜条531之间形成一个第二开口52。

步骤S600：去除暴露在第一凹槽和第二开口内的第二掩膜层和部分第一掩膜层，以形成第一过渡孔。

如图9至图11所示，通过刻蚀液或者刻蚀气体，去除暴露在第一凹槽41和第二开口52内第二掩膜层40和部分第一掩膜层30，以在第二掩膜层40和第一掩膜层30内形成第一过渡孔。

需要说明的是，在本实施例中，可以采用一步刻蚀工艺直接形成第一过渡孔60，也可以采用两步刻蚀工艺形成第一过渡孔60，例如：如图9和图10所示，首先，通过刻蚀液或者刻蚀气体，去除暴露在第一凹槽41内的第二掩膜层40和部分第二硬掩膜层33，以在第二硬掩膜层33内形成第二凹槽331，并去除暴露在第二开口52内的第二掩膜层40，以暴露出第二硬掩膜层33的顶面，这样可以使第二硬掩膜层33的顶面呈凹凸不平状。

然后，如图11所示，沿第二开口52和第一凹槽41继续蚀刻第二硬掩膜层33，以形成第一过渡孔60，也就是说，可以分别蚀刻暴露在第二开口52和第二凹槽331内的第二硬掩膜层33，以在第二硬掩膜层33内形成第一过渡孔60，第一过渡孔60暴露出第一氮氧化硅层32的顶面，相邻的第一过渡孔60之间形成掩膜凸起61。

本实施例通过两步刻蚀的方式去除第二掩膜层和部分第一掩膜层，这样可以先将图形转移至第二掩膜层上，然后再第二掩膜层作为掩膜版，刻蚀第一掩膜层，以提高第一过渡孔的精准性，进而保证后续所形成的位线接触结构的准确性，提高了半导体结构的性能。

步骤S700：在各第一过渡孔形成填充层。

示例性地，如图12所示，可以先通过物理气相沉积工艺或者化学气相沉积工艺，在各第一过渡孔60内形成初始填充层70，初始填充层70延伸至第一过渡孔60外，并覆盖在掩膜凸起61上。

然后，如图13所示，利用刻蚀液或者刻蚀气体，去除部分初始填充层70，使得初始填充层70的顶面与掩膜凸起61的顶面平齐，被保留下来的初始填充层70构成填充层71。

步骤S800：去除位于填充层之间的第二掩膜层和第一掩膜层，以使相邻的填充层之间形成第二过渡孔，第二过渡孔在基底上的投影与对应的一个字线重合。

示例性地，如图14所示，去除第二掩膜层40和第一硬掩膜层31，保留填充层71，使得相邻的填充层71之间形成第二过渡孔80。

步骤S900：去除暴露在各第二过渡孔内第一掩膜层和位线接触层，被保留下来的位线接触层形成多个间隔设置位线接触结构。

示例性地，如图15所示，可以先去除暴露在第二过渡孔80内的第一氮氧化硅层32、第一硬掩膜层31和位线接触层20，然后再去除保留下来的第一氮氧化硅层32、第一硬掩膜层31，最后，被保留下来的位线接触层20形成多个间隔设置位线接触结构24，每个位线接触结构24位于相邻的字线11之间。

在本实施例中，通过以掩膜结构作为掩膜版，蚀刻第二掩膜层，减小了第二掩膜层的局部厚度，进而降低了第二掩膜层的整体厚度，这样在后续蚀刻第二掩膜层的过程中，由于第二掩膜层的厚度降低，可以缩短第二掩膜层的刻蚀时间，进而降低第二掩膜层侧刻蚀的风险，以保证在第二掩膜层中形成刻蚀孔的精准性，进而可以避免发生位线接触结构的丢失，提高了半导体结构的性能。

实施例二

本发明实施例还提供了一种半导体结构的制备方法，包括如下的步骤：

步骤S10：提供基底，所基底内形成有多个字线。

由于本实施例中，形成基底、第一掩膜层和第二掩膜层的过程与实施例一中相同，可以将实施例一中的图6作为参考附图，示例性地，如图6所示，基底10作为半导体结构的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。

多个字线11形成在基底10内，多个字线11阵列排布在基底10内，其中，每个字线11用于与设置在基底10内的晶体管的栅极连接，通过字线11控制晶体管的打开或者关闭。

步骤S20：在基底上依次层叠形成位线接触层、第一掩膜层和第二掩膜层，第二掩膜层的厚度占第一掩膜层的厚度的2/9～3/9 。

若第一掩膜层30的厚度为90nm，那么第二掩膜层40的厚度位于20nm～30nm之间，相对于相关技术中，第二掩膜层40的厚度位于40nm～50nm之间，本实施例直接降低了第二掩膜层40的厚度，这样在后续蚀刻第二掩膜层40时，可以防止第二掩膜层40发生侧刻蚀，进而防止后续形成的位线接触结构发生缺失，提高了半导体结构的性能。

需要说明的是，本实施例与实施例一均是为了解决相关技术中，第二掩膜层易发生侧刻蚀，进而造成后续形成的位线接触结构发生缺失的技术问题所作出的改进，实施例一中是通过对第二掩膜层40进行部分减薄，来防止第二掩膜层发生侧刻蚀，本实施例是通过对第二掩膜层40进行整体减薄，来防止第二掩膜层易发生侧刻蚀。

在本实施例中，如图6所示，可以通过原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺在基底10上依次形成位线接触层20、第一掩膜层30和第二掩膜层40，其中，位线接触层20用于形成位线接触结构，通过位线接触结构实现位线与基底内的漏极连接，以完成存储器的读取数据和存储数据的功能。其中，位线接触层20可以为叠层结构，例如，位线接触层20可以包括阻挡层21、导电层22以及绝缘层23。

首先，可以通过沉积工艺形成在基底10上依次形成阻挡层21、导电层22和绝缘层23，例如，导电层22可以形成在阻挡层21背离基底10的表面上，绝缘层23可以形成在导电层22背离阻挡层21的表面上，其中，导电层22可以包括多晶硅等导电材质，通过导电层的设置实现位线接触结构与基底内的漏极之间的电连接；阻挡层21可以包括氮化硅等绝缘材质；绝缘层23可以包括氧化硅等绝缘材质，用于实现导电层与设置在绝缘层上的其他部件之间的绝缘设置。

然后，可以通过原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺在绝缘层23上形成第一掩膜层30，其中，第一掩膜层30可以单一膜层，也可以为叠层结构。

示例性地，第一掩膜层30为叠层结构时，第一掩膜层30可以包括第一硬掩膜层31、第一氮氧化硅层32以及第二硬掩膜层33，其中，第一硬掩膜层31可以通过沉积工艺形成在位线接触层20上，即，可以通过沉积工艺形成在绝缘层23上。

第一氮氧化硅层32可以通过沉积工艺形成第一硬掩膜层31背离基底的表面上；第二硬掩膜层33可以通过沉积工艺形成在第一氮氧化硅层32背离第一硬掩膜层31的表面上。

之后，再通过沉积工艺在第二硬掩膜层33上形成第二掩膜层40，且第二掩膜层的厚度占第一掩膜层的厚度的2/9～3/9 。

步骤S30：在第二掩膜层上形成间隔设置的多个掩膜结构，相邻的掩膜结构之间形成第一开口。

需要说明的是，本实施例中与实施例一中形成掩膜结构的过程相同，可以将实施例一中的图7作为参考附图，具体地：

如图7所示，可以在第二掩膜层40上形成多个掩膜结构50，该掩膜结构50可以为单一材质构成的掩膜块，也可以为其他的结构。

示例性地，继续参考图6所示，可以先通过沉积工艺在第二掩膜层40上形成间隔设置的多个掩膜块53，其中，掩膜块53可以包括氧化硅等绝缘材质。

然后，在位于相邻的掩膜块53之间的第二掩膜层40上形成第三硬掩膜层54，其中，第三硬掩膜层54覆盖在掩膜块53上，也就是说，可以通过沉积工艺在相邻的掩膜块53之间沉积第三硬掩膜层54，且该第三硬掩膜层覆盖在掩膜块53上。

待形成第三硬掩膜层54之后，可以通过涂覆的方式，在第三硬掩膜层54上形成一定厚度的光刻胶层90，再通过曝光、显影或者蚀刻的方式，图形化光刻胶层90，以在光刻胶层90内形成间隔设置的多个第三开口91，其中，每个第三开口91在第三硬掩膜层54的投影，位于每个掩膜块53内。

之后，如图7所示，采用刻蚀液或者刻蚀气体，去除暴露在第三开口91的第三硬掩膜层54和掩膜块53，被保留下来的第三硬掩膜层54形成间隔设置的多个T型掩膜块541，每个被保留下来的掩膜块53形成两个掩膜条531，且该掩膜条531分别位于T型掩膜块541的垂直段的两侧，每个T型掩膜块541和与该T型掩膜块连接的掩膜条531构成一个掩膜结构50。

步骤S40：在每个掩膜结构上形成第二开口，第二开口暴露出第二掩膜层的顶面。

示例性地，如图17所示，去除T型掩膜块541，保留位于该T型掩膜块541的垂直段的两侧的两个掩膜条531，该掩膜条531之间形成第二开口。

以其中的一个掩膜结构50为例，可以通过清洗的方式，去除该掩膜结构50中的T型掩膜块541，保留该掩膜结构50中的两个相对设置掩膜条531，这两个掩膜条531之间形成一个第二开口52。

步骤S50：去除暴露在第一开口和第二开口内的第二掩膜层和部分第一掩膜层，以形成第一过渡孔。

通过刻蚀液或者刻蚀气体，去除暴露在第一开口51和第二开口52内第二掩膜层40和部分第一掩膜层30，以在第二掩膜层40和第一掩膜层30内形成第一过渡孔。

需要说明的是，在本实施例中，可以采用一步刻蚀工艺直接形成第一过渡孔60，也可以采用两步刻蚀工艺形成第一过渡孔60，例如：如图18所示，首先，通过刻蚀液或者刻蚀气体，去除暴露在第一开口51内和第二开口52内的第二掩膜层40，以在第二掩膜层40内形成第四开口43。

然后，去除暴露在第四开口43内的第二硬掩膜层33，以形成第一过渡孔60，也就是说，可以分别蚀刻暴露在第二开口52和第二凹槽331内的第二硬掩膜层33，以在第二硬掩膜层33内形成第一过渡孔60，第一过渡孔60暴露出第一氮氧化硅层32的顶面，相邻的第一过渡孔60之间形成掩膜凸起61，形成的结构如图11所示。

需要说明的是，在本实施例中去除第二硬掩膜层33的过程与实施例一中去除第二硬掩膜层33的过程相同，故而可以参考图11。

本实施例通过两步刻蚀的方式去除第二掩膜层和部分第一掩膜层，这样可以先将图形转移至第二掩膜层上，然后再第二掩膜层作为掩膜版，刻蚀第一掩膜层，以提高第一过渡孔的精准性，进而保证后续所形成的位线接触结构的准确性，提高了半导体结构的性能。

以下的步骤与实施例一中的步骤相同，故而，可以参考图12至图15对下述的步骤进行详细的阐述。

步骤S60：在各第一过渡孔形成填充层。

示例性地，如图12所示，可以先通过物理气相沉积工艺或者化学气相沉积工艺，在各第一过渡孔60内形成初始填充层70，初始填充层70延伸至第一过渡孔60外，并覆盖在掩膜凸起61上。

然后，如图13所示，利用刻蚀液或者刻蚀气体，去除部分初始填充层70，使得初始填充层70的顶面与掩膜凸起61的顶面平齐，被保留下来的初始填充层70构成填充层71。

步骤S70：去除位于所填充层之间第二掩膜层和第一掩膜层，以使相邻的填充层之间形成第二过渡孔，第二过渡孔在基底上的投影与一个字线重合。

示例性地，如图14所示，去除第二掩膜层40和第一硬掩膜层31，保留填充层71，使得相邻的填充层71之间形成第二过渡孔80。

步骤S80：去除暴露在各第二过渡孔内第一掩膜层和位线接触层，被保留下来的位线接触层形成多个间隔设置位线接触结构。

示例性地，如图15所示，可以先去除暴露在第二过渡孔80内的第一氮氧化硅层32、第一硬掩膜层31和位线接触层20，然后再去除保留下来的第一氮氧化硅层32、第一硬掩膜层31，最后，被保留下来的位线接触层20形成多个间隔设置位线接触结构24，每个位线接触结构24位于相邻的字线之间。

在本实施例中，通过使得第二掩膜层的厚度占第一掩膜层的厚度的2/9～3/9 ，即减小了第二掩膜层的整体厚度，由于第二掩膜层的厚度降低，在后续蚀刻第二掩膜层的过程中，可以缩短第二掩膜层的刻蚀时间，进而降低第二掩膜层侧刻蚀的风险，以保证在第二掩膜层中形成刻蚀孔的精准性，进而可以避免发生位线接触结构的丢失，提高了半导体结构的性能。

实施例三

本发明实施例还提供了一种半导体结构，该半导体结构可以通过实施例一中的半导体结构的制备方法制得，也可以通过实施例二中的半导体结构的制备方法制得。

在本实施例中提供的半导体结构，由于通过上述实施例描述的方法制备的，因此，可以避免该半导体结构中的位线接触结构发生丢失，提高了半导体结构的性能。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

提供基底，所述基底内形成有多个字线；

在所述基底上依次层叠形成位线接触层、第一掩膜层和第二掩膜层；

在所述第二掩膜层上形成间隔设置的多个掩膜结构，相邻的所述掩膜结构之间形成第一开口；其中，所述掩膜结构包括T型掩膜块和两个掩膜条，两个所述掩膜条位于所述T型掩膜块的垂直段的两侧；

去除暴露在所述第一开口内的部分所述第二掩膜层，以在所述第二掩膜层内形成第一凹槽；

在每个所述掩膜结构内形成第二开口，所述第二开口暴露出所述第二掩膜层的顶面；

去除暴露在所述第一凹槽和所述第二开口内的所述第二掩膜层和部分所述第一掩膜层，以形成第一过渡孔；

在各所述第一过渡孔形成填充层；

去除位于所述填充层之间的所述第二掩膜层和第一掩膜层，以使相邻的所述填充层之间形成第二过渡孔，所述第二过渡孔在所述基底上的投影与对应的一个所述字线重合；

去除暴露在各所述第二过渡孔内所述第一掩膜层和所述位线接触层，被保留下来的所述位线接触层形成多个间隔设置位线接触结构。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二掩膜层的厚度占所述第一掩膜层的厚度的4/9～5/9。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一凹槽的深度与所述第二掩膜层的厚度之比位于1:3～1:2之间。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第一掩膜层包括依次层叠设置的第一硬掩膜层、第一氮氧化硅层以及第二硬掩膜层，所述第一硬掩膜层设置在所述位线接触层上。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，在所述第二掩膜层上形成间隔设置的多个掩膜结构的步骤中，包括：

在所述第二掩膜层上形成间隔设置的多个掩膜块；

在位于相邻的掩膜块之间的第二掩膜层上形成第三硬掩膜层，所述第三硬掩膜层覆盖在所述掩膜块上；

在所述第三硬掩膜层上形成光刻胶层，所述光刻胶层内具有间隔设置的多个第三开口，每个所述第三开口在所述第三硬掩膜层上的投影位于每个所述掩膜块上；

去除暴露在所述第三开口内的所述第三硬掩膜层和所述掩膜块，被保留下来的所述第三硬掩膜层形成间隔设置的多个T型掩膜块，每个被保留下来的掩膜块形成两个掩膜条，且该掩膜条分别位于所述T型掩膜块的垂直段的两侧，每个所述T型掩膜块和与该T型掩膜块连接的掩膜条构成一个所述掩膜结构。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述掩膜块的材质包括氧化硅。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，在每个所述掩膜结构内形成第二开口的步骤中包括：

去除所述T型掩膜块，保留位于该T型掩膜块的垂直段的两侧的两个所述掩膜条，该掩膜条之间形成所述第二开口。

8.根据权利要求4-7任一项所述的半导体结构的制备方法，其特征在于，去除暴露在所述第一凹槽和所述第二开口内的所述第二掩膜层和部分第一掩膜层，以形成第一过渡孔的步骤中，包括：

去除暴露在所述第一凹槽内的所述第二掩膜层和部分所述第二硬掩膜层，以及去除暴露在所述第二开口内的所述第二掩膜层，以使所述第二硬掩膜层的顶面呈凹凸不平状；

沿所述第二开口和所述第一凹槽继续蚀刻所述第二硬掩膜层，以形成第一过渡孔，所述第一过渡孔暴露出第一氮氧化硅层的顶面，相邻的所述第一过渡孔之间形成掩膜凸起。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，在各所述第一过渡孔形成填充层的步骤中，包括：

在各所述第一过渡孔内形成初始填充层，所述初始填充层覆盖在所述掩膜凸起上；

回刻所述初始填充层，保留位于所述第一过渡孔内的初始填充层，被保留下来的所述初始填充层构成填充层。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述填充层的顶面与所述掩膜凸起的顶面平齐，且所述填充层的材质包括氧化硅。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，在位于相邻的掩膜块之间的第二掩膜层上形成第三硬掩膜层的步骤之后，在所述第三硬掩膜层上形成光刻胶层的步骤之前，所述制备方法还包括：在所述第三硬掩膜层上形成第二氮氧化硅层。

12.根据权利要求1-7任一项所述的半导体结构的制备方法，其特征在于，所述位线接触层包括依次层叠设置的阻挡层、导电层以及绝缘层，所述阻挡层设置在所述基底上。

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