CN115643746A - 半导体结构及其制备方法 - Google Patents

Abstract

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，该半导体结构制备方法包括提供基底，在基底上形成依次层叠设置的第一初始导电层、牺牲层以及具有图案的第一掩膜层，牺牲层的厚度为10nm～20nm；以第一掩膜层作为掩膜版，刻蚀第一初始导电层和基底，以形成位线接触区。本申请通过降低牺牲层的厚度，在后续刻蚀牺牲层和第一初始导电层时，在将全部的牺牲层刻蚀的同时，也能够去除原本被牺牲层遮挡住部分厚度的第一初始导电层，使得被保留下来的第一初始导电层的厚度降低，进而降低位线接触区的深度，当向位线接触区沉积第二导电层时，可以避免第二导电层内形成空隙，降低位线接触的电阻，提高半导体结构的传输性能。

Description

半导体结构及其制备方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

动态随机存储器通常包括多个重复的储存单元，每个存储单元包括一个晶体管和一个电容器，其中，晶体管的栅极与字线电连接、源极通过位线接触与位线电连接、漏极通过存储节点接触与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

但是在形成位线接触时，位线接触易形成空隙，该空隙增加位线接触的电阻，降低半导体结构的传输性能。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，能够避免位线接触内形成空隙，降低位线接触的电阻，进而提高半导体结构的传输性能。

为了实现上述目的，本申请实施例提供如下技术方案：

本申请实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：

提供基底；

在所述基底上形成依次层叠设置的第一初始导电层和牺牲层，所述牺牲层的厚度为10nm-20nm；

在所述牺牲层上形成具有图案的第一掩膜层；

以所述第一掩膜层作为掩膜版，去除所述牺牲层以及部分所述第一初始导电层和部分所述基底，以在所述第一初始导电层和所述基底内形成位线接触区，被保留下来的第一初始导电层构成第一导电层，所述第一导电层的厚度占所述第一初始导电层厚度的2/5～3/5；

在所述位线接触区内形成第二导电层，所述第二导电层填充满所述位线接触区。

如上所述的半导体结构的制备方法，其中，所述位线接触区的深度为34nm～42nm。

如上所述的半导体结构的制备方法，其中，在所述牺牲层上形成具有图案的第一掩膜层的步骤中，包括：

在所述第一掩膜层上形成第一光刻胶层；

图形化所述第一光刻胶层，以在所述第一光刻胶层内形成第一掩膜图案，所述第一掩膜图案包括间隔设置的多个第一开口区以及用于分隔各个所述第一开口区的第一遮挡区；

去除暴露在所述第一开口区内的第一掩膜层，以在所述第一掩膜层内形成图案。

如上所述的半导体结构的制备方法，其中，在所述位线接触区内形成第二导电层的步骤中，包括：

在所述位线接触区内形成第二初始导电层，所述第二初始导电层延伸至所述位线接触区外，并覆盖所述第一导电层上；

去除部分厚度的所述第二初始导电层，被保留下来的所述第二初始导电层构成第二导电层，所述第二导电层与所述第一导电层连接成整体构成位线接触层。

如上所述的半导体结构的制备方法，其中，采用化学机械抛光工艺去除部分厚度的所述第二初始导电层。

如上所述的半导体结构的制备方法，其中，所述第一掩膜层包括依次层叠设置的第一硬掩膜层和第一氮氧化硅层，所述第一硬掩膜层设置在所述牺牲层上。

如上所述的半导体结构的制备方法，其中，在提供基底的步骤之后，在所述基底上形成依层叠设置的第一初始导电层和牺牲层的步骤之前，所述制备方法还包括：

在所述基底上形成第一绝缘层。

如上所述的半导体结构的制备方法，其中，所述第一导电层和第二导电层的材质相同，均包括多晶硅。

如上所述的半导体结构的制备方法，其中，所述牺牲层的材质包括氧化硅；所述第一绝缘层的材质包括氮化硅。

如上所述的半导体结构的制备方法，其中，去除部分厚度第二初始导电层，被保留下来的所述第二初始导电层构成第二导电层，所述第二导电层与所述第一导电层连接成整体构成位线接触层的步骤之后，所述制备方法还包括：

在所述位线接触层上形成依次层叠设置的位线导电层和具有图案的第二掩膜层；

以具有图案的第二掩膜层作为掩膜版，去除部分所述位线导电层和所述位线接触层，被保留下来所述位线导电层构成位线，被保留下来的所述位线接触层构成位线接触。

如上所述的半导体结构的制备方法，其中，在所述位线接触上形成依次层叠设置的位线导电层和具有图案的第二掩膜层的步骤中，包括：

在所述第二掩膜层上形成第二光刻胶层；

图形化所述第二光刻胶层，以在所述第二光刻胶层内形成第二掩膜图案，所述第二掩膜图案包括间隔设置的多个第二开口区以及用于分隔各个所述第二开口区的第二遮挡区；

去除暴露在所述第二开口区内的第二掩膜层，以在所述第二掩膜层内形成图案。

如上所述的半导体结构的制备方法，其中，所述第二掩膜层包括依次层叠设置的非晶碳层、第二氮氧化硅层、第二硬掩膜层和第三氮氧化硅层，所述非晶碳层设置在所述位线导电层上。

如上所述的半导体结构的制备方法，其中，所述位线导电层包括层叠设置的第一位线导电层和第二位线导电层，所述第一位线导电层设置在所述位线接触层上。

如上所述的半导体结构的制备方法，其中，在所述位线接触层上形成依次层叠设置的位线导电层和具有图案的第二掩膜层的步骤中，包括：

在所述位线导电层上形成第二绝缘层。

本申请实施例的第二方面提供一种半导体结构，所述半导体结构通过如上所述的半导体结构的制备方法制得。

本申请实施例所提供的半导体结构及其制备方法中，通过降低牺牲层的厚度，在后续刻蚀牺牲层和第一初始导电层时，在将全部的牺牲层刻蚀的同时，也能够去除原本被牺牲层遮挡住部分厚度的第一初始导电层，使得被保留下来的第一初始导电层的厚度降低，进而降低位线接触区的深度，当向位线接触区沉积第二导电层时，可以避免第二导电层内形成空隙，进而降低位线接触的电阻，提高半导体结构的传输性能。

除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的半导体结构的结构示意图一；

图2为相关技术中提供的半导体结构的结构示意图二；

图3为本申请实施例提供的半导体结构的制备方法的流程图；

图4为本申请实施例提供的半导体结构的制备方法中形成第一初始导电层、牺牲层、第一掩膜层以及具有图案的第一光刻胶层的结构示意图；

图5为本申请实施例提供的半导体结构的制备方法中形成位线接触区的结构示意图；

图6为本申请实施例提供的半导体结构的制备方法中形成第二初始导电层结构示意图；

图7为本申请实施例提供的半导体结构的制备方法中形成位线接触层的结构示意图；

图8为本申请实施例提供的半导体结构的制备方法中形成位线导电层、第二绝缘层、第二掩膜层以及具有图案的第二光刻胶层的结构示意图；

图9为本申请实施例提供的半导体结构的制备方法中形成位线和位线接触的结构示意图。

附图标记：

10：基底； 11：有源区；

12：隔离结构； 20：第一绝缘层；

30：第一初始导电层； 31：第一导电层；

40：牺牲层； 50：第一掩膜层；

51：第一硬掩膜层； 52：第一氮氧化硅层；

60：第一光刻胶层； 61：第一遮挡区；

62：第一开口区； 70：位线接触区；

80：第二初始导电层； 81：第二导电层；

90：位线接触层； 91：位线接触；

100：位线导电层； 101：第一位线导电层；

102：第二位线导电层； 103：位线；

110：第二掩膜层； 120：第二光刻胶层；

121：第二开口； 122：第二遮挡区；

130：第二绝缘层。

具体实施方式

正如背景技术描述，如图1和图2所示，相关技术中位线接触中存在空隙的问题，该空隙会增加位线接触的电阻，降低半导体结构的传输性能，经发明人研究发现，出现这种问题的原因在于，位线接触区的深度较大，在位线接触区内形成位线接触的过程，受沉积工艺的限制，位线接触内易形成空隙。

针对上述的技术问题，在本申请实施例中，通过控制牺牲层的厚度与第一初始导电层的厚度比，以降低牺牲层的厚度，这样在后续刻蚀牺牲层和第一初始导电层时，在将全部的牺牲层刻蚀的同时，也能够去除原本被牺牲层遮挡住部分厚度的第一初始导电层，使得被保留下来的第一初始导电层的厚度降低，降低位线接触区的深度，当向位线接触区沉积第二导电层时，可以避免第二导电层内形成空隙，进而降低位线接触的电阻，提高半导体结构的传输性能。

为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

图3为本申请实施例提供的半导体结构的制备方法的流程图，图4-图9为半导体结构的制备方法的各个阶段的示意图，下面结合图3-图9对半导体结构的制备方法进行详细的介绍。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

如图3所示，本申请实施例提供的半导体结构的制备方法，包括如下的步骤：

步骤S100：提供基底。

示例性地，如图4所示，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。

基底10内具有间隔设置的多个有源区11，以及用于分隔各个有源区11的隔离结构12，其中，多个有源区11可以呈矩形陈列排布，且有源区11内用于形成晶体管或者字线等半导体器件。

在本实施例中，可以通过沉积工艺在基底10上沉积第一绝缘层20，该第一绝缘层20用于实现基底10内的有源区11与后续形成的第一初始导电层的绝缘设置，其中，第一绝缘层20的材质可以包括氮化硅等绝缘材质。

步骤S200：在基底上形成依次层叠设置的第一初始导电层和牺牲层，牺牲层的厚度为10nm～20nm。

示例性地，如图4所示，可以通过沉积工艺在基底10上形成第一初始导电层30和牺牲层40，其中沉积工艺可以为原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺。

其中，第一初始导电层30的材质可以包括多晶硅等导电材质，牺牲层40可以包括氧化硅等绝缘材质。

需要说明的是，当基底10上设置有第一绝缘层20时，第一初始导电层30需要设置在第一绝缘层20上。

步骤S300：在牺牲层上形成具有图案的第一掩膜层。

示例性地，在第一掩膜层50上形成第一光刻胶层60。

可以通过涂覆的方式，在第一掩膜层50上形成第一光刻胶层60。

然后，利用曝光、显影或者刻蚀的方式图形化第一光刻胶层60，以在第一光刻胶层60内形成第一掩膜图案，第一掩膜图案包括间隔设置的多个第一开口区62以及用于分隔各个第一开口区62的第一遮挡区61。

之后，利用刻蚀液或者刻蚀气体去除暴露在第一开口区62内的第一掩膜层50，以在第一掩膜层50内形成图案。

在本实施例中，第一掩膜层50可以单一膜层，也可以为叠层，当第一掩膜层50为叠层时，第一掩膜层50可以包括依次层叠设置的第一硬掩膜层51和第一氮氧化硅层52，第一硬掩膜层51设置在牺牲层40上。

本实施例通过将第一掩膜层50设置成叠层结构，可以保证第一光刻胶层60上图形在转移过程中的准确性，提高了后续形成位线接触区的准确性。

步骤S400：以第一掩膜层作为掩膜版，去除牺牲层以及部分第一初始导电层和基底，以在第一初始导电层和基底内形成位线接触区，被保留下来的第一初始导电层构成第一导电层，第一导电层的厚度占第一初始导电层厚度的2/5～3/5，其结构图5所示。

在此步骤中，以第一掩膜层50作为掩膜版，并利用刻蚀气体去除牺牲层40时，由于牺牲层40的厚度为10nm～20nm，与相关技术中，牺牲层40的厚度为48nm～52nm相比，降低了牺牲层40的厚度，这样在图形化牺牲层40时，原本被第一掩膜层50遮挡住的牺牲层40也会被去除掉，使得整层的牺牲层40会被完全刻蚀掉；当继续蚀刻第一初始导电层30时，原本被第一掩膜层50遮挡住的第一初始导电层30也会被去除一定的厚度，使得最终形成第一导电层31的厚度占第一初始导电层30厚度的2/5～3/5，这样可以降低位线接触区的深度，以防止后续在位线接触区形成第二导电层时形成空隙，降低位线接触的电阻的同时，提高了半导体结构的传输性能。

需要说明的是，在本实施例中，位线接触区70用于暴露出有源区11，便于后续形成的位线接触与有源区11之间形成电连接。

经过发明人反复地进行论证，若是位线接触区70的深度大于42nm，会过度增大位线接触区的深度，在后续形成第二导电层时，第二导电层内易形成空隙，影响半导体结构的传输性能；若是，位线接触区的深度小于34nm，会降低位线接触区的深度，进而降低后续形成第二导电层的高度，影响位线与有源区的电连接，降低半导体结构的传输性能，因此，本实施例通过使位线接触区的深度位于34nm～52nm之间，既可以防止第二导电层内形成空隙，也可以保证半导体结构的传输性能。

步骤S500：在位线接触区内形成第二导电层，第二导电层填充满位线接触区。

可以通过沉积工艺向位线接触区70内沉积导电材料，该导电材料可以填充满位线接触区70，该导电材料构成第二导电层81，其中，第二导电层81的材质与第一导电层31的材质相同，可以均包括多晶硅等导电材质。

如图6所示，示例性地，可以通过化学气相沉积工艺或者物理气相沉积工艺，在位线接触区70内形成第二初始导电层80，第二初始导电层80延伸至位线接触区70外，并覆盖第一导电层31上。

之后，如图7所示，可以利用化学机械抛光工艺去除部分厚度的第二初始导电层80，被保留下来的第二初始导电层80构成第二导电层81，第二导电层81与第一导电层31连接成整体构成位线接触层90。

在本实施例中，由于通过化学机械抛光工艺对第二初始导电层80的顶面进行平坦化处理，使得第一导电层31和第二导电层81形成的位线接触层90的顶面与水平面相互平行，这样可以防止后续在位线接触层上形成位线存在高度差，保证位线的性能。

需要说明的是，在本实施例中形成的位线接触层90的顶面可以高于第一导电层31的顶面，也可以与第一导电层31的顶面平齐。

在一些实施例中，去除部分厚度的第二初始导电层，被保留下来的第二初始导电层构成第二导电层，第二导电层与第一导电层连接成整体构成位线接触层的步骤之后，制备方法还包括：

如图8所示，在位线接触层90上形成依次层叠设置的位线导电层100和具有图案的第二掩膜层110。

示例性地，可以通过沉积工艺在位线接触层90上形成位线导电层100，例如，可以在位线接触层90上依次形成层叠设置的第一位线导电层101和第二位线导电层102，第一位线导电层101设置在位线接触层90上。

其中，第一位线导电层101的材质可以包括氮化钛，第二位线导电层102的材质可以包括钨，在本实施例中，第一位线导电层101在具有导电功能的同时，也具有阻挡功能，可以防止第二位线导电层102中导电材质向基底10或者位线接触层90内扩散，保证后续形成的位线的导电性能。

待形成位线导电层100之后，可以通过沉积工艺在位线导电层100上形成第二掩膜层110。其中，第二掩膜层110可以为单一膜层，也可以为叠层，当第二掩膜层110为叠层时，第二掩膜层110可以包括依次层叠设置的非晶碳层111、第二氮氧化硅层112、第二硬掩膜层113和第三氮氧化硅层114，非晶碳层111设置在位线导电层100上。

之后，可以在第二掩膜层110上形成第二光刻胶层120，例如，可以通过涂覆的方式，在第二掩膜层110上形成第二光刻胶层120。

再利用曝光、显影或者刻蚀的方式图形化第二光刻胶层120，以在第二光刻胶层120内形成第二掩膜图案，第二掩膜图案包括间隔设置的多个第二开口区121以及用于分隔各个第二开口区121的第二遮挡区122。

最后，利用刻蚀液或者刻蚀气体去除暴露在第二开口区121内的第二掩膜层110，以在第二掩膜层110内形成图案。

本实施例将第二掩膜层110设计为叠层，这样第二光刻胶层120的第二掩膜图案，可以先转移至第三氮氧化硅层114，然后再依次转移至第二硬掩膜层113、第二氮氧化硅层112以及非晶碳层111，这样可以保证第二光刻胶层120上图形在转移过程中的准确性，提高了后续形成位线的准确性。

如图9所示，待形成具有图案的第二掩膜层110之后，以具有图案的第二掩膜层110作为掩膜版，去除部分位线导电层100和位线接触层90，被保留下来位线导电层100构成位线103，被保留下来的位线接触层90构成位线接触91。

需要说明的是，每条位线103的底部均设置有一条位线接触91，该位线接触91的部分与基底10内的有源区11接触，另一部分位线接触91与基底10内的有源区11不接触。

在本实施例中，由于上述的工艺中对第二初始导电层进行了平坦化处理，使得在此步骤所形成每条位线的顶面距离基底的顶面的垂直距离为定值，也就是说，每条位线的顶面平齐，保证了位线的性能。

在一些实施例中，在位线接触层上形成依次层叠设置的位线导电层和具有图案的第二掩膜层的步骤中，半导体结构的制备方法包括：利用沉积工艺在位线导电层100上形成第二绝缘层130，第二绝缘层130的材质包括氮化硅，这样可以防止位线导电层100与后续在第二绝缘层130上形成其他器件之间的电连接。

本发明实施例还提供了一种半导体结构，该半导体结构采用上述实施例中半导体结构的制备方法得到，因此该半导体结构具有上述实施例中的有益效果，本实施例在此不再多加赘述。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

提供基底；

在所述基底上形成依次层叠设置的第一初始导电层和牺牲层，所述牺牲层的厚度为10nm～20nm；

在所述牺牲层上形成具有图案的第一掩膜层；

以所述第一掩膜层作为掩膜版，去除所述牺牲层以及部分所述第一初始导电层和部分所述基底，以在所述第一初始导电层和所述基底内形成位线接触区，被保留下来的第一初始导电层构成第一导电层，所述第一导电层的厚度占所述第一初始导电层厚度的2/5～3/5；

在所述位线接触区内形成第二导电层，所述第二导电层填充满所述位线接触区。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述位线接触区的深度为34nm～42nm。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，在所述牺牲层上形成具有图案的第一掩膜层的步骤中，包括：

在所述第一掩膜层上形成第一光刻胶层；

图形化所述第一光刻胶层，以在所述第一光刻胶层内形成第一掩膜图案，所述第一掩膜图案包括间隔设置的多个第一开口区以及用于分隔各个所述第一开口区的第一遮挡区；

去除暴露在所述第一开口区内的第一掩膜层，以在所述第一掩膜层内形成图案。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，在所述位线接触区内形成第二导电层的步骤中，包括：

在所述位线接触区内形成第二初始导电层，所述第二初始导电层延伸至所述位线接触区外，并覆盖所述第一导电层上；

去除部分厚度的所述第二初始导电层，被保留下来的所述第二初始导电层构成第二导电层，所述第二导电层与所述第一导电层连接成整体构成位线接触层。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，采用化学机械抛光工艺去除部分厚度的所述第二初始导电层。

6.根据权利要求1-5任一项所述的半导体结构的制备方法，其特征在于，所述第一掩膜层包括依次层叠设置的第一硬掩膜层和第一氮氧化硅层，所述第一硬掩膜层设置在所述牺牲层上。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，在提供基底的步骤之后，在所述基底上形成依层叠设置的第一初始导电层和牺牲层的步骤之前，所述制备方法还包括：

在所述基底上形成第一绝缘层。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第一导电层和第二导电层的材质相同，均包括多晶硅。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述牺牲层的材质包括氧化硅；所述第一绝缘层的材质包括氮化硅。

10.根据权利要求4所述的半导体结构的制备方法，其特征在于，去除部分厚度的第二初始导电层，被保留下来的所述第二初始导电层构成第二导电层，所述第二导电层与所述第一导电层连接成整体构成位线接触层的步骤之后，所述制备方法还包括：

在所述位线接触层上形成依次层叠设置的位线导电层和具有图案的第二掩膜层；

以具有图案的第二掩膜层作为掩膜版，去除部分所述位线导电层和所述位线接触层，被保留下来所述位线导电层构成位线，被保留下来的所述位线接触层构成位线接触。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，在所述位线接触上形成依次层叠设置的位线导电层和具有图案的第二掩膜层的步骤中，包括：

在所述第二掩膜层上形成第二光刻胶层；

图形化所述第二光刻胶层，以在所述第二光刻胶层内形成第二掩膜图案，所述第二掩膜图案包括间隔设置的多个第二开口区以及用于分隔各个所述第二开口区的第二遮挡区；

去除暴露在所述第二开口区内的第二掩膜层，以在所述第二掩膜层内形成图案。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述第二掩膜层包括依次层叠设置的非晶碳层、第二氮氧化硅层、第二硬掩膜层和第三氮氧化硅层，所述非晶碳层设置在所述位线导电层上。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述位线导电层包括层叠设置的第一位线导电层和第二位线导电层，所述第一位线导电层设置在所述位线接触层上。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，在所述位线接触层上形成依次层叠设置的位线导电层和具有图案的第二掩膜层的步骤中，还包括：

在所述位线导电层上形成第二绝缘层。

15.一种半导体结构，其特征在于，所述半导体结构通过如权利要求1-14任一项所述的半导体结构的制备方法制得。

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