CN116017976A - 半导体结构及其制备方法 - Google Patents

Abstract

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决接触插塞的接触电阻大的技术问题，该制备方法包括在基底上形成导电层；在导电层上形成第一掩膜层，第一掩膜层具有多个第一掩膜图案；在隔离区的第一掩膜层上形成第二掩膜层，以第二掩膜层为掩膜，刻蚀阵列区的第一掩膜层，以使阵列区的第一掩膜图案形成为第二掩膜图案；利用第一掩膜图案和第二掩膜图案刻蚀导电层，以使阵列区和隔离区的导电层形成多个间隔设置的导电结构；其中，在第二方向上，阵列区的导电结构的特征尺寸小于隔离区的导电结构的特征尺寸；在隔离区的导电结构上形成第一接触插塞。本申请能够减小第一接触插塞的接触电阻。

Description

半导体结构及其制备方法

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)是常用的半导体存储器件，包括许多重复的存储单元。每个存储单元通常包括晶体管和电容器，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。

随着半导体芯片的不断发展，其关键尺寸不断减小，DRAM中的阵列区和隔离区形成的器件的横截面的关键尺寸也在不断的减小，例如，在隔离区制作与位线末端接触连接的接触插塞时，通常是先制作暴露位线的沟槽，并在沟槽内填充导电材料，以形成接触插塞，从而使得位线通过接触插塞与外部器件电性连接。

然而，相关技术中，随着位线等结构的关键尺寸的不断减小，导致在浅沟道隔离区制作暴露位线的沟槽时容易出现过刻蚀甚至穿孔的现象，以及后续在沟槽中制备的接触插塞的接触电阻大的技术问题。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，能够避免在制作沟槽时易出现过刻蚀甚至穿孔的现象，同时能够减小半导体结构中形成的接触插塞的接触电阻，从而提高半导体结构的电学性能的可靠性。

为了实现上述目的，本申请实施例提供如下技术方案：

本申请实施例第一方面提供一种半导体结构的制备方法，包括：

提供基底，并在所述基底上形成导电层，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案，各所述第一掩膜图案沿第一方向延伸；

在所述隔离区的所述第一掩膜层上形成第二掩膜层，并以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层，以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案；

利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使所述隔离区和所述阵列区保留的所述导电层形成为多个间隔设置的导电结构；所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接，其中，所述第一方向与所述第二方向相互垂直；

在所述隔离区的所述导电结构上形成第一接触插塞。

作为一种可选的实施方式，在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案的步骤中，具体包括：

采用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺中的一者，在所述导电层上形成第一初始掩膜基层；

在所述阵列区和所述隔离区所对应的所述第一初始掩膜基层上形成第一掩膜图案层；

图案化所述第一掩膜图案层，以形成多个第一掩膜图案，所述第一初始掩膜基层和所述第一掩膜图案层共同形成所述第一掩膜层；其中，第一掩膜图案在所述第二方向上的特征尺寸为第一尺寸。

作为一种可选的实施方式，以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层的步骤中，包括：

以所述第二掩膜层为掩膜，采用湿法刻蚀或干法刻蚀工艺刻蚀所述阵列区的各所述第一掩膜图案，以使所述第一掩膜图案形成为第二掩膜图案，其中，所述第二掩膜图案在所述第二方向上的特征尺寸为第二尺寸；

其中，所述第二尺寸小于所述第一尺寸。

作为一种可选的实施方式，所述利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使在所述阵列区和所述隔离区保留的所述导电层形成为多个间隔设置的导电结构的步骤中，包括：

以所述第一掩膜图案为掩膜，刻蚀所述阵列区的所述导电层；同时以第二掩膜图案为掩膜，刻蚀所述隔离区的所述导电层，以在所述阵列区和所述隔离区分别同步形成导电结构。

作为一种可选的实施方式，在所述隔离区的所述导电结构上形成第一接触插塞的步骤中，具体包括：

在相邻所述导电结构之间以及所述导电结构上形成介质层；

去除所述隔离区中各所述导电结构上的所述介质层，以形成第一沟槽，所述第一沟槽暴露所述导电结构的表面；

在所述第一沟槽中填充导电材料，所述第一沟槽中的所述导电材料形成为与所述导电结构接触连接的第一接触插塞。

作为一种可选的实施方式，在所述隔离区的所述第一掩膜层上形成第二掩膜层的同时，还包括：

在所述外围电路区同步形成第二掩膜层。

作为一种可选的实施方式，还包括：

在所述隔离区的所述导电结构上形成第一接触插塞的同时，同步在所述外围电路区形成第二接触插塞；

其中，所述外围电路区包括晶体管，所述晶体管包括源/漏极，所述第二接触插塞与所述源/漏极电性连接。

作为一种可选的实施方式，在所述隔离区的所述导电结构上形成第一接触插塞的同时，同步在所述外围电路区形成第二接触插塞的步骤中，包括：

在相邻所述导电结构之间以及所述导电结构上形成介质层的同时，同步在所述外围电路区上形成介质层；

去除所述隔离区中各所述导电结构上的所述介质层，以形成第一沟槽的同时，同步去除所述外围电路区中所述源/漏极上的所述介质层，以形成第二沟槽，所述第二沟槽暴露所述源/漏极的表面；

在所述第一沟槽中填充导电材料的同时，同步在所述第二沟槽中填充导电材料，以使所述第二沟槽中的所述导电材料形成为与所述源/漏极电性连接的第二接触插塞。

作为一种可选的实施方式，在所述基底上形成导电层的步骤中，具体包括：

在所述基底上形成第一导电层；

在所述第一导电层上形成第二导电层；

在所述第二导电层上形成第三导电层，所述第一导电层、第二导电层和第三导电层共同形成所述导电层。

作为一种可选的实施方式，刻蚀所述阵列区的所述第一掩膜层，以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案之后，还包括：

去除所述隔离区靠近所述阵列区一侧的部分第二掩膜层，保留所述隔离区靠近所述外围电路区一侧的第二掩膜层，其中，去除所述第二掩膜层的所述隔离区所对应的区域形成为第一区域，保留所述第二掩膜层的所述隔离区所对应的区域形成为第二区域。

作为一种可选的实施方式，所述在所述阵列区和所述隔离区均形成导电结构之后，在所述隔离区的所述导电结构上形成第一接触插塞之前，还包括：

去除所述阵列区和所述隔离区的所述第一掩膜层。

本申请实施例第二方面还提供一种半导体结构，包括：

基底，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

多个导电结构，多个所述导电结构分别间隔排布于所述阵列区和所述隔离区中，且所述导电结构沿第一方向延伸；所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区中的所述导电结构在所述第二方向上的特征尺寸，且所述隔离区的所述导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接；其中，所述第二方向与所述第一方向相互垂直；

第一接触插塞，位于所述隔离区的所述导电结构上。

作为一种可选的实施方式，所述隔离区的所述第一接触插塞在所述第二方向上的特征尺寸不小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸。

本申请实施例提供的半导体结构及其制备方法中，分别通过在阵列区和隔离区形成多个沿第二方向间隔排布的第一掩膜图案，然后对阵列区的第一掩膜图案继续进行刻蚀，以将阵列区的第一掩膜图案形成为第二掩膜图案，以使得第二掩膜图案在第二方向上的特征尺寸小于第一掩膜图案在第二方向上的特征尺寸，并利用第一掩膜图案和第二掩膜图案刻蚀基底上的导电层，以在阵列区和隔离区保留的导电层形成为多个间隔设置的导电结构，从而使得隔离区的导电结构在第二方向上的特征尺寸大于阵列区的导电结构在第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的阵列区的导电结构连接，并在隔离区的导电结构上形成第一接触插塞。这样，在满足半导体结构微型化的同时，能够避免第一接触插塞所对应的沟槽在刻蚀时出现穿孔或过刻蚀的现象，减小第一接触插塞的接触电阻，从而能够提高半导体结构的电学性能的可靠性。

除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的半导体结构的俯视示意图；

图2为本申请一实施例提供的半导体结构中在隔离区形成沟槽的剖面结构示意图；

图3为本申请一实施例提供的半导体结构中在沟槽中形成接触插塞的剖面结构示意图；

图4为本申请另一实施例提供的半导体结构的制备方法的流程示意图；

图5为本申请另一实施例提供的半导体结构中在外围电路区形成栅极的俯视示意图；

图6为图5中A-A处的剖面示意图；

图7为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜图案的俯视示意图；

图8为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜图案的剖面结构示意图；

图9为本申请另一实施例提供的半导体结构在制备过程中形成第二掩膜图案的俯视示意图；

图10为本申请另一实施例提供的半导体结构在制备过程中形成第二掩膜图案的剖面结构示意图；

图11为本申请另一实施例提供的半导体结构在制备过程中去除隔离区的第一掩膜层的俯视示意图；

图12为为本申请另一实施例提供的半导体结构在制备过程中去除隔离区的第一掩膜层的剖面结构示意图；

图13为本申请另一实施例提供的半导体结构在制备过程中形成导电结构的剖面示意图；

图14为本申请另一实施例提供的半导体结构在导电结构上形成介质层的剖面结构示意图；

图15为本申请另一实施例提供的半导体结构在制备过程中形成第一沟槽和第二沟槽的俯视示意图；

图16为为本申请另一实施例提供的半导体结构在制备过程中形成第一沟槽和第二沟槽的剖面结构示意图；

图17为本申请另一实施例提供的半导体结构中在第一沟槽和第二沟槽中分别形成第一接触插塞和第二接触插塞的剖面结构示意图。

附图标记：

100-基底；10-沟槽；11-狭缝；12-位线；

20-接触插塞；110-导电层；111-第一导电层；

112-第二导电层；113-第三导电层；114-绝缘层；

120-第一掩膜层；121-第一掩膜图案；122-第二掩膜图案；

130-第二掩膜层；140-导电结构；150-介质层；

151-第一沟槽；152-第二沟槽；160-第一接触插塞；

170-第二接触插塞；180-栅极。

具体实施方式

本申请的发明人在实际研究过程中发现，动态随机存储器(DRAM)包括多个重复的存储单元，每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。字线通过位于存储单元的外围电路区的接触插塞与字线驱动器(Word line driver)连接，从而便于字线驱动器向字线中输入电压信号。

图1为本申请一实施例提供的半导体结构的俯视示意图；图2为本申请一实施例提供的半导体结构中在隔离区形成沟槽的剖面结构示意图；图3为本申请一实施例提供的半导体结构中在沟槽中形成接触插塞的剖面结构示意图。

请参照图1所示，目前的半导体结构一般设置有基底100，基底100上依次设置有字线(图中未示出)和位线12，字线和位线12交错排布，位线12可以沿着如图1中的第一方向延伸，且多个位线12沿第二方向间隔排布，其中，第一方向和第二方向相互垂直。

其中，基底100包括阵列区、隔离区和外围电路区，隔离区位于阵列区和外围电路区，其中，隔离区可以包括第一区域和第二区域，其中，第一区域靠近阵列区设置，第二区域靠近外围电路区设置；为了便于描述，在本申请实施例中，阵列区可以用I表示，隔离区中的第一区域用Ⅱ表示，第二区域用Ⅲ表示，外围电路区用Ⅳ表示。如图1中所示，在基底上制作的位线12从阵列区至少延伸至隔离区中的第一区域，并在位线12在隔离区的部分上制作接触插塞，以实现位线12与其他器件之间的电性连接；由于位线12在同一延伸方向上的部分是通过同一制程制作而成，即位线12在阵列区的部分和位线12在隔离区的部分是通过同一制程制作而成，且位线12在阵列区的部分的特征尺寸与位线12在隔离区的部分的特征尺寸相同，即位线12在阵列区的部分在第二方向上的宽度与位线12在隔离区的部分在第二方向上的宽度均相等。

然而，随着半导体芯片的不断发展，其关键尺寸不断减小，例如，如图1所示，DRAM中阵列区和隔离区形成的位线12在第二方向上的宽度也在不断的减小，在隔离区制作与位线12接触连接的接触插塞20时，通常是先制作暴露位线的沟槽10，并在沟槽10内填充导电材料，以形成接触插塞20，如图2和图3中所示；但在制作沟槽10时，会因位线12两侧暴露的填充在相邻位线12之间的介质层较多，在刻蚀沟槽10的过程中，会因介质层的刻蚀速率较大而导致位线12两侧易出现过刻蚀的现象，从而在位线的两侧形成如图2中的狭缝11，狭缝11处的电场较大，而在较大的电场下，相邻位线12之间甚至会出现穿孔的现象，另外，随着位线12在第二方向上的宽度尺寸的减小，会导致与位线12接触连接的接触插塞20的接触电阻大的技术问题。

为了解决上述问题，本申请实施例提供一种半导体结构及其制备方法，分别通过在阵列区和隔离区形成多个沿第二方向间隔排布的第一掩膜图案，然后对阵列区的第一掩膜图案继续进行刻蚀，以将阵列区的第一掩膜图案形成为第二掩膜图案，以使得第二掩膜图案在第二方向上的特征尺寸小于第一掩膜图案在第二方向上的特征尺寸，并利用第一掩膜图案和第二掩膜图案刻蚀基底上的导电层，以在阵列区和隔离区保留的导电层形成为多个间隔设置的导电结构，从而使得隔离区的导电结构在第二方向上的特征尺寸大于阵列区的导电结构在第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的阵列区的导电结构连接，并在隔离区的导电结构上形成第一接触插塞。这样，在满足半导体结构微型化的同时，增大了隔离区的导电结构的在第二方向上的特征尺寸，减小了在制备第一接触插塞时隔离区的导电结构两侧所暴露的部分因刻蚀速度快而导致过刻蚀甚至穿孔的现象；另外，通过增大隔离区的导电结构的特征尺寸，能够减小第一接触插塞的接触电阻，从而能够提高半导体结构的电学性能的可靠性。

为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

图4为本申请另一实施例提供的半导体结构的制备方法的流程示意图；图5为本申请另一实施例提供的半导体结构中在外围电路区形成栅极的俯视示意图；图6为图5中A-A处的剖面示意图；图7为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜图案的俯视示意图；图8为本申请另一实施例提供的半导体结构在制备过程中形成第一掩膜图案的剖面结构示意图；图9为本申请另一实施例提供的半导体结构在制备过程中形成第二掩膜图案的俯视示意图；图10为本申请另一实施例提供的半导体结构在制备过程中形成第二掩膜图案的剖面结构示意图；图11为本申请另一实施例提供的半导体结构在制备过程中去除隔离区的第一掩膜层的俯视示意图；

图12为本申请另一实施例提供的半导体结构在制备过程中去除隔离区的第一掩膜层的剖面结构示意图；图13为本申请另一实施例提供的半导体结构在制备过程中形成导电结构的剖面示意图；图14为本申请另一实施例提供的半导体结构在导电结构上形成介质层的剖面结构示意图；图15为本申请另一实施例提供的半导体结构在制备过程中形成第一沟槽和第二沟槽的俯视示意图；图16为本申请另一实施例提供的半导体结构在制备过程中形成第一沟槽和第二沟槽的剖面结构示意图；图17为本申请另一实施例提供的半导体结构中在第一沟槽和第二沟槽中分别形成第一接触插塞和第二接触插塞的剖面结构示意图。

请参照图4所示，本申请实施例提供一种半导体结构的制备方法，该半导体结构的制备方法包括：

步骤S101：提供基底，并在基底上形成导电层，基底具有阵列区、隔离区和外围电路区，隔离区位于阵列区和外围电路区之间。

请参照图5和图6所示，基底100可以为后续结构和工艺提供结构基础，该基底100的材料可以包括硅、锗、硅锗、碳化硅，绝缘体上硅基底以及绝缘体上锗基底中任一者或多者。在本实施例中，基底的至少部分为硅基底，硅材料可以为单晶硅。基底可以通过化学气相沉积法(Chemical Vapor Deposition，简称CVD)制备。

阵列区可以形成有电容器、位线、字线等，阵列区中的字线和位线还延伸到隔离区内，外围电路区可以形成有外围电路，例如晶体管，晶体管包括栅极180和源/漏极，在后续工艺中，在隔离区的位线上形成第一接触插塞，使得位线通过第一接触插塞与例如晶体管中的漏极电性连接。

在一些实施例中，在基底100上形成导电层110的步骤中，具体包括：

可通过CVD工艺或者原子层沉积(Atomic layer deposition，简称ALD)的工艺在基底100上依次形成第一导电层111、第二导电层112和第三导电层113，第一导电层111、第二导电层112和第三导电层113共同形成导电层110，其中，第一导电层111、第二导电层112和第三导电层113沿基底100的厚度方向由底部至顶部依次层叠设置。

以制备位线为例，第一导电层111可以为位线接触层，第二导电层112可以为位线阻挡层，第三导电层113可以为位线导电层，可以理解的是，位线接触层可以与基底中的有源区的源极区或漏极区电性连接，位线接触层的材料可以为多晶硅等；位线阻挡层的材料可以包括但不仅限于为氮化钛，以阻止位线导电层中导电材料向基底中扩散，同时还具有导电能力；位线导电层可以包括但不仅限于为金属钨等导电材料。

另外，为了使得导电层110与半导体结构中的其他器件之间实现电性隔离，在本申请实施例中，导电层110上还可以设置有绝缘层114，绝缘层114的材料可以为氮化硅等绝缘材料，以通过绝缘层实现位线导电层与基底上其他器件之间的电性隔离。

其中，隔离区可以分为第一区域和第二区域，其中，第一区域靠近阵列区设置，第二区域靠近外围电路区设置。

为了便于描述，在本申请实施例中，阵列区可以用I表示，隔离区中的第一区域用Ⅱ表示，第二区域用Ⅲ表示，外围电路区用Ⅳ表示。

在基底100上形成导电层110之后，可以去除第二区域的导电层110和外围电路区的部分导电层110，在外围电路区保留的导电层110形成为晶体管的栅极180，如图5和图6中所示。

步骤S102：在导电层上形成第一掩膜层，阵列区和隔离区所对应的第一掩膜层具有多个第一掩膜图案，各第一掩膜图案沿第一方向延伸。

请参照图7和图8所示，在一些实施例中，第一掩膜层120可以包括第一初始掩膜基层和形成在第一初始掩膜基层上的第一掩膜图案层，即第一掩膜图案层设置在第一初始掩膜基层背离基底100的一侧，其中，第一掩膜图案层包括多个第一掩膜图案121，示例性的，第一掩膜图案121可以为多个沿第二方向间隔排布的柱体。

在一些实施例中，在导电层110上形成第一掩膜层120可以包括：在导电层110上形成第一初始掩膜基层，在阵列区和隔离区所对应的第一初始掩膜基层上形成第一初始掩膜图案层；可采用曝光、显影等方式图形化第一掩膜图案层，以形成多个第一掩膜图案121。

其中，第一初始掩膜基层和第一掩膜图案层均可以通过CVD工艺、ALD工艺或者物理气相沉积工艺形成。其中，第一初始掩膜基层的材料可以为氮氧化硅，第一初始掩膜图案层可以为光刻胶，其材料可以对光(例如，紫外光)敏感的有机化合物，例如聚乙烯醇肉硅酸脂等。

为了便于描述，第一掩膜图案121的横截面在第二方向上的特征尺寸(例如在第二方向上的宽度)可以用第一尺寸进行表示。

另外，阵列区和隔离区的导电层110上形成第一初始掩膜基层的同时，同步在外围电路区形成第一初始掩膜基层，其中，第一初始掩膜基层可以为单层或者多层，具体可根据实际需求进行设置，在此不做具体限制。

步骤S103：在隔离区的第一掩膜层上形成第二掩膜层，并以第二掩膜层为掩膜，刻蚀阵列区的第一掩膜层，以使阵列区的第一掩膜层中的第一掩膜图案形成为第二掩膜图案。

请参照图9和图10所示，可继续通过CVD工艺、ALD工艺或者物理气相沉积工艺等在隔离区的第一掩膜层120上形成第二掩膜层130，另外，在隔离区的第一掩膜层120上形成第二掩膜层130的同时，同步在外围电路区形成第二掩膜层130，即第二掩膜层130覆盖隔离区和外围电路区，并以第二掩膜层130为掩膜，采用湿法刻蚀工艺或者干法刻蚀工艺刻蚀阵列区的各第一掩膜图案121，以使第一掩膜图案121形成为第二掩膜图案122，如图10中所示，其中，第二掩膜图案122在第二方向上的特征尺寸(例如第二掩膜图案122的横截面在第二方向上的宽度)为第二尺寸，其中，第二尺寸小于第一尺寸。

可以理解的是，通过以第二掩膜层130为掩膜，对阵列区的第一掩膜图案121进行刻蚀，以减小阵列区的第一掩膜图案121的在第二方向上的特征尺寸，例如，当第一掩膜图案121为柱体时，第二掩膜图案122也为柱体，且第二掩膜图案122所对应的柱体的横截面在第二方向上的宽度(第二尺寸)小于第一掩膜图案121所对应的柱体的横截面在第二方向上的宽度(第一尺寸)，这样，以使得在后续工艺中分别利用第一掩膜图案121和第二掩膜图案122形成的导电结构140的特征尺寸不同。

步骤S104：利用第一掩膜图案和第二掩膜图案刻蚀导电层，以使阵列区和隔离区保留的导电层形成为多个间隔设置的导电结构；阵列区的导电结构在第二方向上的特征尺寸小于隔离区的导电结构在第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的阵列区的导电结构连接，其中，第一方向与第二方向相互垂直。

可以理解的是，由于随着半导体芯片等结构的关键尺寸的不断减小，阵列区的集成度越来越高，各结构的关键尺寸越来越小，从而导致制程工艺难度提高，在本申请实施例中，通过在隔离区形成的导电结构140与其在同一延伸方向上对应的阵列区的导电结构140接触连接，并通过后续工艺中在隔离区形成的第一接触插塞160与外部电器之间实现电性连接，这样，可以提高半导体结构的集成度的同时，降低半导体结构的制程工艺的难度。

在具体实现时，请参照图11和图12所示，以第二掩膜层130为掩膜，将阵列区的第一掩膜图案121刻蚀形成为第二掩膜图案122之后，去除隔离区中第一区域的第二掩膜层130，以暴露第一区域中的第一掩膜图案121，并分别利用阵列区的第二掩膜图案122和隔离区中第一区域的第一掩膜图案121为掩膜，通过刻蚀工艺刻蚀阵列区和隔离区所对应的导电层110，保留被第一掩膜图案121和第二掩膜图案122所覆盖的导电层110，这样，隔离区中被第一掩膜图案121所覆盖的导电层110形成为隔离区的导电结构140，而阵列区中被第二掩膜图案122所覆盖的导电层110形成为阵列区的导电结构140，如图13中所示，且阵列区的导电结构140在第二方向上的特征尺寸小于隔离区中的导电结构140在第二方向上的特征尺寸，并使得隔离区的导电结构140与其在同一延伸方向上对应的阵列区的导电结构140连接，即以导电结构140为位线为例进行说明，通过上述制备方法制备的位线在阵列区的部分在第二方向上的特征尺寸小于位线在隔离区的部分在第二方向上的特征尺寸，并在后续工艺中，在隔离区的导电结构140上形成第一接触插塞160；其中，第一方向和第二方向相互垂直。

示例性的，刻蚀工艺包括但不仅限于为湿法刻蚀或者干法刻蚀等。

由于第一掩膜图案121和第二掩膜图案122在第二方向上的特征尺寸大小不同，因此，利用第一掩膜图案121和第二掩膜图案122刻蚀导电层时，阵列区所要刻蚀的导电层的刻蚀量不同于隔离区所要刻蚀的导电层的刻蚀量，为了使得阵列区和隔离区的导电结构140同步形成，在本申请实施中，利用第一掩膜图案121和第二掩膜图案122刻蚀导电层110，以使在阵列区和隔离区保留的导电层110形成为多个间隔设置的导电结构140，具体包括：

以第一刻蚀选择比刻蚀阵列区的导电层110，同时以第二刻蚀选择比刻蚀隔离区的导电层110，以在阵列区和隔离区分别同步形成导电结构140，由于第一掩膜图案121的特征尺寸大于第二掩膜图案122的特征尺寸，因此，在阵列区形成的导电结构140在第二方向上的特征尺寸小于在隔离区形成的导电结构140在第二方向上的特征尺寸。

可以理解的是，第一刻蚀选择比可以与第二刻蚀选择比不同，由于阵列区的导电结构140的特征尺寸小于隔离区的导电结构140的特征尺寸，因此，阵列区的导电层110要被刻蚀的刻蚀量大于隔离区的导电层110要别刻蚀的刻蚀量，因此，第二刻蚀选择比可以小于第一刻蚀选择比，也就是说，在本申请实施例中，在刻蚀导电层110时，可分别通过调节阵列区和隔离区在刻蚀导电层110时的刻蚀选择比，以满足阵列区的导电层110和隔离区的导电层110要被刻蚀的刻蚀量不同的情况，从而使得阵列区的导电结构140和隔离区的导电结构140同步形成，从而提高导电结构140在制备过程中的可靠性。

步骤S105：在隔离区的导电结构上形成第一接触插塞。

在一些实施例中，在隔离区的导电结构140上形成第一接触插塞160，具体包括：

在阵列区和隔离区形成多个导电结构140之后，在相邻导电结构140之间以及导电结构140上形成介质层150，如图14中所示，并使得介质层150的表面形成为平整的表面；去除隔离区中各导电结构140上的介质层150，以形成第一沟槽151，第一沟槽151暴露导电结构140的表面，具体的，第一沟槽151暴露导电结构140的导电层(例如第三导电层)的表面；在第一沟槽151中填充导电材料，第一沟槽151中的导电材料形成为与导电结构140接触连接的第一接触插塞160。其中，导电材料包括但不仅限于为钨等。

在一些实施例中，去除隔离区中各导电结构140上的介质层150，以形成第一沟槽151具体包括：在介质层150上形成第三掩膜层，并图案化第三掩膜层，以使得图案化的第三掩膜层暴露隔离区中导电结构140所对应的介质层150的表面，并以图案化的第三掩膜层为掩膜，刻蚀隔离区所暴露的介质层150，以形成第一沟槽151，其中，第一沟槽151暴露导电结构140的表面，并在第一沟槽151内通过CVD、ALD等工艺形成第一接触插塞160。

另外，图案化的第三掩膜层同时还暴露外围电路区中晶体管的源/漏极所对应的介质层150的表面，这样，在刻蚀形成第一沟槽151的同时，可以同步刻蚀外围电路区的介质层150，以形成暴露源/漏极的第二沟槽152，如图15和图16中所示，并在向第一沟槽151内填充导电材料的同时，同步向第二沟槽152内填充导电材料，这样，第一沟槽151内填充的导电材料可以形成为与导电结构140接触连接的第一接触插塞160，而第二沟槽152内填充的导电材料可以形成为与源/漏极接触连接的第二接触插塞170，如图17中所示。

另外，在阵列区和隔离区均形成导电结构140之后，在隔离区的导电结构140上形成第一接触插塞160之前，还包括：去除阵列区和隔离区的第一掩膜层120。

上述方案中，分别通过在阵列区和隔离区形成多个沿第二方向间隔排布的第一掩膜图案，然后对阵列区的第一掩膜图案继续进行刻蚀，以将阵列区的第一掩膜图案形成为第二掩膜图案，以使得第二掩膜图案在第二方向上的特征尺寸小于第一掩膜图案在第二方向上的特征尺寸，并利用第一掩膜图案和第二掩膜图案刻蚀基底上的导电层，以在阵列区和隔离区保留的导电层形成为多个间隔设置的导电结构，从而使得隔离区的导电结构在第二方向上的特征尺寸大于阵列区的导电结构在第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的阵列区的导电结构连接，并在隔离区的导电结构上形成第一接触插塞。这样，在满足半导体结构微型化的同时，增大了隔离区的导电结构的在第二方向上的特征尺寸，减小了在制备第一接触插塞时隔离区的导电结构两侧所暴露的部分因刻蚀速度快而导致过刻蚀甚至穿孔的现象；另外，通过增大隔离区的导电结构的特征尺寸，能够减小第一接触插塞的接触电阻，从而能够提高半导体结构的电学性能的可靠性。

请继续参照图17所示，本申请实施例还提供一种半导体结构，该半导体结构可采用上述半导体结构的制备方法制备而成，该半导体结构包括基底100，基底100具有阵列区、隔离区和外围电路区，隔离区位于阵列区和外围电路区之间，即阵列区与隔离区相邻设置，隔离区与外围电路区相邻设置。

在一些实施例中，阵列区和隔离区分别设置有多个沿第一方向延伸的导电结构140，多个导电结构140可以沿第二方向间隔排布，其中，第一方向与第二方向相互垂直。

另外，阵列区的导电结构140在第二方向上的特征尺寸小于隔离区的导电结构140在第二方向上的特征尺寸，且隔离区的导电结构140与其在同一延伸方向上对应的阵列区的导电结构140连接；并在隔离区的导电结构140上设置与隔离区的导电结构140接触连接的第一接触插塞160，从而使得阵列区的导电结构140通过隔离区的导电结构140和第一接触插塞160与外部电器电性连接。

其中，阵列区可以设置有电容器以及导电结构140等，导电结构140可以为位线、字线等结构，在本申请中，以导电结构140为位线为例进行说明。

另外，导电结构140沿第二方向的特征尺寸可以为导电结构140沿垂直导电结构140的延伸方向的横截面在第二方向上的宽度尺寸，在后续描述中，导电结构140的特征尺寸均指的是沿垂直导电结构140的延伸方向的横截面在第二方向上的宽度尺寸。

在一些实施例中，外围电路区可以设置有外围电路，例如晶体管等，晶体管包括栅极180和源/漏极，源/漏极上可以设置有与源/漏极接触连接的第二接触插塞170，以实现晶体管与其他元器件之间的电性连接。

上述方案中，通过使隔离区的导电结构140在第二方向上的特征尺寸大于阵列区的导电结构140在第二方向上的特征尺寸，且隔离区的导电结构140与其在同一延伸方向上对应的阵列区的导电结构140连接，并在隔离区的导电结构140上形成第一接触插塞160，以使得阵列区的导电结构140通过隔离区的导电结构140以及第一接触插塞160与外部电子元器件之间进行电性连接，这样，在满足半导体结构微型化的同时，增大了隔离区的导电结构140的在第二方向上的特征尺寸，减小了在制备第一接触插塞160时隔离区的导电结构两侧所暴露的部分因刻蚀速度快而导致过刻蚀甚至穿孔的现象；另外，通过增大隔离区的导电结构的特征尺寸，能够减小第一接触插塞的接触电阻，从而能够提高半导体结构的电学性能的可靠性。

在一些可选的实施方式中，阵列区的导电结构140在第二方向上的特征尺寸为隔离区的导电结构140在第二方向上的特征尺寸的0.5～0.8倍，例如，阵列区的导电结构140在第二方向上的特征尺寸为隔离区的导电结构140在第二方向上的特征尺寸的0.5倍、0.6倍、0.7倍或者0.8倍等，具体可根据实际需求进行适应性设计，在此不做具体限制。

在一些可选的实施方式中，隔离区的第一接触插塞160在第二方向上的特征尺寸不小于隔离区的导电结构140在第二方向上的特征尺寸，这样，在满足半导体结构的微型化的同时，减小第一接触插塞160的接触电阻，从而提高半导体结构的电学性能的可靠性。

本申请实施例提供的半导体结构及其制备方法中，分别通过在阵列区和隔离区形成多个沿第二方向间隔排布的第一掩膜图案，然后对阵列区的第一掩膜图案继续进行刻蚀，以将阵列区的第一掩膜图案形成为第二掩膜图案，以使得第二掩膜图案在第二方向上的特征尺寸小于第一掩膜图案在第二方向上的特征尺寸，并利用第一掩膜图案和第二掩膜图案刻蚀基底上的导电层，以在阵列区和隔离区保留的导电层形成为多个间隔设置的导电结构，从而使得隔离区的导电结构在第二方向上的特征尺寸大于阵列区的导电结构在第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的阵列区的导电结构连接，并在隔离区的导电结构上形成第一接触插塞。这样，在满足半导体结构微型化的同时，增大了隔离区的导电结构的在第二方向上的特征尺寸，减小了在制备第一接触插塞时隔离区的导电结构两侧所暴露的部分因刻蚀速度快而导致过刻蚀甚至穿孔的现象；另外，通过增大隔离区的的导电结构的特征尺寸，能够减小第一接触插塞的接触电阻，从而能够提高半导体结构的电学性能的可靠性。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (13)

1.一种半导体结构的制备方法，其特征在于，包括：

提供基底，并在所述基底上形成导电层，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案，各所述第一掩膜图案沿第一方向延伸；

在所述隔离区的所述第一掩膜层上形成第二掩膜层，并以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层，以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案；

利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使所述隔离区和所述阵列区保留的所述导电层形成为多个间隔设置的导电结构；所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸，且隔离区的导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接，其中，所述第一方向与所述第二方向相互垂直；

在所述隔离区的所述导电结构上形成第一接触插塞。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述导电层上形成第一掩膜层，所述阵列区和所述隔离区所对应的所述第一掩膜层具有多个第一掩膜图案的步骤中，具体包括：

采用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺中的一者，在所述导电层上形成第一初始掩膜基层；

在所述阵列区和所述隔离区所对应的所述第一初始掩膜基层上形成第一掩膜图案层；

图案化所述第一掩膜图案层，以形成多个第一掩膜图案，所述第一初始掩膜基层和所述第一掩膜图案层共同形成所述第一掩膜层；其中，第一掩膜图案在所述第二方向上的特征尺寸为第一尺寸。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，以所述第二掩膜层为掩膜，刻蚀所述阵列区的所述第一掩膜层的步骤中，包括：

以所述第二掩膜层为掩膜，采用湿法刻蚀或干法刻蚀工艺刻蚀所述阵列区的各所述第一掩膜图案，以使所述第一掩膜图案形成为第二掩膜图案，其中，所述第二掩膜图案在所述第二方向上的特征尺寸为第二尺寸；

其中，所述第二尺寸小于所述第一尺寸。

4.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案刻蚀所述导电层，以使在所述阵列区和所述隔离区保留的所述导电层形成为多个间隔设置的导电结构的步骤中，包括：

以所述第一掩膜图案为掩膜，刻蚀所述阵列区的所述导电层；同时以第二掩膜图案为掩膜，刻蚀所述隔离区的所述导电层，以在所述阵列区和所述隔离区分别同步形成导电结构。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，在所述隔离区的所述导电结构上形成第一接触插塞的步骤中，具体包括：

在相邻所述导电结构之间以及所述导电结构上形成介质层；

去除所述隔离区中各所述导电结构上的所述介质层，以形成第一沟槽，所述第一沟槽暴露所述导电结构的表面；

在所述第一沟槽中填充导电材料，所述第一沟槽中的所述导电材料形成为与所述导电结构接触连接的第一接触插塞。

6.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在所述隔离区的所述第一掩膜层上形成第二掩膜层的同时，还包括：

在所述外围电路区同步形成第二掩膜层。

7.根据权利要求5所述的半导体结构的制备方法，其特征在于，还包括：

在所述隔离区的所述导电结构上形成第一接触插塞的同时，同步在所述外围电路区形成第二接触插塞；

其中，所述外围电路区包括晶体管，所述晶体管包括源/漏极，所述第二接触插塞与所述源/漏极电性连接。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，在所述隔离区的所述导电结构上形成第一接触插塞的同时，同步在所述外围电路区形成第二接触插塞的步骤中，包括：

在相邻所述导电结构之间以及所述导电结构上形成介质层的同时，同步在所述外围电路区上形成介质层；

去除所述隔离区中各所述导电结构上的所述介质层，以形成第一沟槽的同时，同步去除所述外围电路区中所述源/漏极上的所述介质层，以形成第二沟槽，所述第二沟槽暴露所述源/漏极的表面；

在所述第一沟槽中填充导电材料的同时，同步在所述第二沟槽中填充导电材料，以使所述第二沟槽中的所述导电材料形成为与所述源/漏极电性连接的第二接触插塞。

9.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在所述基底上形成导电层的步骤中，具体包括：

在所述基底上形成第一导电层；

在所述第一导电层上形成第二导电层；

在所述第二导电层上形成第三导电层，所述第一导电层、第二导电层和第三导电层共同形成所述导电层。

10.根据权利要求6所述的半导体结构的制备方法，其特征在于，刻蚀所述阵列区的所述第一掩膜层，以使所述阵列区的所述第一掩膜层中的所述第一掩膜图案形成为第二掩膜图案之后，还包括：

去除所述隔离区靠近所述阵列区一侧的部分第二掩膜层，保留所述隔离区靠近所述外围电路区一侧的第二掩膜层，其中，去除所述第二掩膜层的所述隔离区所对应的区域形成为第一区域，保留所述第二掩膜层的所述隔离区所对应的区域形成为第二区域。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述在所述阵列区和所述隔离区均形成导电结构之后，在所述隔离区的所述导电结构上形成第一接触插塞之前，还包括：

去除所述阵列区和所述隔离区的所述第一掩膜层。

12.一种半导体结构，其特征在于，包括：

基底，所述基底具有阵列区、隔离区和外围电路区，所述隔离区位于所述阵列区和所述外围电路区之间；

多个导电结构，多个所述导电结构分别间隔排布于所述阵列区和所述隔离区中，且所述导电结构沿第一方向延伸；所述阵列区的所述导电结构在第二方向上的特征尺寸小于所述隔离区中的所述导电结构在所述第二方向上的特征尺寸，且所述隔离区的所述导电结构与其在同一延伸方向上对应的所述阵列区的所述导电结构连接；其中，所述第二方向与所述第一方向相互垂直；

第一接触插塞，位于所述隔离区的所述导电结构上。

13.根据权利要求12所述的半导体结构，其特征在于，所述隔离区的所述第一接触插塞在所述第二方向上的特征尺寸不小于所述隔离区的所述导电结构在所述第二方向上的特征尺寸。

Images