KR102105067B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

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Abstract

반도체 소자의 미세 패턴 형성 방법이 제공된다. 반도체 소자의 미세 패턴 형성 방법은 차례로 적층된 하드 마스크막 및 버퍼 마스크막을 패터닝하여 하부막을 노출시키는 제 1 오프닝들을 형성하는 것, 상기 제 1 오프닝들을 채우며 상기 버퍼 마스크막의 상면에서 돌출된 희생 패턴들을 형성하는 것, 서로 인접하는 2개의 상기 희생 패턴들 사이를 채우며, 서로 인접하는 적어도 3개의 상기 희생 패턴들 사이에서 상기 버퍼 마스크막의 일부분을 노출시키는 갭 영역들을 갖는 스페이서 패턴을 형성하는 것, 상기 스페이서 패턴의 상기 갭 영역들에 노출된 상기 버퍼 마스크막의 일부분을 식각하여 확장된 홀들을 형성하는 것, 상기 확장된 홀들에 노출된 상기 하드 마스크막의 일부분을 식각하여 제 2 오프닝들을 형성하는 것, 및 상기 제 1 및 제 2 오프닝들이 형성된 상기 하드 마스크막을 식각 마스크로 이용하여 상기 하부막을 식각하는 것을 포함한다.

Description

반도체 소자의 미세 패턴 형성 방법{Method for forming fine patterns of semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 지그재그 배열된 미세 패턴들을 형성하는 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본원 발명이 해결하고자 하는 과제는 지그재그 배열된 미세 패턴들을 형성하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 미세 패턴 형성 방법은 차례로 적층된 하드 마스크막 및 버퍼 마스크막을 패터닝하여 하부막을 노출시키는 제 1 오프닝들을 형성하는 것, 상기 제 1 오프닝들을 채우며 상기 버퍼 마스크막의 상면에서 돌출된 희생 패턴들을 형성하는 것, 서로 인접하는 2개의 상기 희생 패턴들 사이를 채우며, 서로 인접하는 적어도 3개의 상기 희생 패턴들 사이에서 상기 버퍼 마스크막의 일부분을 노출시키는 갭 영역들을 갖는 스페이서 패턴을 형성하는 것, 상기 스페이서 패턴의 상기 갭 영역들에 노출된 상기 버퍼 마스크막의 일부분을 식각하여 확장된 홀들을 형성하는 것, 상기 확장된 홀들에 노출된 상기 하드 마스크막의 일부분을 식각하여 제 2 오프닝들을 형성하는 것, 및 상기 제 1 및 제 2 오프닝들이 형성된 상기 하드 마스크막을 식각 마스크로 이용하여 상기 하부막을 식각하는 것을 포함한다.
일 실시예에 따르면, 서로 인접하는 상기 제 1 오프닝들과 상기 제 2 오프닝들 간의 거리는 서로 인접하는 상기 제 1 오프닝들 간의 최소 거리보다 작을 수 있다.
일 실시예에 따르면, 서로 인접하는 상기 제 1 오프닝들과 상기 제 2 오프닝들 간의 거리는 상기 제 1 오프닝들의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 스페이서 패턴에서 상기 갭 영역들의 폭은 상기 제 1 오프닝들의 폭의 1/3배 내지 1/10배일 수 있다.
일 실시예에 따르면, 상기 버퍼 마스크막에 형성된 상기 확장된 홀들의 폭은 상기 스페이서 패턴의 상기 갭 영역들의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 확장된 홀들을 형성하는 것은, 상기 스페이서 패턴의 상기 갭 영역들에 노출된 상기 버퍼 마스크막의 일부분들을 이방성 식각하여 상기 하드 마스크막의 상면을 노출시키는 홀들을 형성하는 것, 및 상기 홀들에 노출된 상기 버퍼 마스크막을 등방성 식각하여 상기 홀들의 폭을 확장시키는 것을 포함한다.
일 실시예에 따르면, 상기 스페이서 패턴을 형성하는 것은, 상기 버퍼 마스크막 상에 상기 희생 패턴들을 컨포말하게 덮는 스페이서막을 형성하되, 상기 스페이서막은 서로 인접하는 적어도 3개의 상기 희생 패턴들 사이에서 리세스 영역을 갖는 것, 및 상기 희생 패턴들의 상면이 노출되도록 상기 스페이서막을 이방성 식각하는 것을 포함한다.
일 실시예에 따르면, 상기 스페이서막의 두께는 서로 인접하는 상기 희생 패턴들 간의 최소 거리의 1/2배 내지 3/4배일 수 있다.
일 실시예에 따르면, 상기 제 1 오프닝들은 서로 수직하는 제 1 및 제 2 방향들을 따라 배열될 수 있다.
일 실시예에 따르면, 상기 제 1 오프닝들은 서로 수직하는 제 1 및 제 2 방향들에 대해 사선 방향을 따라 배열될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 미세 패턴의 형성 방법에 따르면, 지그재그 형태로 배열되는 제 1 및 제 2 오프닝들을 갖는 하드 마스크막을 형성할 때, 패터닝 공정을 이용하여 제 1 오프닝들을 먼저 형성한 후에 제 2 오프닝들이 형성될 수 있다. 여기서, 제 2 오프닝들을 형성할 때 등방성 식각 공정을 이용함으로써, 제 2 오프닝들의 폭을 독립적으로 조절할 수 있으며, 제 1 오프닝들과 제 2 오프닝들 간의 간격이 제 1 및 제 2 오프닝들의 폭보다 감소될 수 있다.
도 1a 내지 도 7a는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 7b는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 1a 내지 도 7a의 I-I'선을 따라 자른 단면들이다.
도 1b 내지 도 7c는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 1a 내지 도 7a의 II-II'선을 따라 자른 단면들이다.
도 8a 내지 도 11a는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 11b는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 8a 내지 도 11a의 I-I'선을 따라 자른 단면들이다.
도 12a 및 도 13a는 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 12b 및 도 13b는 본 발명의 또 다른 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 12a 및 도 13a의 I-I'선을 따라 자른 단면들이다.
도 14는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 소자의 평면도이다.
도 15 내지 도 20은 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용한 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로서, 도 14의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 21은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 22는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 단면도이다.
도 23은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 24는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 미세 패턴 형성 방법에 대해 상세히 설명한다.
도 1a 내지 도 7a는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 1b 내지 도 7b 및 도 1c 내지 도 7c는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 1a 내지 도 7a의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 기판(10) 상에 하부막(20), 하드 마스크막(40) 및 버퍼 마스크막(50)이 차례로 적층될 수 있다. 하부막(20)과 하드 마스크막(40) 사이에 식각 정지막(30)이 형성될 수 있다.
일 실시예에 따르면, 하부막(20)은 반도체 물질, 도전 물질, 절연 물질 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 하부막(20)이 반도체 물질로 이루어진 경우, 하부막(20)은 반도체 기판 또는 에피택셜층일 수도 있다. 예를 들어, 하부막(20)이 도전 물질로 이루어진 경우, 하부막(20)은 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 또한, 하부막(20)이 절연 물질로 이루어진 경우, 하부막(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 또한 하부막(20)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수도 있다. 이에 더하여, 하부막(20)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 예를 들어, 하부막(20)은 적층된 복수개의 절연막들을 포함할 수 있으며, 적층된 절연막들 사이에 도전막 또는 반도체막을 포함할 수 있다. 또한, 하부막(20)은 반도체 패턴, 도전 패턴 및 절연 패턴 중 적어도 어느 하나를 포함할 수 있다.
식각 정지막(30)은 하부막(20) 및 하드 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(30)은 SiO2, SiON, Si3N4, SiCN, 및 SiC 중에서 선택되는 어느 하나의 물질로 형성될 수 있다.
하드 마스크막(40)은 하부막(20)을 식각하는 공정에서 하부막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하드 마스크막(40)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 예를 들어, 하드 마스크막(40)은, 폴리실리콘, SiON, Si3N4, SiCN 등과 같은 실리콘 함유 물질 중에서 선택되는 적어도 어느 하나를 포함할 수 있다. 이와 달리, 하드 마스크막(40)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)을 포함할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 일 실시예에서, 하드 마스크막(40)은 폴리실리콘으로 형성될 수 있다. 하드 마스크막(40)의 두께는 하부막(20)의 두께 및 물질에 따라 달라질 수 있다.
버퍼 마스크막(50)은 하드 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼 마스크막(50)은 실리콘, 폴리실리콘, SiO2, SiON, Si3N4, SiCN, 및 SiC 중에서 선택되는 어느 하나의 물질로 형성될 수 있다.
계속해서, 도 1a, 도 1b, 및 도 1c를 참조하면, 버퍼 마스크막(50) 상에 제 1 오프닝들(61)을 형성하기 위한 마스크 패턴(60)이 형성될 수 있다.
마스크 패턴(60)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 예를 들어, 마스크 패턴(60)은 포토레지스트막, 에스오에이치막(SOH) 또는 비정질 탄소막(ACL)일 수 있다. 일 실시예에 따르면, 마스크 패턴(60)은 벌집 형태 또는 지그재그 형상으로 배치된 개구부들을 가질 수 있다. 여기서, 개구부들의 폭(width) 및 피치(pitch)는 포토리소그래피 공정시 한계 해상도에 따라 결정될 수 있다. 나아가, 마스크 패턴(60)의 두께에 따라, 후속해서 형성되는 희생 패턴들(도 2a, 도 2b, 및 도 2c의 65 참조)의 높이를 조절할 수 있다.
마스크 패턴(60)을 식각 마스크로 이용하여 버퍼 마스크막(50) 및 하드 마스크막(40)을 이방성 식각한다. 이에 따라, 버퍼 마스크막(50) 및 하드 마스크막(40)에 제 1 오프닝들(61)이 형성될 수 있다.
일 실시예에 따르면, 제 1 오프닝들(61)은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향으로 배열될 수 있다. 제 1 방향(D1)에서 제 1 오프닝들(61)의 간격은 제 2 방향(D2)에서 제 1 오프닝들(61)의 간격보다 작을 수 있다. 다시 말해, 제 1 오프닝들(61)은, 평면적 관점에서, 벌집(honeycomb) 형태 또는 지그재그(zigzag) 형상으로 배치될 수 있다. 예를 들어, 인접하는 제 1 오프닝들(61)의 중심들 간의 거리가 실질적으로 균일할 수 있다. 또한, 제 1 오프닝들(61) 간의 최소 거리(d1)는 제 1 오프닝들(61)의 폭(W1)보다 클 수 있다.
도 2a, 도 2b, 및 도 2c를 참조하면, 제 1 오프닝들(61)을 채우는 희생 패턴들(65)을 형성한다.
희생 패턴들(65)을 형성하는 것은, 마스크 패턴(60) 상에 제 1 오프닝들(61)을 채우는 희생막을 증착하는 것과, 마스크 패턴(60)의 상면이 노출되도록 희생막을 평탄화하는 것을 포함한다. 희생 패턴들(65)은 하드 마스크막(40) 및 마스크 패턴(60)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 또한, 희생 패턴들(65)은 버퍼 마스크막(50)과 다른 물질로 형성되거나, 동일한 물질로 형성될 수 있다. 예를 들어, 희생 패턴들(65)은 실리콘, 폴리실리콘, SiO2, SiON, Si3N4, SiCN, 및 SiC 중에서 선택되는 어느 하나의 물질로 형성될 수 있다.
희생 패턴들(65)을 형성한 후에, 마스크 패턴(60)을 제거하여 희생 패턴들(65)의 측벽들 일부를 노출시킨다. 이에 따라 희생 패턴들(65)이 버퍼 마스크막(50)의 상면으로부터 돌출될 수 있다. 일 실시예에서, 마스크 패턴(60)이 포토레지스트막, 에스오에이치막(SOH) 또는 비정질 탄소막(ACL)으로 형성될 경우, 마스크 패턴(60)은 애싱(ashing) 및 스트립(strip) 공정을 이용하여 제거될 수 있다.
도 3a, 도 3b, 및 도 3c를 참조하면, 희생 패턴들(65)이 돌출된 버퍼 마스크막(50) 상에 스페이서막(70)을 컨포말하게 형성한다.
상세히 설명하면, 스페이서막(70)은 버퍼 마스크막(50) 및 희생 패턴들(65)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 스페이서막(70)은 화학기상증착(CVD), 원자층 증착(ALD) 방법과 같은 증착 기술을 이용하여 증착될 수 있으며, 스페이서막(70)은 희생 패턴(65)의 상면 및 측벽에서 균일한 두께(t)로 증착될 수 있다. 스페이서막(70)의 증착 두께(t)는 서로 인접하는 2개의 희생 패턴들(65) 간의 최소 거리(d1)의 약 1/2과 같거나, 클 수 있다. 예를 들어, 스페이서막(70)의 증착 두께(t)는 희생 패턴들(65) 간의 최소 거리(d1)의 약 1/2배 내지 3/4배일 수 있다.
스페이서막(70)의 두께(t)는 서로 인접하는 2개의 희생 패턴들(65) 간의 거리(d1)의 1/2과 같거나 크므로, 서로 인접하는 2개의 희생 패턴들(64) 사이를 채울 수 있다. 일 실시예에서, 스페이서막(70)은 제 1 방향(D1) 및 사선 방향에서 희생 패턴들(65) 사이를 채울 수 있다. 이와 동시에, 서로 인접하는 3개의 희생 패턴들(65) 사이에서 노출되는 버퍼 마스크막(50)의 면적이 넓기 때문에, 서로 인접하는 3개의 희생 패턴들(65) 사이에서 스페이서막(70)은 상부면이 함몰된 리세스 영역(70r)을 가질 수 있다. 리세스 영역(70r)의 폭은 스페이서막(70)의 두께(t)가 증가할수록 감소될 수 있다.
이어서, 도 4a, 도 4b, 및 도 4c를 참조하면, 희생 패턴들(65)의 상부면이 노출되도록 스페이서막(70)에 대한 전면 이방성 식각 공정(예를 들어, 에치백(etch-back) 공정)을 수행한다. 이 때, 희생 패턴들(65)의 상부면과 리세스 영역(70r)에서 스페이서막(70)이 동일한 두께로 식각되므로, 서로 인접하는 3개의 희생 패턴들(65) 사이에 버퍼 마스크막(50)의 일부분들을 노출시키는 갭 영역들(71)을 갖는 스페이서 패턴(75)이 형성될 수 있다. 그리고, 스페이서 패턴(75)은 제 1 방향(D1) 및 사선 방향에서 희생 패턴들(65) 사이를 채울 수 있다. 일 실시예에서, 스페이서 패턴(75)의 갭 영역들(71)은 희생 패턴들(65)의 둘레에 배치될 수 있으며, 갭 영역들(71)의 폭은 제 1 오프닝들(61)의 폭(W1), 즉, 희생 패턴들(65)의 폭보다 작을 수 있다. 일 실시예에서, 갭 영역들(71)의 폭(W2)은 제 1 오프닝들(61)의 폭(W1)의 약 1/3 내지 1/5의 크기를 가질 수 있다.
계속해서, 도 4a, 도 4b, 및 도 4c를 참조하면, 스페이서 패턴(75)의 갭 영역들(71)에 노출된 버퍼 마스크막(50)을 이방성 식각한다. 이에 따라, 버퍼 마스크막(50)에 하드 마스크막(40)을 노출시키는 홀(51)이 형성될 수 있다. 홀들(51)은 서로 인접하는 3개의 희생 패턴들(65) 사이에 배치될 수 있으며, 홀들(51)의 폭(W2)은 제 1 오프닝들(61)의 폭(W1)보다 작을 수 있다. 예를 들어, 홀들(51)의 폭(W2)은 제 1 오프닝들(61)의 폭(W1)의 약 1/3 내지 1/5의 크기를 가질 수 있다.
이어서, 도 5a, 도 5b, 및 도 5c를 참조하면, 홀들(51)이 형성된 버퍼 마스크막(50)에 대해 등방성 식각 공정을 수행하여 홀들(51)의 폭을 확장시킨다. 이에 따라, 버퍼 마스크막(50)에 확장된 홀들(enlarged holes; 53)이 형성될 수 있다. 등방성 식각 공정에 의해 형성된 확장된 홀들(53)은 스페이서막(70)의 하부면 일부를 노출시킬 수 있다.
보다 상세하게, 등방성 식각 공정으로 버퍼 마스크막(50)에 대한 습식 식각 공정이 수행될 수 있다. 습식 식각 공정을 이용하여 홀들(51)에 노출된 버퍼 마스크막(50)의 측벽을 식각할 수 있다. 습식 식각 공정시 스페이서막(70)에 대해 식각 선택성을 갖는 식각액을 이용하여 버퍼 마스크막(50)의 일부를 제거할 수 있다. 예를 들어, 버퍼 마스크막(50)이 실리콘 산화물 계열일 경우, NH4OH/H-2-O2/H2O가 혼합된 SC1(Standard Cleaning 1) 용액, 희석된 불산(Diluted HF) 용액, 버퍼 산화물 식각액(BOE: Buffer Oxide Etchant)이 이용한 습식 식각 공정이 수행될 수 있다. 이와 달리, 버퍼 마스크막(50)이 실리콘 질화물 계열일 경우, 인산을 포함하는 식각액을 이용한 습식 식각 공정이 수행될 수 있다.
습식 식각 공정시 스페이서 패턴(75)의 갭 영역들(71)을 통해 식각액을 제공하여, 버퍼 마스크막(50)의 일부분을 식각한다. 이 때, 버퍼 마스크막(50)의 식각량을 제어함으로써 확장된 홀들(53)의 폭(W3)을 조절할 수 있다. 일 실시예에 따르면, 확장된 홀들(53)의 폭(W3)은 제 1 오프닝들(61)의 폭(W1)과 실질적으로 동일할 수 있다. 예를 들어, 확장된 홀들(53)의 폭(W3)은 홀들(51)의 폭(W2)의 약 2배 내지 5배일 수 있다. 이와 같이, 등방성 식각 공정을 이용함으로써, 제 1 오프닝들(61)의 폭(W1) 및 스페이서막(도 3a, 도 3b, 및 도 3c의 70 참조)의 두께(t)에 상관없이, 확장된 홀들(53)의 폭(W3)을 조절할 수 있다.
나아가, 일 실시예에서, 버퍼 마스크막(50) 및 희생 패턴들(65)은 동일한 물질로 형성될 수 있으며, 이러한 경우, 버퍼 마스크막(50)에 대한 습식 식각 공정시, 희생 패턴들(65)의 상부면이 리세스될 수 있다.
도 6a, 도 6b, 도 6c를 참조하면, 버퍼 마스크막(50)에 확장된 홀들(53)을 형성한 후에, 스페이서 패턴(75)은 제거될 수 있다. 스페이서 패턴(75)은 희생 패턴들(65) 및 버퍼 마스크막(50)에 대해 식각 선택성을 갖는 식각 레서피를 이용하여 제거될 수 있다.
확장된 홀들을 갖는 버퍼 마스크막(50)을 식각 마스크로 이용하여 하드 마스크막(40)에 제 2 오프닝들(63)을 형성한다. 즉, 확장된 홀들에 노출된 하드 마스크막(40)의 일부분들을 식각하여 식각 정지막(30)을 노출시키는 제 2 오프닝들(63)을 형성할 수 있다.
상세하게, 제 2 오프닝들(63)은 제 1 오프닝들(61)의 둘레에 배치될 수 있으며, 서로 인접하는 3개의 제 1 오프닝들(61) 사이에 배치될 수 있다. 그리고, 일 실시예에서, 제 2 오프닝들(63)의 폭(W3)은 제 1 오프닝들(61)의 폭(W1)과 실질적으로 동일할 수 있다. 서로 인접하는 제 1 오프닝들(61)과 제 2 오프닝들(63) 간의 거리(d2)은 서로 인접하는 제 1 오프닝들(61) 간의 거리(d1)보다 작을 수 있다. 또한, 서로 인접하는 제 1 오프닝들(61)과 제 2 오프닝들(63) 간의 거리(d2)은 제 1 및 제 2 오프닝들(61, 63)의 폭들(W1, W3)보다 작을 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 버퍼 마스크막(50) 및 희생 패턴들(65)을 제거한다. 이에 따라, 제 1 및 제 2 오프닝들(61, 63)을 갖는 하드 마스크막(40)의 상부면이 노출될 수 있다.
제 1 및 제 2 오프닝들(61, 63)을 갖는 하드 마스크막(40)을 식각 마스크로 이용하여 하부막(20)을 이방성 식각한다. 이에 따라, 하부막(20)에 하부 오프닝들(21)이 형성될 수 있다. 즉, 하드 마스크막(40)에 형성된 제 1 및 제 2 오프닝들(61, 63)이 하부막(20)으로 전사되어, 지그재그 형태 또는 벌집 형태로 배열된 하부 오프닝들(21)이 하부막(20)에 형성될 수 있다. 일 실시예에서, 하부막(20)에 형성된 하부 오프닝들(21)은 기판(10)을 노출시킬 수 있다. 하부 오프닝들(21)의 간격은 하부 오프닝들(21)의 폭보다 작을 수 있다. 여기서, 하부 오프닝들(21)의 간격은 포토리소그래피 공정의 한계 해상도 보다 작을 수 있다.
이하, 도 8a 내지 도 11a 및 도 8b 내지 도 11b를 참조하여, 본 발명의 다른 실시예에 따른 미세 패턴의 형성 방법에 대해 상세히 설명한다.
도 8a 내지 도 11a는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 8b 내지 도 11ba는 본 발명의 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 8a 내지 도 11a의 I-I' 선을 따라 자른 단면들이다. 도 8a 내지 도 11a 및 도 8b 내지 도 11b에서, 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8a 및 도 8b를 참조하면, 도 1a, 도 1b, 및 도 1c를 참조하여 설명한 것처럼, 하부막(20) 상에 적층된 하드 마스크막(40) 및 버퍼 마스크막(50)에 제 1 오프닝들(61)이 형성될 수 있다. 이 실시예에서, 제 1 오프닝들(61)은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)을 따라 배열될 수 있다. 상세하게, 제 1 방향(D1)에서 인접하는 제 1 오프닝들(61) 간의 간격과, 제 2 방향(D2)에서 인접하는 제 1 오프닝들(61) 간의 간격이 실질적으로 동일할 수 있다.
계속해서, 도 2a, 도 2b, 및 도 2c를 참조하여 설명한 것처럼, 제 1 오프닝들(61)에 희생 패턴들(65)이 채워질 수 있으며, 희생 패턴들(65)은 버퍼 마스크막(50)의 상면 위로 돌출될 수 있다.
도 9a 및 도 9b를 참조하면, 서로 인접하는 2개의 희생 패턴들(65) 사이를 채우되, 서로 인접하는 4개의 희생 패턴들(65) 사이에서 갭 영역을 갖는 스페이서 패턴(75)을 형성한다. 스페이서 패턴(75)을 형성하는 것은 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 것처럼, 버퍼 마스크막(50) 상에 희생 패턴들(65)을 컨포말하게 덮는 스페이서막(도 3b의 70 참조)을 형성하는 것, 및 희생 패턴들(65)의 상면들이 노출되도록 스페이서막(도 3b의 70 참조)을 전면 이방성 식각하는 것을 포함할 수 있다. 이 실시예에 따르면, 스페이서막(도 3b의 70 참조)을 형성할 때, 서로 인접하는 4 개의 희생 패턴들(65) 사이에서 리세스 영역(도 3b의 70r 참조)을 가질 수 있다. 이에 따라, 스페이서막을 이방성 식각하면 도 4a, 도 4b, 및 도 4c를 참조하여 설명한 것처럼, 리세스 영역 아래에 갭 영역(71)이 정의 될 수 있다.
이어서, 스페이서 패턴(75)의 갭 영역에 노출된 버퍼 마스크막(50)을 이방성 식각하여 버퍼 마스크막(50)에 홀들(51)을 형성한다. 이에 따라, 홀들(51)의 폭은 스페이서 패턴(75)의 갭 영역의 폭과 실질적으로 동일할 수 있다.
도 10a 및 도 10b를 참조하면, 도 5a, 도 5b, 및 도 5c를 참조하여 설명한 것처럼, 홀들에 노출된 버퍼 마스크막(50)을 등방성 식각하여 홀들의 폭을 확장시킨다. 여기서, 버퍼 마스크막(50)에 대한 식각량을 제어함으로써 확장된 홀들(53)의 폭을 조절할 수 있다. 확장된 홀들(53)을 형성하는 것은, 도 5b를 참조하여 설명한 것처럼, 버퍼 마스크막(50)의 일부분을 습식 식각하는 것을 포함한다.
계속해서, 도 11a 및 도 11b를 참조하면, 확장된 홀들에 노출된 하드 마스크막(40)을 이방성 식각함으로써 제 2 오프닝들(63)을 형성할 수 있다. 이 실시예에 따르면, 서로 인접하는 4개의 제 1 오프닝들(61) 사이에 제 2 오프닝들(63)이 형성될 수 있다. 이와 같이 형성된 제 1 오프닝들(61)과 제 2 오프닝들(63) 간의 간격(d2)은 제 1 오프닝들(61) 간의 간격(d1)보다 작을 수 있다. 또한, 제 1 오프닝들(61)과 제 2 오프닝들(63) 간의 간격(d2)은 제 1 오프닝들(61)의 폭보다 작아질 수 있다.
이후, 도 7a, 도 7b, 및 도 7c를 참조하여 설명한 것처럼, 제 1 및 제 2 오프닝들(61, 63)이 형성된 하드 마스크막(40)을 식각 마스크로 이용하여 하부막(20)을 이방성 식각할 수 있다.
도 12a 및 도 13a는 본 발명의 또 다른 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 12b 및 도 13b는 본 발명의 또 다른 실시예들에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 12a 및 도 13a의 I-I'선을 따라 자른 단면들이다. 도 12a 내지 도 13a 및 도 12b 내지 도 13b에서, 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 12a 및 도 12b에 도시된 실시예에 따르면, 도 5b를 참조하여 설명한 것처럼, 버퍼 마스크막(50)에 대한 등방성 식각 공정을 수행하여 확장된 홀들을 형성할 때, 확장된 홀의 폭이 제 1 오프닝들(61)의 폭보다 클 수 있다. 이에 따라, 제 1 오프닝들(61) 주위에 제 1 오프닝들(61)의 폭(W1)보다 큰 폭(W3)을 갖는 제 2 오프닝들(63)이 형성될 수 있다.
이후, 희생 패턴들(65)을 제거하고, 제 1 및 제 2 오프닝들(63)이 형성된 하드 마스크막(40)을 식각 마스크로 이용하여 버퍼막, 식각 정지막 및 하부막(20)을 순차적으로 이방성 식각함으로서, 하부막(20)에 하부 오프닝들을 형성할 수 있다. 이 때, 하부 오프닝들은 서로 다른 폭을 가질 수 있다.
도 13a 및 도 13b에 도시된 실시예에 따르면, 하부막(20)과 하드 마스크막(40) 사이에 버퍼막을 더 포함할 수 있다. 버퍼막은 하부막(20) 및 하드 마스크막(40)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
이 실시예에 따르면, 하드 마스크막(40)에 제 2 오프닝들(63)을 형성한 후에, 희생 패턴들(65)을 제거하지 않고, 제 2 오프닝들(63)에 노출된 버퍼막(35)을 이방성 식각함으로써, 버퍼막에 제 2 오프닝들(63)이 전사될 수 있다. 이에 따라, 버퍼막(35)에 지그재그 형태 또는 벌집 형태로 배열된 오프닝들이 형성될 수 있다. 이 때, 버퍼막(35)에 형성된 오프닝들의 간격은 제 1 오프닝들(61) 간의 간격보다 작을 수 있다.
이하, 본 발명의 실시예들에 따른 미세 패턴의 형성 방법을 이용한 반도체 소자의 제조 방법에 대해 설명한다. 본 명세서에서 언급하는 반도체 소자는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM) 및 플래시(Flash) 메모리 등의 고집적 반도체 메모리 소자, MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서 등을 포함한다. 또한, 반도체 소자는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
이하, 도 14 내지 도 21을 참조하여, 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 소자에 대해 설명한다.
도 14는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 소자의 평면도이다. 도 15 내지 도 21은 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용한 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로서, 도 14의 I-I' 선 및 II-II' 선을 따라 자른 단면들이다.
도 14 및 도 15를 참조하면, 반도체 메모리 소자는 서로 직교하는 워드 라인들(WL) 및 비트 라인들(BL)을 포함하며, 워드 라인들(WL)과 비트 라인들(BL)의 교차점들 각각에 메모리 셀들을 포함한다.
보다 상세하게, 반도체 기판(100)에는 활성 영역들(ACT)을 정의하는 소자 분리막(101)이 형성된다. 여기서, 활성 영역들(ACT)은 바(bar) 형태일 수 있으며, 활성 영역들(ACT)의 장축이 워드 라인들(WL) 및 비트 라인들(BL)에 대해 대각선 방향으로 배치될 수 있다.
워드 라인들(WL)은 활성 영역들(ACT)을 가로질러 배치될 수 있다. 일 실시예에서, 워드 라인들(WL)은 반도체 기판(100)의 표면으로부터 소정 깊이 리세스된 리세스 영역 내에 게이트 절연막을 개재하여 형성될 수 있다. 또한, 워드 라인들(WL)의 상면이 반도체 기판(100)의 상면보다 낮은 레벨에 위치할 수 있으며, 워드 라인(WL)이 형성된 리세스 영역 내에 절연 물질이 채워질 수 있다.
워드 라인들(WL) 양측의 활성 영역들(ACT)에는 소오스 및 드레인 영역들(103)이 형성될 수 있다. 소오스 및 드레인 영역들(103)은 불순물이 도핑된 불순물 영역일 수 있다.
이와 같이, 워드 라인들(WL) 및 소오스 및 드레인 영역들(103)을 형성함에 따라 반도체 기판(100)에는 복수개의 모스 트랜지스터들이 형성될 수 있다.
비트 라인들(BL)은 반도체 기판(100) 상에서 워드 라인들(WL)을 가로질러 배치될 수 있다. 비트 라인들(BL)과 반도체 기판(100) 사이에 제 1 층간 절연막(120)이 개재될 수 있으며, 제 1 층간 절연막(120)에 소오스 및 드레인 영역들(103)과 비트 라인(BL)을 전기적으로 연결하는 비트라인 콘택 플러그들(DC)이 형성될 수 있다.
비트 라인들(BL)을 덮는 제 2 층간 절연막(130)에는 데이터 저장 요소와 소오스 및 드레인 영역들(103)을 전기적으로 연결하는 콘택 플러그들(BC)이 형성될 수 있다. 일 실시예에 따르면, 콘택 플러그들(BC)은 비트 라인(BL) 양측의 활성 영역(ACT) 상에 배치돌 수 있다.
콘택 플러그들(BC)은 제 2 층간 절연막(130)에 소오스 및 드레인 영역들(103)을 노출시키는 콘택 홀들을 형성하고, 상에 콘택 홀을 채우는 도전막을 증착하고, 도전막을 평탄화함으로써 형성될 수 있다. 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
일 실시예에서, 각각의 콘택 플러그들(BC) 상에 콘택 패드들(CP)이 형성될 수 있다. 콘택 패드들(CP)은 제 2 층간 절연막(130) 상에 2차원적으로 배열되되, 콘택 패드들(CP)은 그 위에 형성되는 캐패시터의 하부 전극과 콘택 플러그들(BC) 간의 접촉 면적을 증가시킬 수 있다. 상세하게, 콘택 패드들(CP)은 비트 라인(BL)을 사이에 두고 이웃하는 두 콘택 패드들(CP)이 서로 반대 방향으로 확장된 형상을 가질 수 있다.
계속해서, 콘택 패드들(CP)이 형성된 제 3 층간 절연막(140) 상에 몰드막(150; mold layer)이 형성될 수 있다. 몰드막(150)은 두께는 실린더형 캐패시터의 하부 전극의 높이에 따라 달라질 수 있다.
일 실시예에 따르면, 몰드막(150)은 차례로 적층된 식각 정지막(151), 하부 몰드막(153), 지지막(155; support layer) 및 상부 몰드막(157)을 포함할 수 있다. 여기서, 하부 및 상부 몰드막들(153, 157)은 실리콘 산화물로 형성될 수 있으며, 식각 정지막(151) 및 지지막(155)은 몰드막들(150)을 습식 식각하는 공정에서 하부 및 상부 몰드막들(153, 157)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(151) 및 지지막(155)은 실리콘 질화물로 형성될 수 있다.
계속해서, 도 15를 참조하면, 몰드막(150) 상에, 하드 마스크막(160) 및 버퍼 마스크막(170)이 차례로 적층될 수 있다. 하드 마스크막(160) 및 버퍼 마스크막(170)은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 계속해서, 도 1a, 도 1b, 및 도 1c를 참조하여 설명한 것처럼, 버퍼 마스크막(170) 상의 마스크 패턴(175)을 이용하여 하드 마스크막(160) 및 버퍼 마스크막(170)에 제 1 오프닝들(161)을 형성한다. 제 1 오프닝들(161)은 도 1a를 참조하여 설명한 것처럼, 지그재그 또는 벌집 형태로 배열되거나, 도 8a를 참조하여 설명한 것처럼 매트릭스 형태로 배열될 수 있다.
도 16을 참조하면, 제 1 오프닝들(161)을 채우는 희생 패턴들(165)을 형성한 후에, 마스크 패턴(175)을 제거한다. 이에 따라, 희생 패턴들(165)은 버퍼 마스크막(170)의 상부면 위로 돌출될 수 있다.
버퍼 마스크막(170) 상에 희생 패턴들(165)을 컨포말하게 덮는 스페이서막(180)이 형성될 수 있다. 스페이서막(180)은 서로 인접하는 2개의 희생 패턴들(165) 간의 거리의 1/2배보다 두껍게 증착될 수 있다. 이에 따라, 스페이서막(180)은 서로 인접하는 2개의 희생 패턴들(165) 사이를 채울 수 있으며, 서로 인접하는 적어도 3개의 희생 패턴들(165) 사이에서 리세스 영역들(180r) 가질 수 있다.
계속해서, 도 14 및 도 17을 참조하면, 리세스 영역들을 갖는 스페이서막(180)을 전면 이방성 식각하여, 서로 인접하는 2개의 희생 패턴들(165) 사이를 채우며, 서로 인접하는 3개의 희생 패턴들(165) 사이에서 버퍼 마스크막(170)을 국소적으로 노출시키는 갭 영역들(181)을 갖는 스페이서 패턴(185)을 형성한다. 상술한 것처럼, 갭 영역들(181)을 갖는 스페이서 패턴(185)을 식각 마스크로 이용하여 버퍼 마스크막(170)에 대한 이방성 식각 공정 및 등방성 식각 공정을 차례로 수행한다. 이에 따라, 버퍼 마스크막(170)에 스페이서 패턴(185)의 갭 영역들(181)보다 폭이 넓은 확장된 홀들(173)이 형성될 수 있다.
도 18을 참조하면, 스페이서 패턴(175)을 제거한 후에, 확장된 홀(173)을 갖는 버퍼 마스크막(170)을 식각 마스크로 이용하여, 하드 마스크막(160)에 제 2 오프닝들(163)을 형성한다. 이에 따라, 제 1 및 제 2 오프닝들(161, 163)을 갖는 하드 마스크막이 형성될 수 있다. 이와 같이 형성된 제 1 및 제 2 오프닝들(161, 163)은 콘택 패드들(CP)에 대응하여 배치될 수 있다. 또한, 앞에서 설명한 것처럼, 제 1 및 제 2 오프닝들(161, 163) 간의 간격은 제 1 오프닝들(161) 간의 간격보다 작을 수 있다.
도 19를 참조하면, 버퍼 마스크막(160)을 제거한 후에, 제 1 및 제 2 오프닝들(161, 163)을 갖는 하드 마스크막(160)을 식각 마스크로 이용하여, 몰드막(150)을 이방성 식각한다. 이에 따라, 콘택 패드들(CP)을 노출시키는 하부 홀들(152a)을 갖는 몰드 패턴(152)이 형성될 수 있다. 이와 같이 형성된 하부 홀들(152a)은 지그재그 형태로 배열될 수 있다.
계속해서, 도 14 및 도 20을 참조하면, 하부 홀들(152a) 내에 하부 전극들(191)이 형성될 수 있다. 하부 전극(191)은 하부 홀(152a)의 내벽을 따라 컨포말하게 도전막을 증착하고, 몰드 패턴(152)에 증착된 도전막을 제거함으로써 하부 홀들(152a) 각각에 실린더 형태의 하부 전극(191)을 형성할 수 있다. 이에 따라, 콘택 패드들(CP)과 전기적으로 연결되는 하부 전극들(191)이 형성될 수 있다. 하부 전극들(191)은 지그재그 형태로 배열될 수 있다. 하부 전극들(191)을 형성 후에는, 하부 및 상부 몰드막들(153, 155)을 선택적으로 제거하여 하부 전극들(191)의 측벽들을 노출시킬 수 있다. 이어서, 하부 전극들(191) 표면을 컨포말하게 덮는 유전막(193)이 형성될 수 있으며, 유전막(193) 상에 상부 전극(195)이 형성될 수 있다. 이에 따라, 하부 전극(191), 상부 전극(195) 및 이들 사이의 유전막(193)을 포함하는 캐패시터(190)가 형성될 수 있다.
도 21은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 21을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판(10)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는, 복수 개의 하부 선택 라인들(LSL1, LSL2), 복수개의 워드라인들(WL1-WL4) 및 복수 개의 상부 선택 라인들(USL1, USL2)을 포함한다. 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)은 기판(10) 상에 절연막들을 개재하여 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 기판(10)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D1)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL1-WL4)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
하부 선택 라인(LSL1, LSL2)과 반도체 기둥들(PL) 사이 또는 상부 선택 라인들(USL1, USL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(LSL1, LSL2, USL1, USL2)에 의해 구성되는 하부 및 선택 트랜지스터들과 워드 라인들(WL1-WL4) 에 의해 구성되는 셀 트랜지스터들이 직렬 연결된 구조를 가질 수 있다.
이와 같이 반도체 기둥들(PL)을 포함하는 3차원 반도체 메모리 소자에서, 반도체 기둥들(PL)은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성될 수 있다.
보다 상세히 설명하면, 하부 선택 라인들 하부 선택 라인들(LSL1, LSL2), 워드라인들(WL1-WL4) 및 상부 선택 라인들(USL1, USL2) 기판(10) 상에 절연막들 및 도전막들이 번갈아 반복적으로 적층된 적층 구조체가 형성될 수 있으며, 적층 구조체는 도 1b 내지 도 13b을 참조하여 설명된 하부막에 해당될 수 있다. 그리고, 제 1 및 제 2 오프닝들을 갖는 하드 마스크막을 이용하여, 적층 구조체에 홀들(H1, H2)이 형성될 수 있다. 홀들(H1, H2)은 지그재그 형태로 배열될 수 있으며, 홀들 간의 최소 거리는 홀들의 폭보다 작을 수 있다. 이후, 홀들(H1, H2) 내에 데이터 저장막(DS) 및 반도체 기둥들(PL)이 형성될 수 있다.
도 22는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 가변 저항 메모리 소자의 사시도이다.
도 22를 참조하면, 반도체 메모리 소자는 반도체 기판(10), 반도체 기판(10) 상의 하부 배선들(WL1, WL2), 하부 배선들(WL1, WL2)을 가로지르는 상부 배선들(BL), 하부 배선들(WL1, WL2)과 상부 배선들(BL)의 교차 영역들 각각에 배치되는 선택 소자들, 및 선택 소자와 상부 배선 사이의 메모리 요소들(DS)을 포함한다. 선택 소자들은 반도체 기판(10) 상에 2차원적으로 배열될 수 있으며, 선택 소자들은 메모리 요소를 통과하는 전류의 흐름을 제어할 수 있다.
보다 상세하게, 하부 배선들(WL1, WL2)은 반도체 기판(10) 상에 y축 방향으로 연장된 라인 형태일 수 있다. 일 실시예에서, 하부 배선들(WL1, WL2)은 반도체 기판(10) 내에 불순물을 고농도로 도핑하여 형성된 불순물 영역일 수 있다. 여기서, 하부 배선들(WL1, WL2)은 반도체 기판(10)과 반대의 도전형을 가질 수 있다.
이 실시예에서, 선택 소자들은 상술한 미세 패턴 형성 방법에 의해 형성된 반도체 패턴들(P1, P2)을 포함할 수 있다. 즉, 반도체 패턴들(P1, P2)은 상술한 제 1 및 제 2 오프닝들을 갖는 하드 마스크막을 식각 마스크로 이용하여 형성될 수 있다. 따라서, 반도체 패턴들(P1, P2)이 반도체 기판(10) 상에 지그재그 형태로 배열될 수 있으며, 반도체 패턴들(P1, P2) 간의 간격이 반도체 패턴들(P1, P2)의 폭보다 작을 수 있다.
나아가, 제 1 및 제 2 반도체 패턴들(P1, P2) 각각은 상부 불순물 영역(Dp) 및 하부 불순물 영역(Dn)을 포함할 수 있으며, 서로 반대의 도전형을 가질 수 있다. 예를 들어, 하부 불순물 영역(Dn)은 하부 배선들(WL1, WL2)과 동일한 도전형을 가질 수 있으며, 상부 불순물 영역(Dp)은 하부 불순물 영역(Dn)의 반대되는 도전형을 가질 수 있다. 이에 따라, 제 1 및 제 2 반도체 패턴들(P1, P2) 각각에 피엔 접합(PN junction)이 형성될 수 있다. 이와 달리, 상부 불순물 영역(Dp)과 하부 불순물 영역(Dn) 사이에 진성 영역(intrinsic region)이 개재되어, 제 1 및 제 2 반도체 패턴들(P1, P2) 내에 피아이엔(PIN) 접합이 형성될 수도 있다. 한편, 반도체 기판(10), 하부 배선(WL) 및 제 1 및 제 2 반도체 패턴들(P1, P2)에 의해 피엔피(pnp) 또는 엔피엔(npn) 구조의 바이폴라 트랜지스터가 구현될 수도 있다.
제 1 및 제 2 반도체 패턴들(P1, P2) 상에는 하부 전극들(BEC), 메모리 요소들(DS) 및 상부 배선들(BL)이 배치된다. 상부 배선들(BL)은 하부 배선들(WL1, WL2)을 가로지르며, 메모리 요소들(DS) 상에서 메모리 요소들(DS)에 전기적으로 연결될 수 있다.
일 실시예에 따르면, 메모리 요소들(DS) 각각은 상부 배선들(BL)과 실질적으로 평행하게 형성될 수 있으며, 복수의 하부 전극들(BEC)과 접속될 수 있다. 이와 달리, 메모리 요소들(DS)은 2차원적으로 배열될 수 있다. 즉, 메모리 요소들(DS) 각각은 제 1 및 제 2 반도체 패턴들(P1, P2) 각각의 상부에 하나씩 배치될 수 있다. 메모리 요소들(DS)은, 상술한 것처럼, 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 일 실시예에 따르면, 메모리 요소(DS)는 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 한편, 다른 실시예에 따르면, 메모리 요소(DS)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
하부 전극들(BEC) 각각은 제 1 및 제 2 반도체 패턴들(P1, P2) 각각과 메모리 요소들(DS) 중 하나 사이에 배치될 수 있다. 하부 전극의 수평 면적은 제 1 및 제 2 반도체 패턴들(P1, P2)의 수평 면적 또는 메모리 요소(DS)의 수평 면적보다 작을 수 있다.
일 실시예에서, 하부 전극들(BEC)은 기둥 형상을 가질 수 있다. 다른 실시예에 따르면, 하부 전극들(BEC)의 형태는 하부 전극(BEC)의 단면적으로 줄일 수 있는 형태로 다양하게 변형될 수 있다. 예를 들어, 하부 전극들(BEC)은 U자형, L자형, 중공형 원기둥 구조, 링 구조, 컵 구조 등과 같은 입체 구조를 가질 수 있다.
나아가, 하부 전극들(BEC)과 제 1 및 제 2 반도체 패턴들(P1, P2) 사이에는 콘택 저항을 감소시키기 위한 오믹층이 개재될 수 있다. 예를 들어, 오믹층 은 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 23은 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 23을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24는 본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
도 24를 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1200)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있으며, 도 23의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 차례로 적층된 하드 마스크막 및 버퍼 마스크막을 패터닝하여 하부막을 노출시키는 제 1 오프닝들을 형성하는 것;
    상기 제 1 오프닝들을 채우며 상기 버퍼 마스크막의 상면에서 돌출된 희생 패턴들을 형성하는 것;
    서로 인접하는 2개의 상기 희생 패턴들 사이를 채우며, 서로 인접하는 적어도 3개의 상기 희생 패턴들 사이에서 상기 버퍼 마스크막의 일부분을 노출시키는 갭 영역들을 갖는 스페이서 패턴을 형성하는 것;
    상기 스페이서 패턴의 상기 갭 영역들에 노출된 상기 버퍼 마스크막의 일부분을 식각하여 확장된 홀들을 형성하는 것;
    상기 확장된 홀들에 노출된 상기 하드 마스크막의 일부분을 식각하여 제 2 오프닝들을 형성하는 것; 및
    상기 제 1 및 제 2 오프닝들이 형성된 상기 하드 마스크막을 식각 마스크로 이용하여 상기 하부막을 식각하는 것을 포함하는 미세 패턴의 형성 방법.
  2. 제 1 항에 있어서,
    서로 인접하는 상기 제 1 오프닝들과 상기 제 2 오프닝들 간의 최소 거리는 서로 인접하는 상기 제 1 오프닝들 간의 최소 거리보다 작은 미세 패턴의 형성 방법.
  3. 제 1 항에 있어서,
    서로 인접하는 상기 제 1 오프닝들과 상기 제 2 오프닝들 간의 최소 거리는 상기 제 1 오프닝들의 폭보다 작은 미세 패턴의 형성 방법.
  4. 제 1 항에 있어서,
    상기 스페이서 패턴에서 상기 갭 영역들의 폭은 상기 제 1 오프닝들의 폭의 1/10배 내지 1/3배인 미세 패턴의 형성 방법.
  5. 제 1 항에 있어서,
    상기 버퍼 마스크막에 형성된 상기 확장된 홀들의 폭은 상기 스페이서 패턴의 상기 갭 영역들의 폭보다 큰 미세 패턴의 형성 방법.
  6. 제 1 항에 있어서,
    상기 확장된 홀들을 형성하는 것은,
    상기 스페이서 패턴의 상기 갭 영역들에 노출된 상기 버퍼 마스크막의 일부분들을 이방성 식각하여 상기 하드 마스크막의 상면을 노출시키는 홀들을 형성하는 것; 및
    상기 홀들에 노출된 상기 버퍼 마스크막을 등방성 식각하여 상기 홀들의 폭을 확장시키는 것을 포함하는 미세 패턴의 형성 방법.
  7. 제 1 항에 있어서,
    상기 스페이서 패턴을 형성하는 것은,
    상기 버퍼 마스크막 상에 상기 희생 패턴들을 덮는 스페이서막을 형성하되, 상기 스페이서막은 서로 인접하는 적어도 3개의 상기 희생 패턴들 사이에서 리세스 영역을 갖는 것; 및
    상기 희생 패턴들의 상면이 노출되도록 상기 스페이서막을 이방성 식각하는 것을 포함하는 미세 패턴의 형성 방법.
  8. 제 7 항에 있어서,
    상기 스페이서막의 두께는 서로 인접하는 상기 희생 패턴들 간의 최소 거리의 1/2배 내지 3/4배인 미세 패턴의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 1 오프닝들은 서로 수직하는 제 1 및 제 2 방향들을 따라 배열되는 미세 패턴의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 오프닝들은 서로 수직하는 제 1 및 제 2 방향들에 대해 사선 방향을 따라 배열되는 미세 패턴의 형성 방법.
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