KR101145336B1 - 반도체 장치의 콘택홀 형성방법 - Google Patents

반도체 장치의 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계; 상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계; 및 상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공하며, 상술한 본 발명에 따르면, 30nm 이하의 직경 및 간격을 갖는 콘택홀을 안정적으로 형성할 수 있으며, 콘택홀이 좌우 비대칭적으로 형성되는 것을 방지할 수 있는 효과가 있다.

Description

반도체 장치의 콘택홀 형성방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 콘택홀 형성방법에 관한 것이다.
반도체 장치의 개발에 있어서 패턴 미세화(Pattern Shrinkage)는 수율 향상을 위해 가장 핵심이 되는 사항이다. 이와같은 패턴 미세화로 인하여 30nm 이하의 반도체 장치에서는 콘택홀 형성공정이 가장 어려운 공정으로 부각되고 있다.
그리하여 30nm 이하의 직경 및 간격을 갖는 콘택홀을 형성하기 위해 새로운 패터닝기술이 요구되어지고 있으며, 이에 따라 더블패터닝공정(Double Patterning Technology, DPT)이라는 새로운 기술이 도입되었다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도이고, 도 2는 종래기술에 따라 형성된 반도체 장치의 콘택홀을 도시한 평면도이다.
도 1a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11) 상에 피식각층(12), 제1하드마스크막(13), 제2하드마스크막(14)을 순차적으로 형성한다. 이때, 제1하드마스크막(13)과 제2하드마스크막(14) 사이의 식각선택비를 구현하기 위해 제1하드마스크막(13)과 제2하드마스크막(14)은 이종물질(heterogeneity material)로 형성한다. 구체적으로, 제1하드마스크막(13)은 유기물질(organic material)인 비정질탄소막(Amorphous Carbon Layer, ACL)으로 형성하고, 제2하드마스크막(14)은 무기물질(inorganic material)인 산화막으로 형성한다.
다음으로, 제2하드마스크막(14) 상에 제1방향으로 연장된 라인/스페이서 타입(Line/Space type)의 제1감광막패턴(15)을 형성한다. 이때, 제1감광막패턴(15)은 라인(L):스페이서(S) 비가 1:1이다.
도 1b에 도시된 바와 같이, 제1감광막패턴(15)을 식각장벽(etch barrier)으로 제2하드마스크막(14)을 식각하여 제1방향으로 연장된 라인/스페이서 타입의 제1하드마스크패턴(14A)을 형성한다.
다음으로, 제1감광막패턴(15)을 제거한다.
도 1c에 도시된 바와 같이, 제1하드마스크패턴(14A)을 포함하는 구조물 상에 제1방향과 직교하는 제2방향으로 연장된 라인/스페이서 타입의 제2감광막패턴(16)을 형성한다. 이때, 제1감광막패턴(15)과 제2감광막패턴(16)의 라인:스페이서(L:S) 비는 서로 동일하다.
도 1d 및 도 1e에 도시된 바와 같이, 제1하드마스크패턴(14A) 및 제2감광막패턴(16)을 식각장벽으로 제1하드마스크막(13)을 식각하여 제2하드마스크패턴(13A)을 형성한다. 이로써, 제1하드마스크패턴(14A)과 제2하드마스크패턴(13A)이 교차하지 않는 영역에 콘택홀을 정의하는 개구부(17)가 형성된다.
다음으로, 제2감광막패턴(16)을 제거한 후에 제1하드마스크패턴(14A) 및 제2하드마스크패턴(13A)을 식각장벽으로 피식각층(12)을 식각하여 다수의 콘택홀(18)을 형성한다.
다음으로, 제1하드마스크패턴(14A) 및 제2하드마스크패턴(13A)을 제거하면, 피식각층(12) 상에 다수의 콘택홀(18)이 형성된 것을 확인할 수 있다(도 1e 및 도 2 참조)
도 2에서 점선으로 나타낸 바와 같이, 상술한 종래기술에 따라 형성된 콘택홀(18)은 좌우가 대칭적인 원형을 갖고, 제1 및 제2방향으로 인접한 콘택홀(18) 간의 간격이 일정하게 형성되어야 한다.
하지만, 종래기술에서는 식각선택비를 구현하기 위해 제1하드마스크막(13)과 제2하드마스크막(14)을 이종물질로 형성함에 따라 콘택홀(18)의 좌우가 비대칭적으로 형성되는 문제점이 발생한다. 또한, 콘택홀(18)의 좌우가 비대칭적으로 형성됨에 따라 제1 및 제2방향으로 인접한 콘택홀(18) 사이의 간격이 불균일하게 형성되는 문제점이 발생한다. 이는, 유기물질과 무기물질의 식각특성이 서로 상이하기 때문에 제1 및 제2감광막패턴(15, 16)의 라인:스페이서(L:S) 비를 서로 동일하게 형성하더라도, 이들을 식각장벽으로 형성된 제1 및 제2하드마스크패턴(14A, 13A)은 라인:스페이서 비가 서로 동일하게 형성되지 않기 때문이다.
또한, 제1하드마스크막(13)과 제2하드마스크막(14)일 이종물질로 형성함에 따라 제1 및 제2하드마스크패턴(14A, 13A)을 형성하기 위해서는 서로 다른 식각조건(예컨대, 식각장비, 식각방법, 식각가스 등)을 사용해야만 한다. 이로 인해, 공정과정이 복잡해지고, 제조수율(yield)이 저하되는 문제점이 있다.
또한, 반도체 장치가 무기물질을 기반으로 형성되기 때문에 유기물질로 이루어진 제1하드마스크막(13)은 무기물질과의 접착성이 열악하다. 따라서, 제1하드마스크막(13) 상하부에 접착막(미도시)을 형성해야만 한다. 아울러, 유기물질은 무기물질보다 식각내성이 열악하기 때문에 제1하드마스크막(13)의 식각내성을 보완하기 위한 보조막(미도시)도 형성해야 한다. 이로 인해, 전체 하드마스크막의 두께(또는 높이)가 증가하여 콘택홀(18)이 비대칭적으로 형성되는 문제점이 심화되고, 공정과정이 더욱더 복잡해지는 문제점이 발생한다.
또한, 유기물질은 고온에서 변형 또는 손실이 발생하기 때문에 제1하드마스크막(13) 상에 형성되는 제2하드마스크막(14)은 저온에서 형성할 수 있는 무기물질을 사용해야만 한다. 따라서, 제2하드마스크막(14)으로 사용할 수 있는 무기물질 선택에 많은 제약이 따른다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 30nm 이하의 직경 및 간격을 갖고, 좌우대칭적인 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계; 상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계; 및 상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공한다.
상기 하드마스크막은 하나의 무기물질막으로 이루어진 단일막으로 형성하거나, 또는 다수의 무기물질막이 적층된 적층막으로 형성할 수 있다.
상기 하드마스크막이 단일막인 경우, 상기 1차 식각단계 및 상기 2차 식각단계는 동일한 식각조건으로 실시할 수 있다.
상기 하드마스크막이 적층막인 경우, 상기 하드마스크막은 서로 다른 식각선택비를 갖는 제1무기물질막과 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 제1 및 제2무기물질막은 동종물질로 형성할 수 있다. 이때, 상기 제1무기물질막과 상기 제2무기물질막 중에서 상대적으로 두꺼운 두께를 갖는 무기물질막은 상대적으로 얇은 두께를 갖는 무기물질막보다 식각속도가 빠른 무기물질로 형성할 수 있다. 그리고, 상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 제1무기물질막을 식각하여 제2라인패턴을 형성할 수 있다.
상기 하드마스크막이 적층막인 경우, 상기 하드마스크막은 제1무기물질막, 식각정지막 및 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 식각정지막은 상기 제1 및 제2무기물질막과 식각선택비를 갖는 무기물질로 형성할 수 있다. 이때, 상기 제1 및 제2무기물질막은 서로 동일한 물질로 형성하거나, 또는 서로 다른 식각선택비를 갖는 동종물질로 형성할 수 있다. 그리고, 상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 식각정지막을 식각하여 메쉬패턴을 형성한 후에 상기 제1무기물질막을 식각하여 제2라인패턴을 형성할 수 있다.
상기 하드마스크막의 전체 두께 대비 상기 1차 식각단계에서 식각되는 상기 하드마스크막의 두께는 상기 피식각층의 두께에 반비례할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계; 상기 제1라인패턴이 형성된 하드마스크막 상에 평탄화막을 형성하는 단계; 상기 평탄화막을 선택적으로 식각하여 패턴을 형성하는 단계; 상기 제1라인패턴 및 상기 패턴을 식각장벽으로 상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계; 상기 패턴을 제거하는 단계; 및 상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성방법을 제공한다.
상기 하드마스크막은 하나의 무기물질막으로 이루어진 단일막으로 형성하거나, 또는 다수의 무기물질막이 적층된 적층막으로 형성할 수 있다.
상기 하드마스크막이 단일막인 경우, 상기 1차 식각단계 및 상기 2차 식각단계는 동일한 식각조건으로 실시할 수 있다.
상기 하드마스크막이 적층막인 경우, 상기 하드마스크막은 서로 다른 식각선택비를 갖는 제1무기물질막과 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 제1 및 제2무기물질막은 동종물질로 형성할 수 있다. 이때, 상기 제1무기물질막과 상기 제2무기물질막 중에서 상대적으로 두꺼운 두께를 갖는 무기물질막은 상대적으로 얇은 두께를 갖는 무기물질막보다 식각속도가 빠른 무기물질로 형성할 수 있다. 그리고, 상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 제1무기물질막을 식각하여 제2라인패턴을 형성할 수 있다.
상기 하드마스크막이 적층막인 경우, 상기 하드마스크막은 제1무기물질막, 식각정지막 및 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 식각정지막은 상기 제1 및 제2무기물질막과 식각선택비를 갖는 무기물질로 형성할 수 있다. 이때, 상기 제1 및 제2무기물질막은 서로 동일한 물질로 형성하거나, 또는 서로 다른 식각선택비를 갖는 동종물질로 형성할 수 있다. 그리고, 상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 식각정지막을 식각하여 메쉬패턴을 형성한 후에 상기 제1무기물질막을 식각하여 제2라인패턴을 형성할 수 있다.
상기 하드마스크막의 전체 두께 대비 상기 1차 식각단계에서 식각되는 상기 하드마스크막의 두께는 상기 피식각층의 두께에 반비례할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 무기물질막으로 하드마스크막을 형성하고, 두번의 식각공정(1차 식각 및 2차 식각)을 통해 제1 및 제2라인패턴이 형성된 하드마스크막을 형성함으로써, 30nm 이하의 직경 및 간격을 갖는 콘택홀을 안정적으로 형성할 수 있는 효과가 있다. 또한, 본 발명은 콘택홀이 좌우 비대칭적으로 형성되는 것을 방지할 수 있는 효과가 있다. 또한, 본 발명은 제1 및 제2방향으로 인접한 콘택홀 사이의 간격을 일정하게 형성할 수 있는 효과가 있다. 또한, 본 발명은 공정과정을 단순화시킬 수 있고, 제조수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도.
도 2는 종래기술에 따라 형성된 반도체 장치의 콘택홀을 도시한 평면도.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도.
도 5a 내지 도 5e는 본 발명의 제3실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 30nm 이하의 직경 및 간격을 갖고, 좌우대칭적인 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 형성방법을 제공한다. 이를 위해, 본 발명은 더블패터닝기술(Double Patterning Technology, DPT)을 사용하여 30nm 이하의 직경 및 간격을 구현하는 것을 특징으로 한다. 이때, 더블패터닝기술을 이용하여 콘택홀을 형성하기 위한 하드마스크막을 무기물질만을 이용하여 형성하는 것을 또 다른 특징으로 한다.
여기서, 무기물질(inorganic material)은 탄소(C) 이외의 원소만으로 이루어지는 화합물 및 탄소를 함유하는 화합물 중에서도 비교적 간단한 것을 포함한다. 대부분의 반도체 장치는 무기물질로 구성된다. 유기물질(organic material)은 홑원소물질인 탄소, 산화탄소, 금속의 탄산염, 시안화물?탄화물 등을 제외한 탄소화합물을 포함한다. 반도체 장치에서 사용되는 비정질탄소막(Amorphous Carbon Later, ACL), SOC(Spin On Carbon) 등이 있다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도이다.
도 3a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(21) 상에 피식각층(22)을 형성한다. 본 발명의 제1실시예에서는 후속 공정을 통해 피식각층(22)에 콘택홀을 형성한다. 경우에 따라서, 콘택홀이 형성된 피식각층(22)을 식각장벽(etch barrier)으로 기판(21)을 식각하여 기판(21)에 콘택홀을 형성할 수도 있다. 일례로, 피식각층(22)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 피식각층(22) 상에 하드마스크막(23)을 형성한다. 하드마스크막(23)은 피식각층(22)에 대한 식각장벽으로 작용한다. 따라서, 하드마스크막(23)은 피식각층(22)과 식각선택비를 갖는 무기물질막으로 형성한다. 여기서, 본 발명의 제1실시예에서는 하드마스크막(23)을 하나의 무기물질막으로 이루어진 단일막으로 형성한다. 일례로, 하드마스크막(23)은 산화막으로 형성할 수 있다.
다음으로, 하드마스크막(23) 상에 제1희생막(24)을 형성한다. 이때, 제1희생막(24)은 후속공정을 통해 형성될 제1감광막패턴(25)의 식각마진을 제공하는 역할을 수행한다. 제1희생막(24)은 비정질탄소막과 반사방지막이 순차적으로 적층된 적층막으로 형성할 수 있다. 이때, 비정질탄소막은 식각마진을 제공하는 역할을 수행한다. 그리고, 반사방지막은 식각마진을 제공함과 동시에 후속 제1감광막패턴(25) 형성공정시 노광원의 반사에 기인한 제1감광막패턴(25)의 변형을 방지하는 역할을 수행한다. 반사방지막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
다음으로, 제1희생막(24) 상에 제1방향으로 연장된 라인/스페이서 타입(Line/Space type)의 제1감광막패턴(25)을 형성한다. 이때, 제1감광막패턴(25)의 라인:스페이서(L:S) 비는 1:1(L:S)로 형성한다.
도 3b에 도시된 바와 같이, 제1감광막패턴(25)을 식각장벽으로 제1희생막(24)을 식각하여 제1희생패턴(24A)을 형성한다. 연속해서, 제1희생패턴(24A)를 식각장벽으로 하드마스크막(23)을 일부 식각하는 1차 식각을 진행한다. 이때, 1차 식각은 하드마스크막(23)을 소정 두께 리세스(recess)하는 부분식각(partial etch) 공정이다. 그리고, 제1라인패턴(101)은 부분식각된 하드마스크막(23) 위로 돌출된 라인/스페이서 타입의 구조물을 의미한다.
이로써, 하드마스크막(23)에 제1방향으로 연장된 제1라인패턴(101)이 형성된다. 이하, 제1라인패턴(101)이 형성된 하드마스크막(23)의 도면부호를 '23A'로 변경하여 표기한다.
1차 식각을 통해 하드마스크막(23A)에 형성된 제1라인패턴(101)의 높이(또는 두께, T3)는 피식각층(22)의 두께(T1)에 따라 조절할 수 있다. 구체적으로, 하드마스크막(23)의 전체 두께(T2) 대비 제1라인패턴(101)의 두께(T3)는 피식각층(22)의 두께(T1)에 반비례한다.
제1라인패턴(101)을 형성하기 위한 1차 식각은 식각가스로 불화탄소가스(CxFy, x,y는 0을 제외한 자연수) 또는 불화메탄가스(CxHyFz, x,y,z는 0을 제외한 자연수)를 단독으로 사용하거나, 또는 불화탄소가스와 불화메탄가스가 혼합된 혼합가스를 사용하여 제1식각을 진행한 후에 제1라인패턴(101)의 측벽 프로파일(side wall profile)을 버티컬(vertical)하게 가져가기 위하여 상술한 식각가스에 산소가스(O2), 질소가스(N2), 헬륨가스(He) 및 아르곤가스(Ar)로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 첨가하여 제2식각은 진행하는 순서로 실시할 수 있다.
도 3c에 도시된 바와 같이, 제1감광막패턴(25) 및 제1희생패턴(24A)을 제거한 후에 1차 식각시 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정을 통해 제1감광막패턴(25)과 제1희생패턴(24A)을 제거할 수도 있다.
세정공정은 건식세정 또는 습식세정으로 진행할 수 있다. 건식세정은 질소가스(N2), 산소가스(O2) 및 수소가스(H2)가 혼합된 혼합가스를 이용하여 실시할 수 있다. 그리고, 습식세정은 APM(Ammonium Hydroxide Peroxide Mixture) 용액 또는 SPM(Surfuric acid Peroxide Mixture) 용액을 이용하여 실시할 수 있다. 여기서, APM은 암모니아(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)가 혼합된 용액이고, SPM은 황산(H2SO4), 과산화수소(H2O2) 및 탈이온수(H2O)가 혼합된 용액이다.
다음으로, 제1라인패턴(101)이 형성된 하드마스크막(23A) 상에 제2희생막(26)을 형성한다. 제2희생막(26)은 후속 공정을 통해 형성될 제2감광막패턴(27)의 식각마진을 제공함과 동시에 평탄화막으로 작용한다. 따라서, 제2희생막(26)은 SOC(Spin On Carbon)막과 반사방지막이 순차적으로 적층된 적층막으로 형성할 수 있다. 이때, SOC막은 평탄화막으로 작용함과 동시에 식각마진을 제공하는 역할을 수행한다. 그리고, 반사방지막은 식각마진을 제공함과 동시에 후속 제2감광막패턴(27) 형성공정시 노광원의 반사에 기인한 제2감광막패턴(27)의 변형을 방지하는 역할을 수행한다. 반사방지막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
참고로, SOC막은 비정질탄소막과 같이 유기물질막이다. 비정질탄소막은 화학기상증착(CVD)을 통해 형성되는 것으로 SOC에 비하여 평탄화능력이 매우 열악하다. 하지만, SOC는 스핀코팅(Spin coating)으로 형성되는 것으로 평탄화능력이 우수하다. 따라서, 제2희생막(26)에서 평탄화막으로 SOC막을 사용함에 따라 후속 제2감광막패턴(27) 형성공정시 제1라인패턴(101)에 기인한 디포커싱(defocusing)을 효과적으로 방지할 수 있다.
다음으로, 제2희생막(26) 상에 제1방향과 직교하는 제2방향으로 라인/스페이서 타입의 제2감광막패턴(27)을 형성한다. 이때, 제2감광막패턴(27)의 라인:스페이서(L:S) 비는 1:1(L:S)로 형성한다. 제1감광막패턴(25)과 제2감광막패턴(27)은 서로 동일한 마스크(또는 레티클)을 사용하여 형성할 수 있다. 예컨대, 제2감광막패턴(27)은 제1감광막패턴(25)을 기준으로 마스크(또는 레티클)를 90°회전시켜서 형성할 수 있다.
도 3d 및 도 3e에 도시된 바와 같이, 제2감광막패턴(27)을 식각장벽으로 제2희생막(26)을 식각하여 제2희생패턴(26A)을 형성한다.
다음으로, 제1라인패턴(101) 및 제2희생패턴(26A)을 식각장벽으로 제1라인패턴(101)이 형성된 하드마스크막(23A)을 식각하여 제2방향으로 연장된 제2라인패턴(102)을 형성하는 2차 식각을 진행한다. 이때, 2차 식각은 피식각층(22)이 노출될때까지 제1라인패턴(101)이 형성된 하드마스크막(23A)을 식각하는 풀식각(full etch) 공정이다.
여기서, 하드마스크막(23A)의 상부영역에 형성된 제1라인패턴(101)은 2차 식각을 통해 하드마스크막(23A)의 하부영역으로 그대로 전사된다. 이를 통해, 서로 교차하는 제1라인패턴(101)과 제2라인패턴(102)을 형성할 수 있다. 이하, 제1 및 제2라인패턴(101, 102)이 형성된 하드마스크막(23A)의 도면부호를 '23B'로 변경하여 표기한다.
제2라인패턴(102)을 형성하기 위한 2차 식각은 제1라인패턴(101)을 형성하기 위한 1차 식각과 동일한 식각가스를 사용하여 실시할 수 있다. 이는, 제1 및 제2라인패턴(101, 102)이 형성되는 하드마스크막(23B)이 하나의 무기물질막으로 이루어진 단일막이기 때문이다. 즉, 1차 식각 및 2차 식각은 동일한 식각대상에 대한 식각공정이기 때문에 동일한 식각조건(예컨대, 식각장비, 식각방법, 식각가스 등)을 사용할 수 있다.
구체적으로, 제2라인패턴(102)을 형성하기 위한 2차 식각은 식각가스로 불화탄소가스(CxFy, x,y는 0을 제외한 자연수) 또는 불화메탄가스(CxHyFz, x,y,z는 0을 제외한 자연수)를 단독으로 사용하거나, 또는 불화탄소가스와 불화메탄가스가 혼합된 혼합가스를 사용하여 제1식각을 진행한 후에 제2라인패턴(102)의 측벽 프로파일을 버티컬하게 가져가기 위하여 상술한 식각가스에 산소가스, 질소가스, 헬륨가스 및 아르곤가스로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 첨가하여 제2식각을 진행하는 순서로 실시할 수 있다.
다음으로, 제2감광막패턴(27) 및 제2희생패턴(26A)을 제거한 후에 2차 식각시 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정을 통해 제2감광막패턴(27)과 제2희생패턴(26A)을 제거할 수도 있다.
세정공정은 건식세정 또는 습식세정으로 진행할 수 있다. 건식세정은 질소가스(N2), 산소가스(O2) 및 수소가스(H2)가 혼합된 혼합가스를 이용하여 실시할 수 있다. 그리고, 습식세정은 APM(Ammonium Hydroxide Peroxide Mixture) 용액 또는 SPM(Surfuric acid Peroxide Mixture) 용액을 이용하여 실시할 수 있다. 여기서, APM은 암모니아(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)가 혼합된 용액이고, SPM은 황산(H2SO4), 과산화수소(H2O2) 및 탈이온수(H2O)가 혼합된 용액이다.
도 3f에 도시된 바와 같이, 제1 및 제2라인패턴(101, 102)이 형성된 하드마스크막(23B)을 식각장벽으로 피식각층(22)을 식각하여 다수의 콘택홀(28)을 형성한다. 콘택홀(28)을 형성하기 위한 식각공정은 식각가스로 브롬화수소가스(HBr)와 염소가스(Cl2)가 혼합된 혼합가스를 이용하여 제1식각을 진행하고, 콘택홀(28)의 측벽 프로파일을 버티컬하게 가져가기 위해 상술한 식각가스에 산소가스, 질소가스, 헬륨가스 및 아르곤가스로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 첨가하여 제2식각을 진행하는 순서로 실시할 수 있다.
상술한 공정과정을 통해 피식각층(22)에 30nm 이하의 직경 및 간격을 갖는 콘택홀(28)을 안정적으로 형성할 수 있다. 이때, 제1 및 제2라인패턴(101, 102)이 형성된 하드마스크막(23B)이 하나의 무기물질막로 이루어진 단일막이기 때문에 콘택홀(28)이 좌우 비대칭적으로 형성되는 것을 방지할 수 있다. 또한, 제1 및 제2방향으로 인접한 콘택홀(28) 사이의 간격이 일정하도록 형성할 수 있다. 또한, 하드마스크막(23B)이 유기물질막과 무기물질막의 적층막과 같이 이종물질로 구성됨에 따른 문제점을 원천적으로 방지할 수 있다. 또한, 하드마스크막(23B)으로 적용할 수 있는 물질에 대한 제약으로부터 자유롭다.
또한, 1차 식각과 2차 식각시 식각대상물질이 동일하기 때문에 동일한 식각조건(예컨대, 식각장비, 식각방법, 식각가스 등)을 사용할 수 있다. 이를 통해, 공정과정을 단순화시킬 수 있으며, 반도체 장치의 제조수율을 증가시킬 수 있다.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도이다.
도 4a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(41) 상에 피식각층(42)을 형성한다. 본 발명의 제2실시예에서는 후속 공정을 통해 피식각층(42)에 콘택홀을 형성한다. 경우에 따라서, 콘택홀이 형성된 피식각층(42)을 식각장벽(etch barrier)으로 기판(41)을 식각하여 기판(41)에 콘택홀을 형성할 수도 있다. 일례로, 피식각층(42)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 피식각층(42) 상에 하드마스크막(45)을 형성한다. 하드마스크막(45)은 피식각층(42)에 대한 식각장벽으로 작용한다. 따라서, 하드마스크막(45)은 피식각층(42)과 식각선택비를 갖는 무기물질막으로 형성한다. 여기서, 본 발명의 제2실시예에서는 하드마스크막(45)을 제1무기물질막(43)과 제2무기물질막(44)이 순차적으로 적층된 적층막으로 형성한다.
하드마스크막(45)의 두께(T4)는 피식각층(42)이 두께(T1)에 따라 조절할 수 있다. 이때, 하드마스크막(45)의 두께(T4)는 후속 콘택홀 형성공정시 충분한 식각마진을 제공하기 위해 피식각층(42)의 두께(T1)에 비례한다. 여기서, 하드마스크막(45)을 구성하는 제2무기물질막(44)의 두께(T3)도 피식각층(42)의 두께(T1)에 따라 조절할 수 있다. 구체적으로, 하드마스크막(45)의 두께(T4) 대비 제2무기물질막(44)의 두께(T3)는 피식각층(42)의 두께(T1)에 반비례한다.
제1무기물질막(43)과 제2무기물질막(44)은 서로 다른 식각선택비를 갖는 동종물질(heterogeneity material)로 형성할 수 있다. 여기서, 서로 다른 식각선택비를 갖는 제1 및 제2무기물질막(43, 44)은 어느 하나의 무기물질막을 패터닝하는 과정에서 다른 무기물질막이 손실되는 않는 것을 의미한다.
피식각층(42)의 두께(T1)에 따라 제1무기물질막(43)의 두께(T2)와 제2무기물질막(44)의 두께(T3)가 서로 다를 수 있다(T2 ≠ T3). 구체적으로, 제1무기물질막(43)의 두께(T2)가 제2무기물질막(44)의 두께(T3)보다 두꺼운 경우에(T2 > T3), 제1무기물질막(43)은 제2무기물질막(44)보다 빠른 식각속도를 갖는 물질로 형성하는 것이 바람직하다.
일례로, 제2무기물질막(44)을 HDP(High Density Plasma)막으로 형성하는 경우에 제1무기물질막(44)은 HDP막과 식각선택비를 갖는 동종 산화물이면서, HDP막보다 빠른 식각속도를 갖는 BPSG(Boro-Phospho Silicate Glass)막으로 형성할 수 있다.
다음으로, 하드마스크막(45) 상에 제1희생막(46)을 형성한다. 이때, 제1희생막(46)은 후속 공정을 통해 형성될 제1감광막패턴(47)의 식각마진을 제공하는 역할을 수행한다. 따라서, 제1희생막(46)은 비정질탄소막과 반사방지막이 순차적으로 적층된 적층막으로 형성할 수 있다. 이때, 비정질탄소막은 식각마진을 제공하는 역할을 수행한다. 그리고, 반사방지막은 식각마진을 제공함과 동시에 후속 제1감광막패턴(47) 형성공정시 노광원의 반사에 기인한 제1감광막패턴(47)의 변형을 방지하는 역할을 수행한다.
다음으로, 제1희생막(46) 상에 제1방향으로 연장된 라인/스페이서 타입의 제1감광막패턴(47)을 형성한다. 이때, 제1감광막패턴(47)의 라인:스페이서(L:S) 비는 1:1(L:S)로 형성한다.
다음으로, 제1감광막패턴(47)을 식각장벽으로 제1희생막(46)을 식각하여 제1희생패턴(46A)을 형성한다.
도 4b에 도시된 바와 같이, 제1희생패턴(46A)을 식각장벽으로 제2무기물질막(44)을 식각하여 제1방향으로 연장된 제1라인패턴(44A)을 형성하는 1차 식각을 진행한다. 이때, 1차 식각은 하드마스크막(45)의 일부인 제2무기물질막(44)만을 식각하는 부분식각(partial etch) 공정이다. 이하, 제1라인패턴(44A)이 형성된 하드마스크막(45)의 도면부호를 '45A'로 변경하여 표기한다.
제1 및 제2무기물질막(43, 44)을 동종 산화물로 형성한 경우에 1차 식각은 산화물 식각가스를 사용하여 실시하되, 제1라인패턴(44A)을 형성하는 과정에서 제1무기물질막(43)의 손실을 방지할 수 있는 식각조건으로 진행하는 것이 바람직하다. 이를 통해, 제1 및 제2무기물질막(43, 44) 사이의 식각선택비를 더욱더 향상시킬 수 있다.
다음으로, 제1감광막패턴(47) 및 제1희생패턴(46A)을 제거한 후에 1차 식각시 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정을 통해 제1감광막패턴(47)과 제1희생패턴(46A)을 제거할 수도 있다.
도 4c에 도시된 바와 같이, 제1라인패턴(44A)이 형성된 하드마스크막(45A) 상에 제2희생막(48)을 형성한다. 제2희생막(48)은 후속 공정을 통해 형성될 제2감광막패턴(49)의 식각마진을 제공함과 동시에 평탄화막으로 작용한다. 따라서, 제2희생막(48)은 SOC(Spin On Carbon)막과 반사방지막이 순차적으로 적층된 적층막으로 형성할 수 있다. 이때, SOC막은 평탄화막으로 작용함과 동시에 식각마진을 제공하는 역할을 수행한다. 그리고, 반사방지막은 식각마진을 제공함과 동시에 제2감광막패턴(49)의 변형을 방지하는 역할을 수행한다.
다음으로, 제2희생막(48) 상에 제1방향과 직교하는 제2방향으로 라인/스페이서 타입의 제2감광막패턴(49)을 형성한다. 이때, 제2감광막패턴(49)의 라인:스페이서(L:S) 비는 1:1(L:S)로 형성한다. 제1감광막패턴(47)과 제2감광막패턴(49)은 서로 동일한 마스크(또는 레티클)을 사용하여 형성할 수 있다. 예컨대, 제2감광막패턴(49)은 제1감광막패턴(47)을 기준으로 마스크(또는 레티클)를 90°회전시켜서 형성할 수 있다.
다음으로, 제2감광막패턴(49)을 식각장벽으로 제2희생막(48)을 식각하여 제2희생패턴(48A)을 형성한다.
도 4d에 도시된 바와 같이, 제1라인패턴(44A) 및 제2희생패턴(48A)을 식각장벽으로 제1무기물질막(43)을 식각하여 제2방향으로 연장된 제2라인패턴(43A)을 형성하는 2차 식각을 실시한다. 이때, 2차 식각은 피식각층(42)이 노출될때까지 제1라인패턴(44A)이 형성된 하드마스크막(45A)을 식각하는 풀식각(full etch) 공정이다. 이하, 제1 및 제2라인패턴(44A, 43A)이 형성된 하드마스크막(45A)의 도면부호를 '45B'로 변경하여 표기한다.
제1 및 제2무기물질막(43, 44)을 동종 산화물로 형성한 경우에 2차 식각은 산화물 식각가스를 사용하여 실시하되, 제2라인패턴(43A)을 형성하는 과정에서 기형성된 제1라인패턴(44A)의 손실을 방지할 수 있는 식각조건으로 진행하는 것이 바람직하다. 이를 통해, 제1 및 제2무기물질막(43, 44) 사이의 식각선택비를 더욱더 향상시킬 수 있다.
여기서, 제1무기물질막(43)은 제2무기물질막(44)보다 두꺼운 두께를 갖지만, 산화물 식각가스에 의한 식각속도가 제2무기물질막(44)보다 빠른 산화물로 제1무기물질막(43)을 형성함에 따라, 식각시간이 증가함에 따른 제1 및 제2라인패턴(44A, 43A)변형을 방지할 수 있다. 참고로, 식각시간은 식각대상막의 두께에 비례하며, 식각시간이 증가할수록 식각부담이 증가하여 기형성된 구조물 및 식각대상막에 대한 손실 및 변형을 유발할 수 있다.
다음으로, 제2감광막패턴(49) 및 제2희생패턴(48A)을 제거한 후에 2차 식각공정시 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정을 통해 제2감광막패턴(49)과 제2희생패턴(48A)을 제거할 수도 있다.
도 4e에 도시된 바와 같이, 제1 및 제2라인패턴(44A, 43A)이 형성된 하드마스크막(45B)을 식각장벽으로 피식각층(42)을 식각하여 다수의 콘택홀(50)을 형성한다.
상술한 공정과정을 통해 피식각층(42)에 30nm 이하의 직경 및 간격을 갖는 콘택홀(50)을 안정적으로 형성할 수 있다. 이때, 제1라인패턴(44A)을 제공하는 제2무기물질막(44)과 제2라인패턴(43A)을 제공하는 제1무기물질막(43)이 서로 다른 식각선택비를 갖기 때문에 콘택홀(50)이 좌우 비대칭적으로 형성되는 것을 방지할 수이 있다. 아울러, 제1 및 제2라인패턴(44A, 43A)이 형성된 하드마스크막(45B)이 동종물질로 이루어진 적층막이기 때문에 콘택홀(50)이 좌우 비대칭적으로 형성되는 것을 보다 효과적으로 방지할 수 있다. 또한, 제1 및 제2방향으로 인접한 콘택홀(50) 사이의 간격이 일정하도록 형성할 수 있다. 또한, 하드마스크막(45B)이 유기물질막과 무기물질막의 적층막과 같이 이종물질로 구성됨에 따른 문제점을 원천적으로 방지할 수 있다. 또한, 하드마스크막(45B)으로 적용할 수 있는 물질에 대한 제약으로부터 자유롭다.
또한, 1차 식각과 2차 식각시 식각대상물질이 동종물질이기 때문에 동일한 식각조건(예컨대, 식각장비, 식각방법, 식각가스 등)을 사용할 수 있다. 이를 통해, 공정과정을 단순화시킬 수 있으며, 반도체 장치의 제조수율을 증가시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 제3실시예에 따른 반도체 장치의 콘택홀 형성방법을 도시한 공정사시도이다.
도 5a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(61) 상에 피식각층(62)을 형성한다. 본 발명의 제3실시예에서는 후속 공정을 통해 피식각층(62)에 콘택홀을 형성한다. 경우에 따라서, 콘택홀이 형성된 피식각층(62)을 식각장벽(etch barrier)으로 기판(61)을 식각하여 기판(61)에 콘택홀을 형성할 수도 있다. 일례로, 피식각층(62)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 피식각층(62) 상에 하드마스크막(66)을 형성한다. 하드마스크막(66)은 피식각층(62)에 대한 식각장벽으로 작용한다. 따라서, 하드마스크막(66)은 피식각층(62)과 식각선택비를 갖는 무기물질막으로 형성한다. 여기서, 본 발명의 제3실시예에서는 하드마스크막(66)을 제1무기물질막(63), 식각정지막(64) 및 제2무기물질막(65)이 순차적으로 적층된 적층막으로 형성한다.
하드마스크막(66)의 두께(T5)는 피식각층(46)이 두께(T1)에 따라 조절할 수 있다. 이때, 하드마스크막(66)의 두께(T5)는 후속 콘택홀 형성공정시 충분한 식각마진을 제공하기 위해 피식각층(62)의 두께(T1)에 비례한다. 여기서, 하드마스크막(66)을 구성하는 제2무기물질막(65)의 두께(T4)도 피식각층(42)의 두께(T1)에 따라 조절할 수 있다. 구체적으로, 하드마스크막(66)의 두께(T5) 대비 제2무기물질막(65)의 두께(T4)는 피식각층(62)의 두께(T1)에 반비례한다. 그리고, 식각정지막(64)의 두께(T3)는 후속 식각공정(특히, 2차 식각)에 대한 부담을 경감시키기 위해 제1 및 제2무기물질막(63, 65)의 두께(T2, T4)보다 얇게 형성한다.
제1무기물질막(63)과 제2무기물질막(65) 사이에 개재된 식각정지막(64)은 제1 및 제2무기물질막(63, 65)과 식각선택비를 갖는 물질로 형성할 수 있다. 이때, 식각선택비를 갖는 식각정지막(64)은 어느 하나의 무기물질막을 패터닝하는 과정에서 식각정지막(64)과 다른 무기물질막이 손실되는 않는 것을 의미한다.
여기서, 식각정지막(64)이 제1 및 제2무기물질막(63, 65)과 식각선택비를 갖기 때문에 제1 및 제2무기물질막(63, 65)은 서로 동일한 무기물질로 형성할 수 있다. 예컨대, 제1 및 제2무기물질막(63, 65)은 산화막으로 형성할 수 있다. 이때, 식각정지막(64)은 질화막으로 형성할 수 있다. 이하, 본 발명의 제3실시예에서는 제1 및 제2무기물질막(63, 65)을 서로 동일한 무기물질로 형성한 경우에 대하여 설명한다.
한편, 제1무기물질막(63)과 제2무기물질막(65)은 서로 다른 식각선택비를 갖는 동종물질(heterogeneity material)로 형성할 수도 있다. 예컨대, 제1 및 제2무기물질막(63, 65)은 각각 BPSG막과 HDP막으로 형성할 수 있다. BPSG막과 HDP막은 산화물이기 때문에 식각정지막(64)은 질화막으로 형성할 수 있다. 그리고, 피식각층(62)의 두께(T1)에 따라 제1무기물질막(63)의 두께(T2)와 제2무기물질막(65)의 두께(T4)가 서로 다를 수 있다(T2 ≠ T4). 여기서, 제1무기물질막(63)과 제2무기물질막(65)을 서로 다른 식각선택비를 갖는 동종물질로 형성하고, 제1무기물질막(63)의 두께(T2)가 제2무기물질막(65)의 두께(T4)보다 두꺼운 경우에(T2 > T4), 제1무기물질막(63)은 제2무기물질막(65)보다 빠른 식각속도를 갖는 물질로 형성하는 것이 바람직하다.
다음으로, 하드마스크막(66) 상에 제1희생막(67)을 형성한다. 이때, 제1희생막(67)은 후속 공정을 통해 형성될 제1감광막패턴(68)의 식각마진을 제공하는 역할을 수행한다. 따라서, 제1희생막(67)은 비정질탄소막과 반사방지막이 순차적으로 적층된 적층막으로 형성할 수 있다. 이때, 비정질탄소막은 식각마진을 제공하는 역할을 수행한다. 그리고, 반사방지막은 식각마진을 제공함과 동시에 후속 제1감광막패턴(68) 형성공정시 노광원의 반사에 기인한 제1감광막패턴(68)의 변형을 방지하는 역할을 수행한다.
다음으로, 제1희생막(67) 상에 제1방향으로 연장된 라인/스페이서 타입의 제1감광막패턴(68)을 형성한다. 이때, 제1감광막패턴(68)의 라인:스페이서(L:S) 비는 1:1(L:S)로 형성한다.
다음으로, 제1감광막패턴(68)을 식각장벽으로 제1희생막(67)을 식각하여 제1희생패턴(67A)을 형성한다.
도 5b에 도시된 바와 같이, 제1희생패턴(67A)을 식각장벽으로 제2무기물질막(65)을 식각하여 제1방향으로 연장된 제1라인패턴(65A)을 형성하는 1차 식각을 진행한다. 이때, 1차 식각은 하드마스크막(66)의 일부인 제2무기물질막(65)만을 식각하는 부분식각(partial etch) 공정이다. 이하, 제1라인패턴(65A)이 형성된 하드마스크막(66)의 도면부호를 '66A'로 변경하여 표기한다.
1차 식각은 식각정지막(64)이 노출될때까지 진행하고, 식각정지막(64)으로 인해 1차 식각시 제1무기물질막(63)이 손실되는 것을 원천적으로 방지할 수 있다.
다음으로, 제1감광막패턴(68) 및 제1희생패턴(67A)을 제거한 후에 1차 식각시 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정을 통해 제1감광막패턴(68)과 제1희생패턴(67A)을 제거할 수도 있다.
도 5c에 도시된 바와 같이, 제1라인패턴(65A)이 형성된 하드마스크막(66A) 상에 제2희생막(69)을 형성한다. 제2희생막(69)은 후속 공정을 통해 형성될 제2감광막패턴(70)의 식각마진을 제공함과 동시에 평탄화막으로 작용한다. 따라서, 제2희생막(69)은 SOC(Spin On Carbon)막과 반사방지막이 순차적으로 적층된 적층막으로 형성할 수 있다. 이때, SOC막은 평탄화막으로 작용함과 동시에 식각마진을 제공하는 역할을 수행한다. 그리고, 반사방지막은 식각마진을 제공함과 동시에 제2감광막패턴(70) 형성공정시 노광원의 반사에 기인한 제2감광막패턴(70)의 변형을 방지하는 역할을 수행한다.
다음으로, 제2희생막(69) 상에 제1방향과 직교하는 제2방향으로 라인/스페이서 타입의 제2감광막패턴(70)을 형성한다. 이때, 제2감광막패턴(70)의 라인:스페이서(L:S) 비는 1:1(L:S)로 형성한다. 제1감광막패턴(68)과 제2감광막패턴(70)은 서로 동일한 마스크(또는 레티클)을 사용하여 형성할 수 있다. 예컨대, 제2감광막패턴(70)은 제1감광막패턴(68)을 기준으로 마스크(또는 레티클)를 90°회전시켜서 형성할 수 있다.
다음으로, 제2감광막패턴(70)을 식각장벽으로 제2희생막(69)을 식각하여 제2희생패턴(69A)을 형성한다.
도 5d에 도시된 바와 같이, 제1라인패턴(65A) 및 제2희생패턴(69A)을 식각장벽으로 식각정지막(64) 및 제1무기물질막(63)을 식각하는 2차 식각을 실시한다. 이때, 2차 식각은 피식각층(62)이 노출될때까지 제1라인패턴(65A)이 형성된 하드마스크막(66A)을 식각하는 풀식각(full etch) 공정이다.
2차 식각시 서로 교차하는 제1라인패턴(65A)과 제2희생패턴(69A)을 식각장벽으로 식각정지막(64)을 식각하기 때문에 식각정지막(64)은 메쉬(mesh)패턴으로 형성된다. 그리고, 2차 식각시 제1라인패턴(65A), 제2희생패턴(69A) 및 식각된 식각정지막(64)을 식각장벽으로 피식각층(62)이 노출될때까지 제1무기물질막(63)을 식각함으로써, 제2방향으로 연장된 제2라인패턴(63A)이 형성된다. 이하, 식각된 식각정지막(64)의 도면부호를 '64A'로 변경하여 표기하고, 제1 및 제2라인패턴(65A, 63A)이 형성된 하드마스크막(66A)의 도면부호를 '65B'로 변경하여 표기한다.
제1 및 제2무기물질막(63, 65)을 서로 동일한 무기물질로 형성함에 따라 2차 식각은 1차 식각과 동일한 식각조건(예컨대, 식각장비, 식각방법 및 식각가스 등)을 사용하여 실시할 수 있다. 이때, 제1 및 제2무기물질막(63, 65)과 서로 다른 식각선택비를 갖는 식각정지막(64A)도 무기물질이기 때문에 식각가스를 제외한 동일한 식각조건하에서 실시할 수 있다.
여기서, 제2무기물질막(65)의 두께(T4)가 제1무기물질막(63)의 두께(T2)보다 얇은 경우에는(T2 > T4), 1차 식각과 동일한 식각조건으로 2차 식각을 진행함에 따라 제1라인패턴(65A)가 모두 소모될 수 있다. 하지만, 제1라인패턴(65A) 하부에 형성된 식각정지막(64A)에 의하여 2차 식각시 제1라인패턴(65A)이 모두 소모되더라도 후속 공정에 영향을 미치지 않는다. 참고로, 본 발명의 제3실시예에서는 설명의 편의를 위하여 2차 식각이 완료된 시점에서 제1라인패턴(65A)이 잔류하는 것으로 도시하였다.
다음으로, 제2감광막패턴(70) 및 제2희생패턴(69A)을 제거한 후에 2차 식각공정시 발생된 부산물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정을 통해 제2감광막패턴(70)과 제2희생패턴(69A)을 제거할 수도 있다.
도 5e에 도시된 바와 같이, 메쉬형태의 식각정지막(64A)과 제1 및 제2라인패턴(65A, 63A)이 형성된 하드마스크막(66B)을 식각장벽으로 피식각층(62)을 식각하여 다수의 콘택홀(71)을 형성한다.
상술한 공정과정을 통해 피식각층(62)에 30nm 이하의 직경 및 간격을 갖는 콘택홀(71)을 안정적으로 형성할 수 있다. 이때, 제1라인패턴(65A)을 제공하는 제2무기물질막(65)과 제2라인패턴(63A)을 제공하는 제1무기물질막(63) 사이에 식각정지막(64A)이 개재됨에 따라 콘택홀(71)이 좌우 비대칭적으로 형성되는 것을 방지할 수이 있다. 아울러, 하드마스크막(66B)이 모두 무기물질로 구성됨에 따라 콘택홀(71)이 좌우 비대칭적으로 형성되는 것을 보다 효과적으로 방지할 수 있다. 또한, 제1 및 제2방향으로 인접한 콘택홀(71) 사이의 간격이 일정하도록 형성할 수 있다. 또한, 하드마스크막(66B)이 유기물질막과 무기물질막의 적층막과 같이 이종물질로 구성됨에 따른 문제점을 원천적으로 방지할 수 있다. 또한, 하드마스크막(66B)으로 적용할 수 있는 물질에 대한 제약으로부터 자유롭다.
또한, 1차 식각과 2차 식각시 식각대상물질이 동종물질이기 때문에 동일한 식각조건(예컨대, 식각장비, 식각방법, 식각가스 등)을 사용할 수 있다. 이를 통해, 공정과정을 단순화시킬 수 있으며, 반도체 장치의 제조수율을 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21, 41, 61 : 기판 22, 42, 62 : 피식각층
43, 63 : 제1무기물질막 43A, 63A, 102 : 제2라인패턴
64 : 식각정지막 44, 65 : 제2무기물질막
44A, 65A, 101 : 제1라인패턴 24, 46, 67 : 제1희생막
24A, 46A, 67A : 제1희생패턴 25, 47, 68 : 제1감광막패턴
26, 48, 69 : 제2희생막 26A, 48A, 69A : 제2희생패턴
27, 49, 70 : 제2감광막패턴 28, 50, 71 : 콘택홀
23, 23A, 23B, 45, 45A, 45B, 66, 66A, 66B : 하드마스크막

Claims (20)

  1. 피식각층 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계;
    상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계; 및
    상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하고,
    상기 하드마스크막은 하나의 무기물질막으로 이루어진 단일막으로 형성하는 반도체 장치의 콘택홀 형성방법.
  2. 피식각층 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계;
    상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계; 및
    상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하고,
    상기 하드마스크막은 다수의 무기물질막이 적층된 적층막으로 형성하는 반도체 장치의 콘택홀 형성방법.
  3. 제1항에 있어서,
    상기 1차 식각단계 및 상기 2차 식각단계는 동일한 식각조건으로 실시하는 반도체 장치의 콘택홀 형성방법.
  4. 제2항에 있어서,
    상기 하드마스크막은 서로 다른 식각선택비를 갖는 제1무기물질막과 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 제1 및 제2무기물질막은 동종물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  5. 제4항에 있어서,
    상기 제1무기물질막과 상기 제2무기물질막 중에서 상대적으로 두꺼운 두께를 갖는 무기물질막은 상대적으로 얇은 두께를 갖는 무기물질막보다 식각속도가 빠른 무기물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  6. 제4항에 있어서,
    상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 제1무기물질막을 식각하여 제2라인패턴을 형성하는 반도체 장치의 콘택홀 형성방법.
  7. 제2항에 있어서,
    상기 하드마스크막은 제1무기물질막, 식각정지막 및 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 식각정지막은 상기 제1 및 제2무기물질막과 식각선택비를 갖는 무기물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  8. 제7항에 있어서,
    상기 제1 및 제2무기물질막은 서로 동일한 물질로 형성하거나, 또는 서로 다른 식각선택비를 갖는 동종물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  9. 제7항에 있어서,
    상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 식각정지막을 식각하여 메쉬패턴을 형성한 후에 상기 제1무기물질막을 식각하여 제2라인패턴을 형성하는 반도체 장치의 콘택홀 형성방법.

  10. 제1항 또는 제2항에 있어서,
    상기 하드마스크막의 전체 두께 대비 상기 1차 식각단계에서 식각되는 상기 하드마스크막의 두께는 상기 피식각층의 두께에 반비례하는 반도체 장치의 콘택홀 형성방법.
  11. 피식각층 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계;
    상기 제1라인패턴이 형성된 하드마스크막 상에 평탄화막을 형성하는 단계;
    상기 평탄화막을 선택적으로 식각하여 패턴을 형성하는 단계;
    상기 제1라인패턴 및 상기 패턴을 식각장벽으로 상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계;
    상기 패턴을 제거하는 단계; 및
    상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하고,
    상기 하드마스크막은 하나의 무기물질막으로 이루어진 단일막으로 형성하는 반도체 장치의 콘택홀 형성방법.
  12. 피식각층 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 일부 식각하여 제1라인패턴을 형성하는 1차 식각단계;
    상기 제1라인패턴이 형성된 하드마스크막 상에 평탄화막을 형성하는 단계;
    상기 평탄화막을 선택적으로 식각하여 패턴을 형성하는 단계;
    상기 제1라인패턴 및 상기 패턴을 식각장벽으로 상기 제1라인패턴이 형성된 하드마스크막을 식각하여 상기 제1라인패턴과 교차하는 제2라인패턴을 형성하는 2차 식각단계;
    상기 패턴을 제거하는 단계; 및
    상기 제1 및 제2라인패턴이 형성된 하드마스크막을 식각장벽으로 상기 피식각층을 식각하는 단계를 포함하고,
    상기 하드마스크막은 다수의 무기물질막이 적층된 적층막으로 형성하는 반도체 장치의 콘택홀 형성방법.
  13. 제11항에 있어서,
    상기 1차 식각단계 및 상기 2차 식각단계는 동일한 식각조건으로 실시하는 반도체 장치의 콘택홀 형성방법.
  14. 제12항에 있어서,
    상기 하드마스크막은 서로 다른 식각선택비를 갖는 제1무기물질막과 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 제1 및 제2무기물질막은 동종물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  15. 제14항에 있어서,
    상기 제1무기물질막과 상기 제2무기물질막 중에서 상대적으로 두꺼운 두께를 갖는 무기물질막은 상대적으로 얇은 두께를 갖는 무기물질막보다 식각속도가 빠른 무기물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  16. 제14항에 있어서,
    상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 제1무기물질막을 식각하여 제2라인패턴을 형성하는 반도체 장치의 콘택홀 형성방법.
  17. 제12항에 있어서,
    상기 하드마스크막은 제1무기물질막, 식각정지막 및 제2무기물질막이 순차적으로 적층된 적층막으로 형성하되, 상기 식각정지막은 상기 제1 및 제2무기물질막과 식각선택비를 갖는 무기물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  18. 제17항에 있어서,
    상기 제1 및 제2무기물질막은 서로 동일한 물질로 형성하거나, 또는 서로 다른 식각선택비를 갖는 동종물질로 형성하는 반도체 장치의 콘택홀 형성방법.
  19. 제17항에 있어서,
    상기 1차 식각단계에서 상기 제2무기물질막을 식각하여 제1라인패턴을 형성하고, 상기 2차 식각단계에서 상기 식각정지막을 식각하여 메쉬패턴을 형성한 후에 상기 제1무기물질막을 식각하여 제2라인패턴을 형성하는 반도체 장치의 콘택홀 형성방법.
  20. 제11항 또는 제12항에 있어서,
    상기 하드마스크막의 전체 두께 대비 상기 1차 식각단계에서 식각되는 상기 하드마스크막의 두께는 상기 피식각층의 두께에 반비례하는 반도체 장치의 콘택홀 형성방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008115600A1 (en) * 2007-03-21 2008-09-25 Olambda, Inc. Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
CN102522370B (zh) * 2011-12-22 2015-12-02 上海华虹宏力半导体制造有限公司 接触孔的形成方法
CN102522371B (zh) * 2011-12-22 2016-06-08 上海华虹宏力半导体制造有限公司 接触孔的制作方法
CN102881648B (zh) * 2012-10-17 2016-09-14 上海华虹宏力半导体制造有限公司 金属互连结构的制作方法
CN102915960B (zh) * 2012-10-19 2016-05-11 上海华虹宏力半导体制造有限公司 金属互连结构的制作方法
US8969207B2 (en) * 2013-03-13 2015-03-03 Globalfoundries Inc. Methods of forming a masking layer for patterning underlying structures
KR102105067B1 (ko) 2013-03-15 2020-04-27 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102064265B1 (ko) 2013-06-20 2020-01-09 삼성전자주식회사 패드 형성 방법, 이를 이용한 반도체 장치 제조 방법, 도전성 패드 어레이 및 이를 포함하는 반도체 장치
CN104425361B (zh) * 2013-09-05 2017-12-29 中芯国际集成电路制造(上海)有限公司 通孔的形成方法
KR102185661B1 (ko) 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
KR102173083B1 (ko) 2014-06-11 2020-11-02 삼성전자주식회사 높은 종횡비를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN105405969B (zh) * 2015-10-29 2018-02-06 江苏时代全芯存储科技有限公司 相变化记忆体结构的制造方法
KR102387944B1 (ko) 2015-12-24 2022-04-18 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102541483B1 (ko) 2018-05-18 2023-06-09 삼성전자주식회사 반도체 소자 및 그 제조방법
CN109494313A (zh) * 2018-10-15 2019-03-19 武汉华星光电半导体显示技术有限公司 一种显示面板及其制作方法
CN112670245B (zh) * 2019-10-15 2022-07-05 长鑫存储技术有限公司 半导体元件的制作方法
CN112992784B (zh) * 2019-12-02 2024-01-12 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466639A (en) 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
KR100365752B1 (ko) 1995-06-26 2003-02-26 주식회사 하이닉스반도체 반도체소자의콘택홀형성방법
KR20070071659A (ko) * 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100819673B1 (ko) 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499175B1 (ko) 2003-09-01 2005-07-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
KR100876816B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR100932334B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
JP5013115B2 (ja) * 2007-12-05 2012-08-29 信越化学工業株式会社 パターン形成方法並びにこれに用いるレジスト材料
KR100958810B1 (ko) * 2008-04-04 2010-05-24 주식회사 하이닉스반도체 반도체 소자 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466639A (en) 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
KR100365752B1 (ko) 1995-06-26 2003-02-26 주식회사 하이닉스반도체 반도체소자의콘택홀형성방법
KR20070071659A (ko) * 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100819673B1 (ko) 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법

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