KR101653149B1 - 반도체 장치의 콘택홀 형성 방법 - Google Patents

반도체 장치의 콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 비대칭성을 개선할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 콘택홀 형성 방법은 피식각층 상에 제1폴리실리콘, 산화막 및 제2폴리실리콘을 적층하는 단계; 상기 제2폴리실리콘 상에 필라형의 희생막을 형성하는 단계; 상기 희생막의 측벽을 에워싸는 스페이서를 형성하는 단계; 상기 희생막을 제거하는 단계; 상기 스페이서를 식각장벽으로 제2폴리실리콘을 식각하는 단계; 상기 제2폴리실리콘을 식각장벽으로 상기 산화막을 식각하는 단계; 상기 산화막을 식각장벽으로 제1폴리실리콘을 식각하는 단계; 및 상기 제1폴리실리콘을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계를 포함하고, 상술한 본 발명은 필라형의 스페이서 패터닝을 통해 공정을 단순화할 수 있으며, 또한, 비대칭 스페이서의 모양에 의한 이온스캐터링의 영향을 덜 받는 폴리실리콘하드마스크를 적용하므로써 프로파일을 개선하고 선택비를 향상시킬 수 있다.

Description

반도체 장치의 콘택홀 형성 방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 방법에 관한 것으로, 특히 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
현재 노광장비의 해상도(Resolution)의 한계로 Sub 40nm 급 반도체장치에서는 미세 패터닝(Fine Patterning)을 위하여 SPT(Spacer Patterning Technology)를 두번 사용하는 MSPT(Mesh SPT)를 적용하고 있다. 그러나, MSPT를 적용할 경우 공정스텝 수가 많고 1차 SPT와 2차 SPT간의 비대칭 때문에 고비용 및 고난이도의 공정이 요구된다.
이를 개선하기 위해 필라형(Pillar Type)의 파티션(Partition)을 형성하고 스페이서(Spacer)를 형성하여 4개의 스페이서가 만나는 부분의 스페이서를 콘택으로 이용하는 필라방식의 PSPT(Pillar SPT)가 제안되었다.
PSPT의 경우 공정스텝을 10개 이상 줄일 수 있는 저비용 공정일 뿐 아니라 공정도 용이하다. 하지만 PSPT 공정도 하부층 식각시 프로파일이 비대칭 프로파일로 나타나는 문제가 있다. 이는 좌우 비대칭의 스페이서 프로파일(Spacer Profile)이 특히 비정질카본 하드마스크막(ACL HM) 식각시 비대칭적 이온스캐터링각도(Ion Scattering Angle) 때문에 영향을 받기 때문이다.
본 발명은 비대칭성을 개선할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 콘택홀 형성 방법은 피식각층 상에 폴리실리콘을 포함하는 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 필라형의 오픈영역을 갖는 스페이서를 형성하는 단계; 상기 스페이서를 식각장벽으로 상기 하드마스크막을 식각하여 하드마스크막패턴을 형성하는 단계; 및 상기 하드마스크막패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 하드마스크막은 제1폴리실리콘, 산화막 및 제2폴리실리콘을 적층하여 형성하는 것을 특징으로 하고, 상기 콘택홀을 형성하는 단계는 상기 제1폴리실리콘을 식각장벽으로 하여 진행하는 것을 특징으로 한다.
상술한 본 발명은 필라형의 스페이서 패터닝을 통해 공정을 단순화할 수 있다.
또한, 비대칭 스페이서의 모양에 의한 이온스캐터링의 영향을 덜 받는 폴리실리콘하드마스크를 적용하므로써 프로파일을 개선하고 선택비를 향상시킬 수 있다.
또한, MSPT 기술에 비해 노광을 한번 진행하기 때문에 첫번째 노광과 두번째 노광 사이의 오정렬에 의한 라인간의 CD 편차를 줄일 수 있다. 아울러, MSPT 기술에 비해 10스텝 이상을 줄일 수 있어 공정을 단순화할 수 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 1j는 콘택홀의 다른 예를 도시한 도면이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본발명에서는 이온스캐터링(Ion Scattering)에 대한 내성이 강한 폴리실리콘하드마스크(Poly HM)를 적용하여 스캐터링효과를 최소화 하고 스페이서물질로 사용되는 극저온산화막(ULTO)은 폴리실리콘을 식각한 후 하부 산화막 식각시 동시에 제거되게 스택 구조를 선정하여 비대칭 프로파일을 개선하였을 뿐 아니라 비정질카본 하드마스크 대신 폴리실리콘 하드마스크를 적용하여 개발/양산 비용을 절감한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다. 도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 도 2a 내지 도 2i는 도 1a 내지 도 1i의 A-A'선에 따른 단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 피식각층(11) 상에 다층의 하드마스크막을 형성한다. 하드마스크막은 적어도 3층 이상의 물질이 적층된 적층구조를 갖는다. 예컨대, 하드마스크막은 제1폴리실리콘하드마스크(First polysilicon hardmask, 12), 산화막하드마스크(Oxide hardmask, 13) 및 제2폴리실리콘하드마스크(Second Polysilicon hardmask, 14)이 적층된 구조일 수 있다.
피식각층(11)은 패턴을 형성하기 위한 층으로, 절연막, 도전막 등을 포함한다. 예컨대, 피식각층(11)은 산화막으로 형성할 수 있다.
산화막하드마스크(13)는 LPTEOS(Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced TEOS), HDP(High Density Plasma Oxide), HTO(High Temperature Oxide) 중 어느 하나를 포함한다.
다음으로, 제2폴리실리콘하드마스크(14) 상에 반사방지막(15)을 형성한다. 반사방지막(15)은 실리콘산화질화막(SiON)으로 형성할 수 있다.
이어서, 반사방지막(15) 상에 필라형의 감광막 패턴(16)을 형성한다. 필라형의 감광막패턴(16)은 감광막을 도포한 후 라인형태로 1차 노광하고 교차하는 방향으로 다시 라인형태로 2차 노광후 현상하여 형성한다. 감광막패턴(16)은 파티션패턴(Partition pattern)이라 일컫는다.
도 1b 및 도 2b에 도시된 바와 같이, 감광막 패턴(16)을 식각장벽으로 반사방지막(15)을 식각한다. 그 결과, 반사방지막패턴(15A)이 형성되고, 제2폴리실리콘하드마스크(14)가 노출된다. 반사방지막패턴(15A) 형성시 주식각가스는 산소(O2)를 사용하며, HBr, He 및 Ar을 첨가가스로 하여 선택비를 높인다. 이에 따라, 감광막패턴(16)의 잔류 높이를 최대한 높게 확보한다.
반사방지막패턴(15A)과 감광막패턴(16)은 희생막이 된다. 희생막은 제2폴리실리콘하드마스크(14) 및 산화막하드마스크(13)에 선택비가 높은 물질로 형성한다. 또한, 희생막은 산소가스에 의해 식각이 용이한 물질로 형성한다. 예컨대, 반사방지막패턴(15A)과 감광막패턴(16)을 적층한 구조 외에 비정질카본(Amorphous carbon) 또는 스핀온카본(Spin on carbon)이 희생막으로 사용될 수 있다.
도 1c 및 도 2c에 도시된 바와 같이, 감광막 패턴(16) 및 반사방지막패턴(15A)을 포함한 전면에 스페이서막(17)를 형성한다. 스페이서막(17)은 감광막 패턴(16)을 포함하는 전체 구조의 단차를 따라 형성한다.
스페이서막(17)은 단차 피복성(Step Coverage)이 좋은 물질로 형성하는 것이 바람직하며, 예컨대 스페이서막(17)은 산화물(Oxide)을 포함한다. 산화물은 LPTEOS, PETEOS, HDP 또는 HTO 중에서 선택된 어느 하나를 포함한다. 바람직하게, 스페이서막(17)은 극저온산화물(Ultra Low Temperature Oxide; ULTO)로 형성한다.
후속 스페이서 식각시 임계치수(CD) 변화가 최소화되기 위해서는 스페이서막(17) 형성시 단차피복성(Step Coverage)이 적어도 0.9 이상인 물질이 필요하다. 본 발명에서는 단차피복성이 우수한 물질로서 극저온산화물(ULTO)을 이용한다. 극저온산화물(ULTO)의 증착 방식은 원자층증착법(ALD)을 적용한다. 이로써 단차피복성이 1에 가깝게 증착하며 유리전이온도인 130℃ 이하로 증착하여 감광막패턴(16)의 변형을 방지한다. 극저온산화물(ULTO)의 두께는 감광막패턴 사이에 콘택홀이 형성될 수 있는 두께가 필요하다. 스페이서 식각은 CF4 또는 CHF3를 주식각 가스로 사용한다. 또한, 하부 박막과의 선택비를 고려하는 경우 CH2F2, CH3F 등을 주식각 가스로 사용할 수 있다.
도 1d 및 도 2d에 도시된 바와 같이, 스페이서식각(Spacer etch)을 실시한다. 그 결과 스페이서(17A)가 형성된다. 스페이서(17A)는 감광막 패턴(16) 및 반사방지막패턴(15A)의 측벽을 에워싸는 링형 스페이서(Ring type spacer)가 된다. 스페이서(17A) 사이에 제1오픈영역(18A)이 형성되고, 제1오픈영역(18A) 아래에는 제2폴리실리콘하드마스크(14)가 노출된다.
도 1e 및 도 2e에 도시된 바와 같이, 감광막 패턴(16) 및 반사방지막패턴(15A)을 제거한다. 감광막패턴(16) 및 반사방지막패턴(15A)은 건식식각으로 제거한다. 바람직하게, 산소(O2) 가스를 주로 하는 플라즈마를 이용한다.
위와 같이, 감광막패턴(16) 및 반사방지막패턴(15A)을 제거하면, 스페이서(17A) 내부에 제2오픈영역(18B)이 형성된다. 제2오픈영역(18B) 아래에는 제2폴리실리콘하드마스크(14)가 노출된다.
도 1f 및 도 2f에 도시된 바와 같이, 스페이서(17A)를 식각장벽으로 제2폴리실리콘하드마스크(14)를 식각한다. 이에 따라, 제2폴리실리콘하드마스크패턴(14A)이 형성되고, 제1 및 제2오픈영역(18A, 18B) 아래에 산화막하드마스크(13)가 노출된다. 제2폴리실리콘하드마스크패턴(14A)은 스페이서(17A)의 형태가 전사된다. 따라서, 제2폴리실리콘하드마스크패턴(14A)은 내부에 제1 및 제2오픈영역(18A, 18B)을 갖는다.
제2폴리실리콘하드마스크(14) 식각시 HBr 또는 Cl2를 주식각가스로 하고, 수직프로파일을 확보하기 위해 O2, CH4, N2, COS, SO2 등을 첨가하여 진행할 수 있다.
상술한 바와 같이, 제2폴리실리콘하드마스크(14)를 식각할 때, 스페이서(17A)는 비대칭 프로파일을 갖고 잔류한다.
도 1g 및 도 2g에 도시된 바와 같이, 제2폴리실리콘하드마스크패턴(14A)을 식각장벽으로 산화막하드마스크(13)를 식각한다. 이에 따라, 산화막하드마스크패턴(13A)이 형성되고, 제1 및 제2오픈영역(18A, 18B) 아래에 제1폴리실리콘하드마스크(12)가 노출된다.
산화막하드마스크(13)를 식각하는 공정에서 스페이서(17A)가 모두 제거된다. 이는 스페이서(17A)와 산화막하드마스크(13)가 동일하게 산화막을 이용하므로써 가능하다.
위와 같이, 산화막하드마스크(13)를 식각할때 스페이서(17A)가 모두 제거되므로, 스페이서(17A)의 비대칭 프로파일이 산화막하드마스크패턴(13A)에 전사되지 않는다. 따라서, 산화막하드마스크패턴(13A) 및 제2폴리실리콘하드마스크패턴(14A)은 대칭 프로파일을 갖는다.
산화막하드마스크(13) 식각시 주식각가스는 제1폴리실리콘하드마스크(12)에 대한 선택비가 높은 가스를 사용한다. 예를 들어, C4F6, C4F8 계열의 SAC 가스를 주식각가스로 사용한다. 프로파일의 측면에서 수직프로파일을 확보할 목적으로 CF4, CHF3, CH3F 계열의 가스를 사용할 수도 있다.
도 1h 및 도 2h에 도시된 바와 같이, 산화막하드마스크패턴(13A)을 식각장벽으로 하여 제1폴리실리콘하드마스크(12)를 식각한다. 이에 따라, 제1폴리실리콘하드마스크패턴(12A)이 형성되고, 제1 및 제2오픈영역(18A, 18B) 아래에 피식각층(11)이 노출된다. 제1폴리실리콘하드마스크(12) 식각시 제2폴리실리콘하드마스크패턴(14A)이 모두 제거된다. 제1폴리실리콘하드마스크(12) 식각시 산화막하드마스크패턴(13A)에 대한 선택비가 높아야 하므로, HBr을 주식각가스로 사용하고, 수직프로파일을 확보하기 위해 O2, CH4, N2, COS, SO2 등의 가스를 첨가할 수 있다.
도 1i 및 도 2i에 도시된 바와 같이, 제1폴리실리콘하드마스크패턴(12A)을 식각장벽으로 피식각층(11)을 식각하여 제1 및 제2오픈영역(18A, 18B)이 전사된 콘택홀(19A, 19B)을 형성한다. 콘택홀(19A, 19B)은 후속 스토리지 노드를 형성하기 위한 영역일 수 있다.
도 1j는 콘택홀의 다른 예를 도시한 도면으로서, 제1오픈영역(18A)이 전사된 콘택홀은 도면부호 '19C'와 같은 형태가 될 수도 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 피식각층 12 : 제1폴리실리콘하드마스크
13 : 산화막하드마스크 14 : 제2폴리실리콘하드마스크
15 : 반사방지막 16 : 감광막패턴
17A : 스페이서 18A : 제1오픈영역
18B : 제2오픈영역 19A, 19B, 19C : 콘택홀

Claims (9)

  1. 피식각층 상에 제1폴리실리콘, 산화막 및 제2폴리실리콘을 적층하여 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 필라형의 희생막을 형성하는 단계;
    상기 희생막의 측벽을 에워싸고, 필라형의 오픈영역을 갖는 산화물스페이서를 형성하는 단계;
    상기 희생막을 제거하는 단계;
    상기 산화물스페이서를 식각장벽으로 상기 하드마스크막을 식각하여 하드마스크막패턴을 형성하는 단계; 및
    상기 하드마스크막패턴을 식각장벽으로 상기 피식각층을 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체장치의 콘택홀 형성 방법.
  2. 제1항에 있어서,
    상기 하드마스크막패턴을 형성하는 단계는,
    제2폴리실리콘하드마스크패턴을 형성하기 위해, 상기 산화물스페이서를 식각장벽으로 상기 제2폴리실리콘을 식각하는 단계;
    산화막하드마스크패턴을 형성하기 위해, 상기 제2폴리실리콘하드마스크패턴을 식각장벽으로 상기 산화막을 식각하는 단계; 및
    제1폴리실리콘하드마스크패턴을 형성하기 위해, 상기 산화막하드마스크패턴을 식각장벽으로 상기 제1폴리실리콘을 식각하는 단계를 포함하고,
    상기 산화막을 식각하는 단계에서 상기 산화물스페이서가 제거되는
    반도체장치의 콘택홀 형성 방법.
  3. 제2항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 제1폴리실리콘하드마스크패턴을 식각장벽으로 하여 진행하는 반도체장치의 콘택홀 형성 방법.
  4. 제1항에 있어서,
    상기 필라형의 오픈영역을 갖는 산화물스페이서를 형성하는 단계에서,
    상기 산화물스페이서는 상기 희생막의 변형을 방지하는 온도로 형성하는
    반도체장치의 콘택홀 형성 방법.
  5. 제1항에 있어서,
    상기 희생막의 측벽을 에워싸는 산화물스페이서를 형성하는 단계는,
    상기 희생막을 포함한 전체 구조 상에 산화물을 형성하는 단계; 및
    상기 산화물을 에치백하는 단계
    를 포함하는 반도체장치의 콘택홀 형성 방법.
  6. 제5항에 있어서,
    상기 산화물은 극저온산화물(ULTO)을 포함하는 반도체장치의 콘택홀 형성 방법.
  7. 제5항에 있어서,
    상기 산화물은 LPTEOS, PETEOS, HDP 또는 HTO 중에서 선택된 어느 하나를 포함하는 반도체장치의 콘택홀 형성 방법.
  8. 제1항에 있어서,
    상기 필라형의 희생막을 형성하는 단계는,
    상기 하드마스크막 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 필라형의 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 반사방지막을 식각하는 단계
    를 포함하는 반도체장치의 콘택홀 형성 방법.
  9. 제1항에 있어서,
    상기 필라형의 희생막을 형성하는 단계에서,
    상기 희생막은 비정질카본 또는 스핀온카본을 포함하는 반도체장치의 콘택홀 형성 방법.
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KR101872777B1 (ko) * 2012-02-27 2018-08-02 삼성전자주식회사 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법
US8697316B2 (en) * 2012-06-11 2014-04-15 Nanya Technology Corp. Hard mask spacer structure and fabrication method thereof
KR20150019922A (ko) 2013-08-16 2015-02-25 에스케이하이닉스 주식회사 홀 패턴 제조 방법, 전자 장치 및 그 제조 방법
CN109390285B (zh) * 2017-08-08 2021-02-12 联华电子股份有限公司 接触结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819673B1 (ko) 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR100909764B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP2009246226A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd ホール形成方法、ホール形成装置及びプログラム

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101448854B1 (ko) * 2008-03-28 2014-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819673B1 (ko) 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR100909764B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP2009246226A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd ホール形成方法、ホール形成装置及びプログラム

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