KR101175247B1 - 스페이서패터닝을 이용한 반도체장치 제조 방법 - Google Patents

스페이서패터닝을 이용한 반도체장치 제조 방법 Download PDF

Info

Publication number
KR101175247B1
KR101175247B1 KR1020100120617A KR20100120617A KR101175247B1 KR 101175247 B1 KR101175247 B1 KR 101175247B1 KR 1020100120617 A KR1020100120617 A KR 1020100120617A KR 20100120617 A KR20100120617 A KR 20100120617A KR 101175247 B1 KR101175247 B1 KR 101175247B1
Authority
KR
South Korea
Prior art keywords
pillar
oxide
layer
hard mask
forming
Prior art date
Application number
KR1020100120617A
Other languages
English (en)
Other versions
KR20120059024A (ko
Inventor
유재선
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100120617A priority Critical patent/KR101175247B1/ko
Priority to US12/982,123 priority patent/US8153519B1/en
Publication of KR20120059024A publication Critical patent/KR20120059024A/ko
Application granted granted Critical
Publication of KR101175247B1 publication Critical patent/KR101175247B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
    • G03F9/7023—Aligning or positioning in direction perpendicular to substrate surface
    • G03F9/703—Gap setting, e.g. in proximity printer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 스페이서 패터닝 공정 적용시 노광마진을 증가시키고 노광 한계를 극복할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 피식각층 상에 하드마스크층과 희생층을 적층하는 단계; 상기 희생층 상에 홀이 정의된 마스크패턴을 형성하는 단계; 상기 홀을 매립하는 제1필라를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1필라를 식각장벽으로 상기 희생층을 식각하여 제2필라를 형성하는 단계; 상기 제2필라의 측벽을 에워싸는 스페이서를 형성하는 단계; 상기 제2필라를 제거하는 단계; 상기 스페이서를 식각장벽으로 상기 하드마스크층을 식각하는 단계; 및 상기 하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 홀패턴을 형성하는 단계를 포함하고, 상술한 본 발명은 마스크패턴을 홀형태로 형성하고, 후속 제1필라(산화물), 제2필라(스핀온카본), 스페이서를 이용하므로써 노광마진을 증가시키고 노광 한계를 극복할 수 있다. 이에 따라 미세 선폭의 장치 제조가 가능하여 넷다이(Net Die)를 증가시켜 제조 원가를 감소시킬 수 있는 효과가 있다.

Description

스페이서패터닝을 이용한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING SPACER PATTERNING}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 스페이서패터닝을 이용한 반도체장치 제조 방법에 관한 것이다.
현재 노광장비의 분해능(Resolution)의 한계로 서브 40nm 급 이하 반도체장치에서는 미세 패터닝(Fine Patterning)을 위하여 SPT(Spacer Patterning Technology)를 두번 사용하는 MSPT(Mesh SPT) 공정을 적용하고 있다. 그러나, MSPT 공정을 적용할 경우 공정스텝 수가 많고 1차 SPT와 2차 SPT간의 비대칭 때문에 고비용 및 고난이도의 공정이 요구된다.
이를 개선하기 위해 필라형(Pillar Type)의 감광막마스크(PR Mask)를 형성하고 이후 스페이서(Spacer)를 형성하여 4개의 스페이서가 만나는 부분의 스페이스(Space)를 홀패턴(Hole pattern)으로 이용하는 필라방식의 PSPT(Pillar SPT) 공정이 제안되었다. PSPT 공정의 경우 공정스텝을 MSPT 공정에 비해 10개 이상 줄일 수 있는 저비용 공정일 뿐 아니라 공정도 용이하다.
그러나, PSPT 공정은 감광막마스크를 이용하여 필라패턴을 형성해야 하는데 이는 홀패턴에 비해 노광 마진이 매우 적어 적용하기가 어렵다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 스페이서 패터닝 공정 적용시 노광마진을 증가시키고 노광 한계를 극복할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 피식각층 상에 하드마스크층과 희생층을 적층하는 단계; 상기 희생층 상에 홀이 정의된 마스크패턴을 형성하는 단계; 상기 홀을 매립하는 제1필라를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1필라를 식각장벽으로 상기 희생층을 식각하여 제2필라를 형성하는 단계; 상기 제2필라의 측벽을 에워싸는 스페이서를 형성하는 단계; 상기 제2필라를 제거하는 단계; 상기 스페이서를 식각장벽으로 상기 하드마스크층을 식각하는 단계; 및 상기 하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 홀패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제1필라를 형성하는 단계는, 상기 홀을 매립하도록 전면에 산화물을 형성하는 단계; 및 상기 마스크패턴의 표면이 드러나도록 상기 산화물을 에치백하는 단계를 포함하는 것을 특징으로 한다. 상기 마스크패턴은 감광막을 포함하고, 상기 산화물은 40～150℃의 온도에서 형성하는 극저온산화물(ULTO)을 포함하는 것을 특징으로 한다. 상기 희생층은 스핀온카본을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 절연층 상에 하드마스크층과 카본층을 적층하는 단계; 상기 카본층 상에 홀이 정의된 감광막패턴을 형성하는 단계; 상기 홀을 매립하는 산화물필라를 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 산화물필라를 식각장벽으로 상기 카본층을 식각하여 카본필라를 형성하는 단계; 상기 카본필라의 측벽을 에워싸는 산화물스페이서를 형성하는 단계; 상기 카본필라를 제거하는 단계; 상기 산화물스페이서를 식각장벽으로 상기 하드마스크층을 식각하는 단계; 및 상기 하드마스크층을 식각장벽으로 상기 절연층을 식각하여 홀패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 산화물필라와 산화물스페이서는 극저온산화물로 형성하는 것을 특징으로 한다. 상기 카본필라를 형성하는 단계에서 상기 카본필라의 식각단면이 수직프로파일을 갖도록 하는 것을 특징으로 한다. 상기 하드마스크층을 식각하는 단계에서 상기 하드마스크층의 식각단면이 수직프로파일을 갖도록 하는 것을 특징으로 한다. 상기 홀패턴의 갯수는 상기 감광막패턴이 갖는 홀의 2배의 갯수를 갖는 것을 특징으로 한다.
상술한 본 발명은 마스크패턴을 홀형태로 형성하고, 후속 제1필라(산화물), 제2필라(스핀온카본), 스페이서를 이용하므로써 노광마진을 증가시키고 노광 한계를 극복할 수 있다. 이에 따라 미세 선폭의 장치 제조가 가능하여 넷다이(Net Die)를 증가시켜 제조 원가를 감소시킬 수 있는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다. 도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 도 2a 내지 도 2h는 도 1a 내지 도 1h의 A-A'선에 따른 단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 기판(101) 상에 피식각층(102)을 형성한다. 기판(101)은 실리콘기판을 포함하며, 트랜지스터, 랜딩플러그, 스토리지노드콘택플러그, 비트라인, 비트라인콘택플러그 등이 형성되어 있을 수 있다. 피식각층(102)은 산화물, 질화물 등을 포함하며, 제1질화물, 산화물 및 제2질화물이 적층되어 있다. 제1질화물은 식각정지막이고, 산화물은 스토리지노드간 분리막이며, 제2질화물은 스토리지노드간의 지지대(Supporter)이다.
피식각층(102) 상에 하드마스크층(103)을 형성한다. 하드마스크층(103)은 적어도 3층 이상의 물질이 적층된 적층구조를 갖는다. 예컨대, 하드마스크층(103)은 폴리실리콘하드마스크층(103A), 산화물하드마스크층(103B) 및 비정질카본하드마스크층(103C)의 순서로 적층하여 형성할 수 있다. 산화물하드마스크층(103A)은 LPTEOS(Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced TEOS), HDP(High Density Plasma Oxide), HTO(High Temperature Oxide) 중 어느 하나를 포함한다.
다음으로, 하드마스크층(103) 상에 희생층(104)을 형성한다. 희생층(104)은 스핀온카본(SOC)을 포함한다. 또한, 희생층(104)은 제1실리콘산화질화물(104A), 스핀온카본(104B) 및 제2실리콘산화질화물(104C)의 순서로 적층하여 형성할 수 있다. 여기서, 스핀온카본(104B)은 코팅(Coating) 후 베이크(Bake)가 진행되는데, 이때, 제2실리콘산화질화물(104C) 증착시 스핀온카본(104B)이 변형되지 않고 안정성을 갖도록 250～550℃에서 베이크한다.
희생층(104) 상에 반사방지층(105)을 형성한다. 반사방지층(104)은 유기하부반사방지층(Organic BARC)으로 형성한다.
반사방지층(105) 상에 홀형태의 마스크 패턴(106)을 형성한다. 홀형태의 마스크패턴(106)은 감광막을 도포한 후 홀형태로 노광하고 현상하여 형성한다. 마스크패턴(106)은 파티션패턴(Partition pattern)이라 일컫는다. 마스크패턴에 형성된 홀(107)은 총 콘택홀 수의 절반수만큼 형성하고, 평면도로 볼 때 원형의 홀 구조로 형성할 수 있다. 또한, 다른 실시예에서, 홀(107)은 평면도로 볼 때 정사각형 구조로 형성할 수도 있다.
마스크패턴(106)을 식각장벽으로 반사방지층(105)을 식각한다. 그 결과, 마스크패턴(106)과 동일한 형태를 갖고 반사방지층(105)이 패터닝된다. 반사방지층(105)또한 마스크패턴(106)의 형태가 전사되므로, 홀(107)을 갖는다. 반사방지층(105) 식각시 마스크패턴의 홀(107)보다 임계치수(CD)가 커지도록 바이어스파워(Bias Power)를 최소화, 예컨대 바이어스파워를 0W로 하여 마스크패턴(106)의 홀이 측면방향으로 식각되도록 한다. 이를 트리밍(Trimming)이라 한다. 반사방지층(105) 식각시 식각가스는 산소(O2)를 사용하며, HBr, He 및 Ar을 첨가가스로 하여 선택비를 높인다. 이에 따라, 마스크패턴(106)의 잔류 높이를 최대한 높게 확보한다. 홀(107) 아래에는 희생층(104) 중 제2실리콘산화질화물(104C)이 노출된다.
도 1b 및 도 2b에 도시된 바와 같이, 마스크패턴(106)의 홀 내부에 제1필라(108)를 형성한다. 제1필라(108)는 홀을 매립하는 형태이며, 그 재질은 산화물을 포함한다. 따라서, 제1필라(108)는 산화물필라이다. 제1필라(108)를 형성하기 위해 홀을 매립하도록 전면에 산화물을 형성한 후, 마스크패턴(106)의 표면이 드러나도록 산화물을 선택적으로 제거한다. 이때, 에치백 공정을 적용한다. 제1필라(108)로 사용되는 산화물은 단차 피복성(Step Coverage)이 좋은 물질로 형성하는 것이 바람직하며, 예컨대 ULTO, LPTEOS, PETEOS, HDP 또는 HTO 중에서 선택된 어느 하나를 포함한다. 바람직하게, 제1필라(108)는 극저온산화물(Ultra Low Temperature Oxide; ULTO)로 형성한다. 극저온산화물(ULTO)의 증착 방식은 원자층증착법(ALD)을 적용한다. 극저온산화물은 40～150℃의 온도에서 형성하며, 극저온산화물의 소스로는 Si2HCl6, H2O 및 피리딘을 사용한다.
도 1c 및 도 2c에 도시된 바와 같이, 마스크 패턴(106) 및 반사방지층(105)을 제거한다. 마스크패턴(106) 및 반사방지층(105)은 건식식각으로 제거한다. 바람직하게, 산소(O2) 가스를 주로 하는 플라즈마를 이용한다.
위와 같이, 마스크패턴(106) 및 반사방지막(105)을 제거하면, 제1필라(108)만 잔류하고, 제1필라(108) 아래에는 희생층(104), 특히 제2실리콘산화질화물(104C)이 노출된다.
도 1d 및 도 2d에 도시된 바와 같이, 제1필라(108)를 식각장벽으로 희생층(104)을 식각한다. 희생층(104) 식각시 제2실리콘산화질화물(104C)과 스핀온카본(104B)을 식각한다. 이에 따라, 제1필라(108) 아래에 스핀온카본(104B)과 제2실리콘산화질화물(104C)이 적층된 제2필라(104D)가 형성되고, 제2필라(104D) 아래에 제1실리콘산화질화물(104A)이 노출된다. 다른 실시예에서, 희생층(104)을 모두 식각하여 최상층의 비정질카본하드마스크층(103C)이 노출되도록 할 수도 있다. 스핀온카본(104B) 식각시 수직 단면의 식각모양을 만들어 후속의 스페이서 형성시 수직한 모양의 스페이서가 형성되도록 한다. 이를 위해 스핀온카본(104B) 식각시 O2 식각 가스에 N2, Cl2, HBr, CH4, SiCl4, CH3F 또는 NF3 가스를 선택적으로 혼합하여 사용한다.
제2필라(104D)는 제1필라(108)의 형태가 전사된다. 제2필라(104D)는 스핀온카본(104B)을 포함하므로, '스핀온카본필라'라고 볼 수 있다. 제2필라(104D)는 후속 공정에서 제거되므로 희생필라이다.
도 1e 및 도 2e에 도시된 바와 같이, 제1필라(108)를 제거한 이후에, 제2필라(104D)의 측벽을 에워싸는 스페이서(109)를 형성한다. 스페이서(109)는 제2필라(104D)를 포함한 전면에 산화물을 증착한 후, 에치백하여 형성한다. 이에 따라, 스페이서(109)는 산화물스페이서가 된다. 스페이서(109)를 형성하기 위한 산화물 에치백시에 제2필라(104D) 사이보다 제2필라(104D) 상부에서 식각비가 크도록 CCP(Capacitively Coupled Plasma) 소스를 사용하는 식각 장비를 이용한다. 이때, 압력(Pressure)을 10~30mTorr의 고압(High Pressure)을 사용한다.
도 1f 및 도 2f에 도시된 바와 같이, 제2필라(104D)를 제거한다.
스페이서(109)를 식각장벽으로 하여 제1실리콘산화질화물(104A)과 하드마스크층(103)의 최상부층인 비정질카본하드마스크층(103C)을 식각한다.
이어서, 도 1g 및 도 2g에 도시된 바와 같이, 비정질카본하드마스크층(103C)을 식각장벽으로 하여 산화물하드마스크층(103B)과 폴리실리콘하드마스크층(103A)을 식각한다. 이때, 산화물하드마스크층(103B) 식각시 스페이서(109)가 모두 소모된다. 이후, 남아있는 비정질카본하드마스크층(103C)을 식각장벽으로 폴리실리콘하드마스크층(103A)을 식각한다. 따라서, 스페이서(109)를 이용한 식각공정후에 스페이서(109)는 잔류하지 않을 수 있다. 이는, 스페이서(109)가 산화물이고, 산화물하드마스크층(103B) 식각시 모두 소모되기 때문이다. 폴리실리콘하드마스크층(103A) 식각시 수직 단면 식각 모양을 되도록 Cl2 가스에 HBr, NF3, N2, O2, CH4, CH3F, CHF3, SiF4 또는 SiCl4 중에서 선택된 어느 하나의 가스를 선택적으로 추가할 수 있다.
전술한 바와 같이 일련의 공정을 통해 하드마스크층(103)을 식각하게 되면, 하드마스크층패턴(103D)이 형성되고, 하드마스크층패턴(103D)은 스페이서(109)의 형태가 전사된다. 하드마스크층패턴(103D)은 제1오픈영역(107A)과 제2오픈영역(107B)을 갖는다. 제1 및 제2오픈영역(107A, 107B) 아래에 피식각층(102)이 노출된다.
제1오픈영역(107A)은 감광막패턴(도 2a의 106)의 홀(107)이 전사된 것이고, 제2오픈영역(107B)은 4개의 제1오픈영역(107A) 사이에 추가된 것이다. 제1오픈영역(107A)과 제2오픈영역(107B)은 그 크기가 동일하다.
도 1h 및 도 2h에 도시된 바와 같이, 비정질카본하드마스크층(103C)을 제거한다.
남아있는 산화물하드마스크층(103B)과 폴리실리콘하드마스크층(103A)을 식각장벽으로 피식각층(102)을 식각하여 홀패턴(110)을 형성한다. 홀패턴(110)은 콘택홀이다.
피식각층(102)이 산화물을 포함하는 경우, 산화막하드마스크층(103B)은 소모되어 잔류하지 않고, 폴리실리콘하드마스크층(103A)이 식각장벽 역할을 한다. 그리고, 피식각층(102) 식각시 고식각비를 얻기위해 바이어스파워를 3000~8000W 로 높인다. 또한, 피식각층(102) 식각시 수직 단면 모양이 되도록 C4F6, C4F8, C5F8 등의 불화탄소계 가스(CxFy, x=3~5, y=5~8)를 주식각가스로 사용한다. 또한, C2F5I, C3F7I 등의 CxFyI(x=2~3,y=4~8)계 가스를 주식각 가스로 하고, CH2F2, CH3F 등의 CHxFy(x=1~5, y=0~8)계 가스, COS, O2, SiCl4 가스를 부가스로 첨가 하거나, 플라즈마 안정화와 식각비 증가를 위해 Ar, Xe 가스를 첨가한다.
도시하지 않았지만, 후속하여 폴리실리콘하드마스크층(103A)을 제거한 후 홀패턴(110) 내에 스토리지노드를 형성한다. 스토리지노드는 필라형태 또는 실린더 형태로 형성한다.
상술한 실시예에 따르면, 마스크패턴(106) 형성시 총 셀의 절반 수만큼의 갯수로 홀(107)을 형성하므로써 형성함으로써 노광 마진을 증가하고, 산화물필라 형성 후 전사된 스핀온카본필라로 SPT 기술을 이용하여 총 셀 수 만큼의 홀패턴(110)을 형성할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 피식각층
103 : 하드마스크층 104 : 희생층
105 : 반사방지층 106 : 마스크패턴
107 : 홀 108 : 제1필라
109 : 스페이서 110 : 홀패턴

Claims (21)

  1. 피식각층 상에 하드마스크층과 희생층을 적층하는 단계;
    상기 희생층 상에 홀이 정의된 마스크패턴을 형성하는 단계;
    상기 홀을 매립하도록 전면에 산화물을 형성하는 단계;
    상기 마스크패턴의 표면이 드러나도록 상기 산화물을 에치백하여 제1필라를 형성하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 제1필라를 식각장벽으로 상기 희생층을 식각하여 제2필라를 형성하는 단계;
    상기 제2필라의 측벽을 에워싸는 스페이서를 형성하는 단계
    상기 제2필라를 제거하는 단계;
    상기 스페이서를 식각장벽으로 상기 하드마스크층을 식각하는 단계; 및
    상기 하드마스크층을 식각장벽으로 상기 피식각층을 식각하여 홀패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 마스크패턴은 감광막을 포함하고, 상기 산화물은 40～150℃의 온도에서 형성하는 극저온산화물(ULTO)을 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 극저온산화물의 소스로는 Si2HCl6, H2O 및 피리딘을 사용하는 반도체장치 제조 방법.
  5. 제3항에 있어서,
    상기 극저온산화물은 원자층증착법을 이용하여 형성하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제2필라를 포함한 전면에 산화물을 형성하는 단계; 및
    상기 산화물을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 산화물은 40～150℃의 온도에서 형성하는 극저온산화물(ULTO)을 포함하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 극저온산화물의 소스로는 Si2HCl6, H2O 및 피리딘을 사용하는 반도체장치 제조 방법.
  9. 제7항에 있어서,
    상기 극저온산화물은 원자층증착법을 이용하여 형성하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 희생층은,
    스핀온카본을 포함하는 반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 희생층은, 스핀온카본 및 실리콘산화질화물의 순서로 적층하여 형성하는 반도체장치 제조 방법.
  12. 제1항에 있어서,
    상기 제2필라를 형성하는 단계에서,
    상기 제2필라의 식각단면이 수직프로파일을 갖도록 하는 반도체장치 제조 방법.
  13. 제1항에 있어서,
    상기 하드마스크층을 식각하는 단계에서,
    상기 하드마스크층의 식각단면이 수직프로파일을 갖도록 하는 반도체장치 제조 방법.
  14. 제1항에 있어서,
    상기 하드마스크층은, 폴리실리콘, 산화물 및 비정질카본의 순서로 적층하여 형성하는 반도체장치 제조 방법.
  15. 제1항에 있어서,
    상기 홀패턴의 갯수는 상기 마스크패턴이 갖는 홀의 2배의 갯수를 갖는 반도체장치 제조 방법.
  16. 절연층 상에 하드마스크층과 카본층을 적층하는 단계;
    상기 카본층 상에 홀이 정의된 감광막패턴을 형성하는 단계;
    상기 홀을 매립하는 산화물필라를 형성하는 단계;
    상기 감광막패턴을 제거하는 단계;
    상기 산화물필라를 식각장벽으로 상기 카본층을 식각하여 카본필라를 형성하는 단계;
    상기 카본필라의 측벽을 에워싸는 산화물스페이서를 형성하는 단계;
    상기 카본필라를 제거하는 단계;
    상기 산화물스페이서를 식각장벽으로 상기 하드마스크층을 식각하는 단계; 및
    상기 하드마스크층을 식각장벽으로 상기 절연층을 식각하여 홀패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 하드마스크층은, 폴리실리콘, 산화물 및 비정질카본의 순서로 적층하여 형성하는 반도체장치 제조 방법.
  18. 제16항에 있어서,
    상기 산화물필라와 산화물스페이서는 극저온산화물로 형성하는 반도체장치 제조 방법.
  19. 제16항에 있어서,
    상기 카본필라를 형성하는 단계에서,
    상기 카본필라의 식각단면이 수직프로파일을 갖도록 하는 반도체장치 제조 방법.
  20. 제16항에 있어서,
    상기 하드마스크층을 식각하는 단계에서,
    상기 하드마스크층의 식각단면이 수직프로파일을 갖도록 하는 반도체장치 제조 방법.
  21. 제16항에 있어서,
    상기 홀패턴의 갯수는 상기 감광막패턴이 갖는 홀의 2배의 갯수를 갖는 반도체장치 제조 방법.
KR1020100120617A 2010-11-30 2010-11-30 스페이서패터닝을 이용한 반도체장치 제조 방법 KR101175247B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100120617A KR101175247B1 (ko) 2010-11-30 2010-11-30 스페이서패터닝을 이용한 반도체장치 제조 방법
US12/982,123 US8153519B1 (en) 2010-11-30 2010-12-30 Method for fabricating semiconductor device using spacer patterning

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100120617A KR101175247B1 (ko) 2010-11-30 2010-11-30 스페이서패터닝을 이용한 반도체장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20120059024A KR20120059024A (ko) 2012-06-08
KR101175247B1 true KR101175247B1 (ko) 2012-08-21

Family

ID=45922065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100120617A KR101175247B1 (ko) 2010-11-30 2010-11-30 스페이서패터닝을 이용한 반도체장치 제조 방법

Country Status (2)

Country Link
US (1) US8153519B1 (ko)
KR (1) KR101175247B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697316B2 (en) * 2012-06-11 2014-04-15 Nanya Technology Corp. Hard mask spacer structure and fabrication method thereof
JP2014187246A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
US9472448B2 (en) * 2014-03-14 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plug without seam hole and methods of forming the same
JP6449674B2 (ja) 2015-02-23 2019-01-09 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
KR102274738B1 (ko) 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102463922B1 (ko) 2016-03-21 2022-11-08 에스케이하이닉스 주식회사 미세 패턴 형성 방법
CN106856163A (zh) * 2016-11-22 2017-06-16 上海华力微电子有限公司 一种高深宽比图形结构的形成方法
US10991584B2 (en) 2017-12-19 2021-04-27 International Business Machines Corporation Methods and structures for cutting lines or spaces in a tight pitch structure
CN110957262A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体结构及通孔的形成方法
CN112530804A (zh) * 2019-09-17 2021-03-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111613530A (zh) * 2020-06-04 2020-09-01 合肥晶合集成电路有限公司 半导体结构的制造方法
CN117352384A (zh) * 2022-06-27 2024-01-05 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876892B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909764B1 (ko) 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR101585215B1 (ko) * 2009-09-14 2016-01-22 삼성전자주식회사 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
KR101093561B1 (ko) * 2010-01-15 2011-12-14 주식회사 하이닉스반도체 홀 패턴 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876892B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR20120059024A (ko) 2012-06-08
US8153519B1 (en) 2012-04-10

Similar Documents

Publication Publication Date Title
KR101175247B1 (ko) 스페이서패터닝을 이용한 반도체장치 제조 방법
KR101093561B1 (ko) 홀 패턴 제조 방법
US10211062B2 (en) Semiconductor structures and fabrication methods thereof
KR101145336B1 (ko) 반도체 장치의 콘택홀 형성방법
US20200211848A1 (en) Semiconductor structure providing for an increased pattern density on a substrate and method for forming same
KR100955265B1 (ko) 반도체 소자의 미세패턴 형성방법
KR100965775B1 (ko) 반도체 소자의 미세패턴 형성방법
CN102208330B (zh) 形成精细图案的方法
KR20090101124A (ko) 피치 멀티플라이드된 구조들 사이의 간격을 선택적으로 변경하는 방법
KR101166799B1 (ko) 홀 패턴 제조 방법
KR20120004217A (ko) 반도체 장치의 콘택 홀 제조 방법
CN103794475A (zh) 自对准三重图形化方法
KR101653149B1 (ko) 반도체 장치의 콘택홀 형성 방법
KR20120122714A (ko) 반도체 장치의 홀 패턴 제조 방법
KR20120096903A (ko) 패턴 형성 방법 및 반도체 장치
TW201308418A (zh) 半導體裝置及其製造方法
KR20130023806A (ko) 반도체 장치의 제조 방법
KR20090091523A (ko) 반도체 소자의 콘택홀 제조방법
KR20100026198A (ko) 반도체 장치 제조 방법
KR101708375B1 (ko) 반도체 장치의 홀 패턴 제조 방법
KR20100004705A (ko) 반도체 장치 제조 방법
KR20110083978A (ko) 반도체 소자의 미세 패턴 형성방법
US20220013360A1 (en) Method for forming self-aligned double pattern and semiconductor structures
KR20090027431A (ko) 반도체 소자의 미세패턴 형성방법
KR101775669B1 (ko) 반도체 장치의 미세패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190724

Year of fee payment: 8