KR20130023806A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1 하드마스크층 및 제2 하드마스크층을 순차로 형성하는 단계; 상기 셀 영역의 상기 제2 하드마스크층을 선택적으로 식각하여 제2 하드마스크층 패턴을 형성하는 단계; 상기 제2 하드마스크층 패턴이 형성된 결과물 전면에 스페이서막을 상기 셀 영역보다 상기 주변회로 영역에 더 두껍게 형성하는 단계; 상기 셀 영역의 상기 제2 하드마스크층 패턴 상면이 드러나도록 상기 스페이서막을 전면 식각하여 상기 제2 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계; 상기 셀 영역의 상기 제2 하드마스크층 패턴을 제거하는 단계; 및 상기 스페이서를 식각마스크로 상기 제1 하드마스크층을 식각하여 제1 하드마스크층 패턴을 형성하는 단계를 포함하고, 상기 스페이서 형성 단계에서, 상기 주변회로 영역의 상기 스페이서막은 잔류한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 장치의 패턴(Pattern)을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 급격하게 증가함에 따라 패턴이 더욱 미세해지고 있으나, 포토리소그래피(Photolithography) 기술은 그 근본적인 한계로 인하여 뒤따라 오지 못하고 있다. 이에 따라 급격히 감소된 반도체 소자의 디자인 룰(Design Rule)에 맞추어 라인(Line)과 스페이스(Space) 패턴 등을 형성하는데 어려움을 겪고 있다. 하지만 최근에는 광 근접 보정(Optical Proximity Correction; OPC), 위상 반전 마스크(Phase Shift Mask; PSM), 액침(Immersion)과 같은 해상도 향상 기술을 적용하여 포토리소그래피의 광학적 한계를 극복하고 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역(C)과 주변회로 영역(P)을 갖는 반도체 기판(10) 상에 패드절연막(11), 제1 하드마스크층(12), 제2 하드마스크층(13), 반사방지층(14) 및 감광막(15)을 순차로 형성한다.
도 1b를 참조하면, 셀 영역(C)의 감광막(15)을 노광 및 현상하여 감광막 패턴(15A)을 형성한 후, 감광막 패턴(15A)을 식각마스크로 반사방지층(14) 및 제2 하드마스크층(13)을 식각하여 셀 영역(C)의 반사방지층 패턴(14A) 및 제2 하드마스크층 패턴(13A)을 형성한다.
도 1c를 참조하면, 감광막 패턴(15A)이 제거된 셀 영역(C) 및 주변회로 영역(P)의 결과물 전면에 스페이서막(16)을 형성한다.
도 1d를 참조하면, 셀 영역(C)의 제1 하드마스크층(12) 상면이 드러날 때까지 전면 건식 식각 공정을 수행하여 제2 하드마스크층 패턴(13A) 측벽에 스페이서(16A)를 형성한다.
도 1e를 참조하면, 셀 영역(C)의 제2 하드마스크층 패턴(13A)을 제거한다. 이 과정에서 주변회로 영역(P)의 제2 하드마스크층(13)도 제거된다.
도 1f를 참조하면, 주변회로 영역(P)의 제1 하드마스크층(12) 상에 셀 오픈 마스크(17)를 형성한다. 셀 오픈 마스크(17)는 제1 하드마스크층(12)을 패터닝할 때에 셀 영역(C)과 주변회로 영역(P) 간의 패턴 밀도 차에 따라 식각률 및 식각형상에 차이가 발생하기 때문에, 주변회로 영역(P)을 덮고 셀 영역(C)을 노출시켜 셀 영역(C)의 제1 하드마스크층(12)만 패터닝하기 위함이다.
도 1g를 참조하면, 셀 영역(C)의 스페이서(16A) 및 주변회로 영역(P)의 셀 오픈 마스크(17)를 식각마스크로 제1 하드마스크층(12)을 식각하여 셀 영역(C)에 제1 하드마스크층 패턴(12A)을 형성한 후, 주변회로 영역(P)에 잔류하는 셀 오픈 마스크(17)를 제거한다.
상술한 자기 정렬 이중 패터닝(Self-Aligned Double Patterning; SADP) 기술을 이용하면 셀 영역의 패턴 크기를 절반으로 줄일 수 있으나, 셀 오픈 마스크 공정 등이 추가되어 제조 공정이 복잡해지고 제조 비용도 증가하는 문제가 있다.
본 발명이 해결하려는 과제는, 셀 영역과 주변회로 영역 간의 패턴 밀도 차에 따른 로딩(Loading) 효과를 이용하여 마스크 공정을 줄임으로써, 제조 공정을 단순화시키고 제조 비용도 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역 및 주변회로 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1 하드마스크층 및 제2 하드마스크층을 순차로 형성하는 단계; 상기 셀 영역의 상기 제2 하드마스크층을 선택적으로 식각하여 제2 하드마스크층 패턴을 형성하는 단계; 상기 제2 하드마스크층 패턴이 형성된 결과물 전면에 스페이서막을 상기 셀 영역보다 상기 주변회로 영역에 더 두껍게 형성하는 단계; 상기 셀 영역의 상기 제2 하드마스크층 패턴 상면이 드러나도록 상기 스페이서막을 전면 식각하여 상기 제2 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계; 상기 셀 영역의 상기 제2 하드마스크층 패턴을 제거하는 단계; 및 상기 스페이서를 식각마스크로 상기 제1 하드마스크층을 식각하여 제1 하드마스크층 패턴을 형성하는 단계를 포함하고, 상기 스페이서 형성 단계에서, 상기 주변회로 영역의 상기 스페이서막은 잔류한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 셀 영역과 주변회로 영역 간의 패턴 밀도 차에 따른 로딩(Loading) 효과를 이용하여 마스크 공정을 줄임으로써, 제조 공정을 단순화시키고 제조 비용도 감소시킬 수 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 셀 영역(C)과 주변회로 영역(P)을 갖는 반도체 기판(100) 상에 패드절연막(110), 제1 하드마스크층(120), 제2 하드마스크층(130), 반사방지층(140) 및 감광막(150)을 순차로 형성한다.
반도체 기판(100)은 예컨대 단결정 실리콘 기판일 수 있고, 패드절연막(110)은 층간의 스트레스(Stress)를 완화시키기 위한 것으로서, 질화막, 산화막 또는 이들이 적층된 구조로 형성할 수 있다.
제1 하드마스크층(120)은 폴리실리콘(Polysilicon)으로 형성할 수 있고, 제2 하드마스크층(130)은 비정질 탄소층(Amorphous Carbon Layer; ACL), 포토레지스트(Photoresist) 또는 SOC(Spin On Carbon)로 형성할 수 있다.
반사방지층(140)은 실리콘 산화질화막(Silicon Oxynitride; SiON), 하부 반사방지막(Bottom Anti-Reflective Coating; BARC) 또는 이들이 적층된 구조로 형성할 수 있고, 감광막(150)은 주로 탄소를 포함하는 감광성 폴리머(Polymer)일 수 있다.
도 2b를 참조하면, 셀 영역(C)의 감광막(150)을 노광 및 현상하여 감광막 패턴(150A)을 형성한다. 감광막 패턴(150A)은 일 방향으로 연장되는 라인(Line) 형태로 형성할 수 있고, 이때 상기 라인과 노출된 스페이스(Space)의 선폭의 비는 예컨대 1:3(라인:스페이스) 정도가 되도록 할 수 있다.
이어서, 감광막 패턴(150A)을 식각마스크로 반사방지층(140) 및 제2 하드마스크층(130)을 식각하여 셀 영역(C)의 반사방지층 패턴(140A) 및 제2 하드마스크층 패턴(130A)을 형성한다. 여기서, 제2 하드마스크층(130)을 건식 식각할 때에 산소 또는 수소를 포함하는 플라즈마를 사용할 수 있고, 이 과정에서 감광막 패턴(150A)이 제거될 수 있다.
도 2c를 참조하면, 감광막 패턴(150A)이 제거된 셀 영역(C) 및 주변회로 영역(P)의 결과물 전면에 스페이서막(160)을 형성하되, 주변회로 영역(P)의 스페이서막(160)은 셀 영역(C)의 스페이서막(160)보다 예컨대 1.5배 내지 2.5배 더 두껍게 형성한다. 이때, 스페이서막(160)은 산화막, 질화막, 폴리실리콘막 또는 금속막으로 형성할 수 있다.
구체적으로 보면, 패턴 밀도가 높은 셀 영역(C)은 패턴 밀도가 낮은 주변회로 영역(P)에 비해 표면적이 넓어서 같은 두께로 물질을 증착하는데 셀 영역(C)에서 더 많은 시간이 소요된다. 따라서 이와 같은 패턴 밀도 차에 따른 로딩(Loading) 효과를 최대한 이용하여 단차 피복성(Step Coverage)을 불량하게 함으로써, 스페이서막(160)이 셀 영역(C)보다 주변회로 영역(P)에 더 두껍게 증착되도록 할 수 있다.
도 2d를 참조하면, 셀 영역(C)의 제2 하드마스크층 패턴(130A) 상면이 드러날 때까지 전면 건식 식각 공정을 수행하여 제2 하드마스크층 패턴(130A) 측벽에 스페이서(160A)를 형성한다. 한편, 본 공정에서 셀 영역(C)의 반사방지층 패턴(140A)이 제거된다.
여기서, 주변회로 영역(P)의 스페이서막(160)이 셀 영역(C)의 스페이서막(160)보다 더 두껍기 때문에, 셀 영역(C)의 제1 하드마스크층(120) 상면이 드러날 때까지 전면 건식 식각 공정을 수행하더라도 주변회로 영역(P)의 스페이서막(160)은 소정 두께 잔류하게 된다.
도 2e를 참조하면, 셀 영역(C)의 제2 하드마스크층 패턴(130A)을 제거한다.
여기서, 제2 하드마스크층 패턴(130A)을 제거하기 위해 산소를 포함하는 플라즈마를 사용하는 스트립(Strip) 공정을 수행할 수 있다. 이 과정에서 주변회로 영역(P)의 스페이서막(160)이 주변회로 영역(P)을 보호하므로 주변회로 영역(P)의 제2 하드마스크층(130)은 제거되지 않는다.
도 2f를 참조하면, 셀 영역(C)의 스페이서(160A)를 식각마스크로 제1 하드마스크층(120)을 식각하여 셀 영역(C)에 제1 하드마스크층 패턴(120A)을 형성한다.
여기서, 주변회로 영역(P)에 잔류하는 스페이서막(160), 반사방지층(140) 및 제2 하드마스크층(130)이 종래 공정에서의 셀 오픈 마스크(Cell Open Mask) 역할을 수행하게 되므로 별도의 셀 오픈 마스크 형성이 요구되지 않는다. 한편, 본 공정에서 셀 영역(C)의 스페이서(160A)가 소정 두께 제거됨과 더불어 주변회로 영역(P)의 스페이서막(160), 반사방지층(140) 및 제2 하드마스크층(130) 일부가 제거될 수 있다.
도 2g를 참조하면, 주변회로 영역(P)에 잔류하는 제2 하드마스크층(130)을 제거한다.
여기서, 제2 하드마스크층(130)을 제거하기 위해 산소를 포함하는 플라즈마를 사용하는 스트립 공정을 수행할 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 셀 영역과 주변회로 영역 간의 패턴 밀도 차에 따른 로딩 효과를 최대한 이용하여 단차 피복성을 불량하게 함으로써, 스페이서막이 셀 영역보다 주변회로 영역에 더 두껍게 증착되도록 한다. 이에 따라 셀 영역에 스페이서가 형성될 때까지 주변회로 영역에 스페이서막과 그 하부의 반사방지층 및 제2 하드마스크층이 잔류하여, 셀 영역에 제1 하드마스크층 패턴을 형성하는 과정에서 종래 공정에서의 셀 오픈 마스크 역할을 대신하게 된다. 결과적으로 종래 기술에 비해 마스크 공정을 줄임으로써, 제조 공정을 단순화시키고 제조 비용도 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 기판 110 : 패드절연막
120 : 제1 하드마스크층 120A : 제1 하드마스크층 패턴
130 : 제2 하드마스크층 130A : 제2 하드마스크층 패턴
140 : 반사방지층 140A : 반사방지층 패턴
150 : 감광막 150A : 감광막 패턴
160 : 스페이서막 160A : 스페이서
C : 셀 영역 P : 주변회로 영역

Claims (5)

  1. 셀 영역 및 주변회로 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 제1 하드마스크층 및 제2 하드마스크층을 순차로 형성하는 단계;
    상기 셀 영역의 상기 제2 하드마스크층을 선택적으로 식각하여 제2 하드마스크층 패턴을 형성하는 단계;
    상기 제2 하드마스크층 패턴이 형성된 결과물 전면에 스페이서막을 상기 셀 영역보다 상기 주변회로 영역에 더 두껍게 형성하는 단계;
    상기 셀 영역의 상기 제2 하드마스크층 패턴 상면이 드러나도록 상기 스페이서막을 전면 식각하여 상기 제2 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계;
    상기 셀 영역의 상기 제2 하드마스크층 패턴을 제거하는 단계; 및
    상기 스페이서를 식각마스크로 상기 제1 하드마스크층을 식각하여 제1 하드마스크층 패턴을 형성하는 단계를 포함하고,
    상기 스페이서 형성 단계에서,
    상기 주변회로 영역의 상기 스페이서막은 잔류하는
    반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 스페이서막 형성 단계는,
    단차 피복성을 불량하게 함으로써 상기 스페이서막이 상기 셀 영역보다 패턴 밀도가 낮은 상기 주변회로 영역에 더 두껍게 증착되도록 하는
    반도체 장치의 제조 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 스페이서막 형성 단계는,
    상기 스페이서막이 상기 셀 영역보다 상기 주변회로 영역에 1.5배 내지 2.5배 더 두껍게 증착되도록 하는
    반도체 장치의 제조 방법.
  4. 제1 항 또는 제2 항에 있어서,
    상기 제1 하드마스크층은 폴리실리콘으로 형성하고,
    상기 제2 하드마스크층은 비정질 탄소층, 포토레지스트 또는 SOC(Spin On Carbon)로 형성하는
    반도체 장치의 제조 방법.
  5. 제1 항 또는 제2 항에 있어서,
    상기 스페이서막은 산화막, 질화막, 폴리실리콘막 또는 금속막으로 형성하는
    반도체 장치의 제조 방법.
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