KR20090078163A - 반도체 소자의 미세패턴 형성 방법 - Google Patents

반도체 소자의 미세패턴 형성 방법 Download PDF

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Abstract

본 발명은 하드 마스크막이 형성된 반도체 기판이 제공되는 단계, 하드 마스크막의 상부에 희생막 패턴을 형성하는 단계, 희생막 패턴의 측벽에 스페이서를 형성하는 단계, 희생막 패턴을 제거하는 단계, 스페이서에 따라 식각 공정을 실시하여 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법으로 이루어진다.
스페이서, 하드 마스크, DCS-HTO, 질화막, 미세패턴, 노광, 해상도

Description

반도체 소자의 미세패턴 형성 방법{Method of forming micro pattern in semiconductor device}
본 발명은 반도체 소자의 미세패턴 형성 방법에 관한 것으로, 특히 스페이서를 사용하여 미세한 패턴을 형성하는 반도체 소자의 미세패턴 형성 방법에 관한 것이다.
반도체 소자를 형성하는데 있어서 가장 중요한 요소로는 증착(deposition) 공정과 식각(etch) 공정을 들 수 있으며, 이 중에서도, 반도체 소자의 집적도가 증가함에 따라 식각 공정의 중요도가 더욱 증가하고 있다. 특히, 식각 공정 중에서 패터닝(pattering) 공정은 반도체 소자의 집적도 증가에 직접적인 영향을 주는 공정이라 할 수 있으며, 패터닝 공정에 따라 반도체 제조 공정의 수율 및 반도체 소자의 신뢰도가 달라질 수도 있다. 이에 대하여, 예를 들어 설명하면 다음과 같다.
반도체 소자에 포함되는 다수의 금속배선들의 형성 공정을 예를 들어 설명하면, 반도체 기판 상에 금속배선들 간을 전기적으로 격리시키기 위한 절연막을 형성 한다. 절연막을 패터닝(patterning)하기 위해서는, 절연막의 상부에 하드 마스크 패턴을 형성하는데, 하드 마스크 패턴은 포토레지스트 패턴에 따라 식각 공정을 실시하여 형성할 수 있다. 특히, 포토레지스트 패턴은 노광 및 현상 공정을 실시하여 형성하는데, 이때 실시하는 노광 공정에 의해 패턴의 폭이 주로 결정된다.
노광 공정의 해상도(resolution; R)는 패턴의 폭을 결정하는 주요 요소가 될 수 있는데, 해상도(R)는 다음의 수학식 1과 같이 나타낼 수 있다.
Figure 112008002936541-PAT00001
수학식 1을 참조하면, 'R'은 해상도(resolution)이며, 'Ki'는 공정능력 변수(coherence factor)로써 일반적으로 0.5 내지 0.8의 값을 가진다. 'λ'는 노광 공정에 사용되는 광원의 파장(wavelength)이며, 'NA'는 노광 장비의 렌즈 개구수(numerical aperture)를 나타낸다.
이 중에서, 공정능력 변수(Ki)는 제조 공정상 임의로 조절하기가 매우 어렵기 때문에 광원의 파장(λ)을 낮추거나 렌즈 개구수(NA)를 증가시켜 해상도를 조절하는 것이 바람직하다.
한편, 상술한 바와 같이 광원 또는 렌즈 개구수를 바꾸기 위해서는 노광 장비의 교체가 이루어져야 하지만, 이는 고가의 설비 및 제조 비용을 필요로 한다.
본 발명이 해결하고자 하는 과제는, 희생막을 패터닝한 후에 희생막의 측벽에 스페이서를 형성하고, 스페이서를 하드 마스크 패턴으로 사용함으로써 노광 공정의 해상도 한계를 극복할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 미세패턴 형성 방법은, 하드 마스크막이 형성된 반도체 기판이 제공된다. 하드 마스크막의 상부에 희생막 패턴을 형성한다. 희생막 패턴의 측벽에 스페이서를 형성한다. 희생막 패턴을 제거한다. 스페이서에 따라 식각 공정을 실시하여 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법으로 이루어진다.
본 발명의 다른 실시예에 따른 반도체 소자의 미세패턴 형성 방법은, 하드 마스크막이 형성된 반도체 기판이 제공된다. 하드 마스크막의 상부에 제1 피치를 갖는 희생막 패턴을 형성한다. 희생막 패턴의 측벽에 스페이서를 형성한다. 희생막 패턴을 제거한다. 스페이서에 따라 하드 마스크막을 패터닝하여 제1 피치보다 좁은 제2 피치를 갖는 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법으로 이루어진다.
희생막 패턴은 DCS-HTO(DiChloroSilane High Temperature Oxide)막으로 형성하며, DCS-HTO막은 800℃ 내지 1500℃의 온도를 가하여 형성한다.
스페이서는 질화막, 산화막 또는 폴리머를 사용하여 형성하며, 질화막을 형성할 경우, 질화막은 500℃ 내지 1000℃의 온도를 가하여 형성한다.
희생막 패턴을 제거하는 단계는 습식 식각 공정으로 실시하며, 습식 식각 공정은 HF, NH4OH 또는 H2N2를 포함하는 식각액을 사용한다.
하드 마스크막은 비정질 카본막 및 SION막을 순차적으로 적층하여 형성한다. 그리고, 제2 피치는 제1 피치의 1/2의 폭으로 형성한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 미세패턴 형성 방법은, 식각 대상막이 형성된 반도체 기판이 제공된다. 식각 대상막의 상부에 하드 마스크막을 형성한다. 하드 마스크막의 상부에 DCS-HTO막 패턴을 형성한다. DCS-HTO막 패턴의 측벽에 스페이서를 형성한다. DCS-HTO막 패턴을 제거한다. 스페이서에 따라 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 식각 공정을 실시하여 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법으로 이루어진다.
본 발명은, 식각 대상막의 상부에 희생막 패턴을 형성하고, 희생막 패턴의 측벽에 스페이서를 형성한 후 스페이서를 하드 마스크 패턴으로 사용함으로써 피치(pitch)를 감소시킬 수 있다. 이에 따라, 노광 장비를 교체하지 않고 미세패턴을 형성할 수 있으므로 제조 비용의 증가를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 미세패턴 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 소자 중에서, 금속배선 형성용 미세패턴을 형성하는 공정을 실시예로 설명하면 다음과 같다.
반도체 기판(100) 상에 게이트 라인을 포함한 하부 구조(미도시)를 형성하고, 하부 구조(미도시)가 모두 덮이도록 층간 절연막(102)을 형성한다. 층간 절연막(102)은 산화막으로 형성할 수 있다. 이어서, 층간 절연막(102)의 상부에 식각 정지막(104) 및 금속배선용 패터닝 공정을 실시할 식각 대상막(106)을 형성한다. 식각 정지막(104)은 질화막으로 형성할 수 있으며, 예컨대 200Å 내지 300Å의 두께로 형성할 수 있다. 식각 대상막(106)은 그 용도에 따라 절연막, 도전막 또는 게이트막이 될 수도 있지만, 상술한 바와 같이 후속 형성할 금속배선들 간의 전기적 절연을 위한 경우에는 절연막으로 형성하는 것이 바람직하며, 1000Å 내지 1200Å의 두께로 형성할 수 있다.
이어서, 식각 대상막(106)의 상부에 하드 마스크용 제1 하드 마스크막(108) 및 제2 하드 마스크막(110)을 형성한다. 제1 하드 마스크막(108)은 비정질 카본(amorphous carbon)막으로 형성할 수 있으며, 1200Å 내지 1600Å의 두께로 형성할 수 있다. 제2 하드 마스크막(110)은 SiON막으로 형성할 수 있으며, 300Å 내지 500Å의 두께로 형성할 수 있다.
제2 하드 마스크막(110)의 상부에는 후속 하드 마스크용 스페이서를 형성하기 위한 희생막(112)을 형성한다. 희생막(112)은 절연막으로 형성할 수 있으며, 바람직하게는 DCS-HTO(DiChloroSilane High Temperature Oxide)막으로 형성한다. DCS-HTO막은 고온(예를 들면, 800℃ 내지 1500℃)에서 형성하는 절연막으로써, 이에 따라 후속 형성할 스페이서(도 1c의 120)용 물질(material)의 선택 폭을 넓히기가 용이해 질 수 있다.
이어서, 희생막(112)의 상부에 희생막(112)을 패터닝하기 위한 하드 마스크용 제3 하드 마스크막(114) 및 반사 방지막(116)을 형성한다.
도 1b를 참조하면, 반사 방지막(도 1a의 116)의 상부에 원하는 피치(pitch)의 두 배에 해당하는 피치를 갖는 포토레지스트 패턴(118)을 형성한다. 포토레지스트 패턴(118)은 노광 및 현상 공정을 실시하여 형성하는데, 상술한 바와 같이 넓은 피치(pitch)를 가지므로 고해상도의 노광 장비를 요구하지 않는다.
포토레지스트 패턴(118)에 따라 식각 공정을 실시하여 반사 방지 패턴(116a), 제3 하드 마스크 패턴(114a) 및 희생막 패턴(112a)을 순차적으로 형성한다. 이때, 희생막 패턴(112a)과 제2 하드 마스크막(110)의 식각 선택비가 서로 다르므로 희생막 패턴(112a)까지 형성하기가 용이하다. 희생막 패턴(112a)을 형성하 는 공정 시, 포토레지스트 패턴(118), 반사 방지 패턴(116a) 및 제3 하드 마스크 패턴(114a)이 모두 제거될 수도 있으며, 이 중에서 일부가 잔류할 수도 있다.
도 1c를 참조하면, 희생막 패턴(112a)에 잔류할 수 있는 제3 하드 마스크 패턴(114a) 또는 반사 방지 패턴(116a)을 제거한다. 이어서, 희생막 패턴(112a)을 포함한 전체구조상에 스페이서(120)용 물질을 형성한다. 이때, 희생막 패턴(112a)을 고온 공정에서 형성하였으므로(예를 들면, DCS-HTO막) 스페이서(120)용 물질의 선택 폭을 넓힐 수 있다. 예를 들면, 스페이서(120)용 물질로 산화막(oxide), 질화막(nitride) 또는 폴리머(polymer)를 사용할 수 있다. 이 중에서, 산화막은 희생막 패턴(112a)과의 식각 선택비 차이가 적을 수 있으므로 폴리머 또는 질화막으로 형성하는 것이 바람직하다. 특히, 질화막은 고온(High Temperature; 예를 들면, 500℃ 내지 1000℃) 공정으로 형성할 수 있으므로 후속 하드 마스크용으로 사용할 시에 치밀한 막의 특성을 가질 수 있으며, 막의 들뜸 현상을 방지할 수도 있다. 스페이서(120)용 물질을 형성한 후에, 식각 공정을 실시하여 희생막 패턴(112a)의 측벽에만 잔류하는 스페이서(120)를 형성한다. 이를 위하여, 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다.
도 1d를 참조하면, 희생막 패턴(도 1c의 112a)을 제거하여 제2 하드 마스크막(110)의 상부에 하드 마스크용 스페이서(120)를 잔류시킨다. 희생막(112a)을 제거하는 식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하며, 예를 들면, HF, NH4OH 또는 H2N2를 포함하는 식각액을 사용할 수 있다.
도 1e를 참조하면, 하드 마스크용 스페이서(120)의 패턴에 따라 제2 하드 마스크막(도 1d의 110)에 식각 공정을 실시하여 제2 하드 마스크 패턴(110a)을 형성한다. 즉, 스페이서(120)의 패턴에 따라 제2 하드 마스크 패턴(110a)이 형성된다.
도 1f를 참조하면, 스페이서(도 1e의 120)의 패턴에 따라 식각 공정을 계속 진행하여 제1 하드 마스크막(도 1e의 108)을 패터닝하고, 이로써 제1 하드 마스크 패턴(108a)을 형성한다. 제1 하드 마스크 패턴(108a)을 형성하기 위한 식각 공정 시, 스페이서(120)는 모두 제거될 수 있으며, 이때, 제2 하드 마스크 패턴(110a)의 일부가 잔류하거나 제거될 수도 있다.
도 1g를 참조하면, 잔류하는 제2 하드 마스크 패턴(도 1f의 110a) 또는 제1 하드 마스크 패턴(108a)에 따라 식각 공정을 진행하여 식각 대상막(도 1f의 104)을 패터닝함으로써 식각 대상 패턴(106a)을 형성한다. 이때, 식각 정지막(104a)의 일부가 제거되거나 패터닝되어 하부의 층간 절연막(102)의 일부가 노출될 수 있다.
이로써, 포토레지스트 패턴(도 1b의 118)의 피치보다 1/2에 해당하는 피치를 갖는 미세패턴을 형성할 수 있다. 이어서, 도면에는 도시하지 않았지만, 식각 대상 패턴(106a)의 개구부(121)의 내부에 금속막을 채워 금속배선을 형성할 수 있다.
상술한 실시 예에서는 금속배선 형성용 미세패턴에 대하여 기술하였지만, 게이트 라인 패턴의 형성 공정에도 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 미세패턴 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 층간 절연막
104 : 식각 정지막 106 : 식각 대상막
108 : 제1 하드 마스크막 110 : 제2 하드 마스크막
112 : 희생막 114 : 제3 하드 마스크막
116 : 반사 방지막 118 : 포토레지스트 패턴
120 : 스페이서

Claims (11)

  1. 하드 마스크막이 형성된 반도체 기판이 제공되는 단계;
    상기 하드 마스크막의 상부에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계; 및
    상기 스페이서에 따라 식각 공정을 실시하여 상기 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  2. 하드 마스크막이 형성된 반도체 기판이 제공되는 단계;
    상기 하드 마스크막의 상부에 제1 피치를 갖는 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계; 및
    상기 스페이서에 따라 상기 하드 마스크막을 패터닝하여 상기 제1 피치보다 좁은 제2 피치를 갖는 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 희생막 패턴은 DCS-HTO(DiChloroSilane High Temperature Oxide)막으로 형성하는 반도체 소자의 미세패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 DCS-HTO막은 800℃ 내지 1500℃의 온도를 가하여 형성하는 반도체 소자의 미세패턴 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서는 질화막, 산화막 또는 폴리머를 사용하여 형성하는 반도체 소자의 미세패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 질화막을 형성할 경우, 상기 질화막은 500℃ 내지 1000℃의 온도를 가하여 형성하는 반도체 소자의 미세패턴 형성 방법.
  7. 제 2 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 습식 식각 공정으로 실시하는 반도체 소자의 미세패턴 형성 방법.
  8. 제 7 항에 있어서,
    상기 습식 식각 공정은 HF, NH4OH 또는 H2N2를 포함하는 식각액을 사용하는 반도체 소자의 미세패턴 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 하드 마스크막은 비정질 카본막 및 SION막을 순차적으로 적층하여 형성하는 반도체 소자의 미세패턴 형성 방법.
  10. 제 2 항에 있어서,
    상기 제2 피치는 상기 제1 피치의 1/2의 폭으로 형성하는 반도체 소자의 미세패턴 형성 방법.
  11. 식각 대상막이 형성된 반도체 기판이 제공되는 단계;
    상기 식각 대상막의 상부에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막의 상부에 DCS-HTO막 패턴을 형성하는 단계;
    상기 DCS-HTO막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 DCS-HTO막 패턴을 제거하는 단계;
    상기 스페이서에 따라 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴에 따라 식각 공정을 실시하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 미세패턴 형성 방법.
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Publication number Priority date Publication date Assignee Title
KR20190061408A (ko) 2017-11-28 2019-06-05 한국세라믹기술원 미세 패턴 및 패턴의 형상 제어방법.
CN111524855A (zh) * 2019-02-02 2020-08-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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* Cited by examiner, † Cited by third party
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