CN109920761B - 半导体元件的制作方法 - Google Patents

Abstract

本发明公开了一种半导体元件的制作方法，包括以下步骤：提供基底，其中基底具有存储器区与电容区；于存储器区的基底上形成多条字线结构；于电容区的基底上形成电容结构；字线结构与电容结构各自包括位于基底上的第一介电层、位于第一介电层上的第一导体层、位于第一导体层上的第二介电层以及位于第二介电层上的第二导体层；移除字线结构的邻近存储器区的边缘的第二导体层，且同时移除电容结构的部分第二导体层，以于电容结构的第二导体层中形成暴露部分第二介电层的沟槽。

Description

半导体元件的制作方法

技术领域

本发明是有关于一种半导体元件的制作方法。

背景技术

随着工艺的演进到了纳米时代，线宽越来越小。当线宽尺寸开始小于曝光源的波长时，曝光源的光通过掩模便会产生光学邻近效应(optical proximity effect，OPE)，使图案化的光刻胶与掩模上的图案产生误差。在半导体工艺中，当通过图案化的光刻胶来定义出字线结构时，光学邻近效应会造成在每一字线结构中，邻近存储器区的边缘的部分的宽度大于其余部分的宽度。

邻近存储器区的边缘的字线结构的宽度较大，所以容易造成相邻的字线结构彼此接近或甚至连接，导致字线结构互相干扰，或者甚至产生字线结构桥接，进而产生短路的问题。传统的工艺中，在制作其他元件之前或之后，例如在制作电容结构之前，会使用额外的一道掩模对邻近存储器区的边缘的字线结构进行图案化工艺，以移除字线结构的宽度较大的部分。然而，上述额外进行的刻蚀工艺会增加制造成本与工艺步骤。

发明内容

本发明提供一种半导体元件的制作方法，能避免相邻的字线结构互相干扰以及短路的问题，且可以达到节省制造成本与减少工艺步骤的效果。

本发明的一种半导体元件的制作方法包括以下步骤。提供基底，其中基底具有存储器区与电容区。于存储器区的基底上形成多条字线结构。于电容区的基底上形成电容结构。字线结构与电容结构各自包括位于基底上的第一介电层、位于第一介电层上的第一导体层、位于第一导体层上的第二介电层以及位于第二介电层上的第二导体层。移除字线结构的邻近存储器区的边缘的第二导体层，且同时移除电容结构的部分第二导体层，以于电容结构的第二导体层中形成暴露部分第二介电层的沟槽。

本发明的一种半导体元件的制作方法包括以下步骤。提供基底，其具有存储器区与电容区。于基底中形成隔离结构，以定义出有源区。于有源区中的基底上形成第一介电层。于第一介电层上形成第一导体层。于基底上形成第二介电层。于第二介电层上形成第二导体层。进行图案化工艺，移除存储器区与电容区中的部分第一介电层、部分第一导体层、部分第二介电层以及部分第二导体层，以于存储器区中形成多条字线结构，且于电容区中形成电容结构。字线结构的延伸方向与所述隔离结构的延伸方向交错。移除字线结构的邻近存储器区的边缘的第二导体层，且同时移除电容结构的部分第二导体层，以于电容结构的第二导体层中形成暴露部分第二介电层的沟槽。

在本发明的一实施例中，上述的第一介电层例如是氧化物层。

在本发明的一实施例中，上述的第一导体层例如是多晶硅层。

在本发明的一实施例中，上述的第二介电层例如是由依序叠层的氧化物层、氮化物层与氧化物层所构成的复合层。

在本发明的一实施例中，上述的第二导体层例如是多晶硅层。

在本发明的一实施例中，上述的邻近存储器区的边缘的字线结构的第二导体层与电容结构的部分第二导体层是在同一个刻蚀工艺中被移除。

在本发明的一实施例中，在上述的每一字线结构中，邻近存储器区的边缘的部分的宽度大于其余部分的宽度。

在本发明的一实施例中，在上述的相邻的字线结构中，邻近存储器区的边缘的部分中的第二导体层互相连接。

基于上述，本发明的半导体元件的制作方法能够避免相邻的字线结构彼此过于接近甚至产生桥接，进而避免相邻的字线结构互相干扰甚至短路的问题。此外，将用于移除邻近存储器区的边缘的第二导体层的掩模与用于形成电容结构的沟槽的掩模整合在同一个掩模上，藉此节省制造成本与工艺步骤。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1D为依照本发明的一实施例所绘示的半导体元件的制作方法的上视示意图。

图2A至图2D分别为沿图1A至图1D的A-A’线的剖面示意图。

图3A至图3D分别为沿图1A至图1D的B-B’线的剖面示意图。

图4为依照本发明的另一实施例所绘示的半导体元件的制作方法的上视示意图。

【符号说明】

100：基底

100a：存储器区

100b：电容区

102：隔离结构

104：第一介电层

106：第一导体层

108：第二介电层

110：第二导体层

112：字线结构

114：电容结构

AA：有源区

G：间隙

T：沟槽

具体实施方式

图1A至图1D为依照本发明的一实施例所绘示的半导体元件的制作方法的上视示意图。图2A至图2D分别为沿图1A至图1D的A-A’线的剖面示意图。图3A至图3D分别为沿图1A至图1D的B-B’线的剖面示意图。

请同时参照图1A、图2A、图3A，提供基底100，其中基底100例如是硅基底。此外，基底100具有存储器区100a与电容区100b。然后，于基底100中形成隔离结构102，以定义出有源区AA。隔离结构102例如是浅沟道隔离结构(STI)。接着，于有源区AA中的基底100上形成第一介电层104。第一介电层104例如为氧化物层，其形成方法例如是热氧化法。

之后，于第一介电层104上形成第一导体层106。第一导体层106例如是多晶硅层，其形成方法例如是先在基底100上以化学气相沉积法形成覆盖隔离结构102的导体材料层(未绘示)，然后对导体材料层进行平坦化工艺，直到暴露出隔离结构102的顶面。

接着，请同时参照图1B、图2B、图3B，选择性地对隔离结构102进行回刻蚀工艺，移除部分隔离结构102，使隔离结构102的顶面低于第一导体层106的顶面。然后，于所述基底100上共形地形成第二介电层108。在本实施例中，第二介电层108的形成方法例如是以化学气相沉积法依序于基底100上形成氧化物层、氮化物层与氧化物层。此外，在另一实施例中，第二介电层108可以是单一层的氧化物层。然后，于第二介电层108上形成第二导体层110。第二导体层110例如是多晶硅层，其形成方法例如是使用化学气相沉积法。

接着，请同时参照图1C、图2C、图3C，进行图案化工艺，移除存储器区100a与电容区100b中的部分第一介电层104、部分第一导体层106、部分第二介电层108以及部分第二导体层110，以于存储器区100a中形成多条字线结构112，且于电容区100b中形成电容结构114，其中字线结构112的延伸方向与隔离结构102的延伸方向交错。

此外，由于光学邻近效应，在进行图案化工艺之后造成在每一字线结构112中，邻近存储器区100a的边缘的部分(末端)的宽度大于其余部分的宽度。在本实施例中，在图案化工艺后，在相邻的字线结构112中，邻近存储器区100a的边缘的部分(末端)之间存在一间隙G，其中间隙G暴露出部分隔离结构102。当间隙G的宽度(相邻的字线结构112中邻近存储器区100a的边缘的部分之间的距离)过小时，会导致相邻的字线结构112互相干扰。特别是，当间隙G的宽度等于零时，亦即在相邻的字线结构112中邻近存储器区100a的边缘的部分互相连接，更会产生短路的问题，如图4所示。

接着，请同时参照图1D、图2D、图3D，对部分字线结构112及部分电容结构114进行刻蚀工艺，移除字线结构112的邻近存储器区100a的边缘的第二导体层110，且同时移除电容结构114的部分所述第二导体层110，以于电容结构114的第二导体层110中形成暴露部分第二介电层108的沟槽T。详细地说，刻蚀工艺会移除邻近存储器区100a的边缘的第二导体层110，直到暴露第二介电层108，且在刻蚀工艺后，邻近存储器区100a的边缘的隔离结构102上的第二导体层110的顶面会与第二介电层108的顶面共平面，造成在字线结构112中，邻近存储器区100a的边缘的隔离结构102上的第二导体层110与字线结构112的其他部分的第二导体层110电性隔离，所以即使间隙G的宽度过小，相邻的字线结构112也不会互相干扰或甚至造成短路。

此外，在对部分字线结构112进行刻蚀工艺时，会同时刻蚀部分电容结构114，以在电容结构114中形成暴露部分第二介电层108的沟槽T，因此不需使用不同的掩模来分别制作沟槽T及移除字线结构112的末端，进而节省制造成本与工艺步骤。另外，在电容结构114中形成暴露部分第二介电层108沟槽T能够使电容结构114具有储存电荷的功能。在本实施例中，对字线结构112以及电容结构114进行刻蚀工艺后，即完成本发明的半导体元件。

在另一实施例中，进行上述刻蚀工艺时，可适度地延长刻蚀时间，以移除字线结构112中邻近存储器区100a的边缘的全部的第二导体层110。由于在图1C所述的步骤中互相接近或甚至连接的邻近存储器区100a的边缘的第二导体层110已经被全部移除，因此使得相邻的字线结构112不会互相干扰或产生桥接。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体元件的制作方法，包括：

提供基底，所述基底具有存储器区与电容区；

于所述存储器区的所述基底上形成多条字线结构，以及于所述电容区的所述基底上形成电容结构，其中所述字线结构与所述电容结构各自包括：

第一介电层，位于所述基底上；

第一导体层，位于所述第一介电层上；

第二介电层，位于所述第一导体层上；以及

第二导体层，位于所述第二介电层上；以及

移除所述字线结构的邻近所述存储器区的边缘的所述第二导体层，直到暴露所述第二介电层，且同时移除所述电容结构的部分所述第二导体层，以于所述电容结构的所述第二导体层中形成暴露部分所述第二介电层的沟槽。

2.根据权利要求1所述的半导体元件的制作方法，其中所述第一介电层包括氧化物层。

3.根据权利要求1所述的半导体元件的制作方法，其中所述第一导体层包括多晶硅层。

4.根据权利要求1所述的半导体元件的制作方法，其中所述第二介电层包括由依序叠层的氧化物层、氮化物层与氧化物层所构成的复合层。

5.根据权利要求1所述的半导体元件的制作方法，其中所述第二导体层包括多晶硅层。

6.根据权利要求1所述的半导体元件的制作方法，其中邻近所述存储器区的边缘的所述字线结构的所述第二导体层与所述电容结构的部分所述第二导体层是在同一个刻蚀工艺中被移除。

7.根据权利要求1所述的半导体元件的制作方法，在每一所述字线结构中，邻近所述存储器区的边缘的部分的宽度大于其余部分的宽度。

8.根据权利要求7所述的半导体元件的制作方法，其中在相邻的所述字线结构中，邻近所述存储器区的边缘的所述部分中的所述第二导体层互相连接。

9.一种半导体元件的制作方法，包括：

提供基底，所述基底具有存储器区与电容区；

于基底中形成隔离结构，以定义出有源区；

于所述有源区中的所述基底上形成第一介电层；

于所述第一介电层上形成第一导体层；

于所述基底上形成第二介电层；

于所述第二介电层上形成第二导体层；

进行图案化工艺，移除所述存储器区与电容区中的部分所述第一介电层、部分所述第一导体层、部分所述第二介电层以及部分所述第二导体层，以于所述存储器区中形成多条字线结构，且于所述电容区中形成电容结构，其中所述字线结构的延伸方向与所述隔离结构的延伸方向交错；以及

移除所述字线结构的邻近所述存储器区的边缘的所述第二导体层，直到暴露所述第二介电层，且同时移除所述电容结构的部分所述第二导体层，以于所述电容结构的所述第二导体层中形成暴露部分所述第二介电层的沟槽。

10.根据权利要求9所述的半导体元件的制作方法，其中邻近所述存储器区的边缘的所述字线结构的所述第二导体层与所述电容结构的部分所述第二导体层是在同一个刻蚀工艺中被移除。

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