KR100388591B1 - 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 - Google Patents

미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 Download PDF

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Abstract

리소그래피 기술의 해상력 이상의 미세 패턴을 형성하는 경우에, 잔류 패턴 전체가 작아진다고 하는 과제가 있었다.
기판 상에 성막한 피가공막과는 에칭 속도가 다르고 에칭시에 피가공막에 대한 마스크가 되는 하드 마스크막을 성막하고, 이 위에 리소그래피에 의해 제1 레지스트 패턴을 형성하고, 이 레지스트 패턴으로 피복된 부분 이외를 피가공막의 상면이 노출될 때까지 에칭함으로써 하드 마스크 패턴을 형성하고, 제1 레지스트 패턴을 제거한 후, 하드 마스크 패턴 상에 리소그래피에 의해 제2 레지스트 패턴을 형성하고, 이 제2 레지스트 패턴으로 피복된 부분 이외에 등방성 에칭을 행하여 제2 레지스트 패턴을 제거한 후, 일부가 등방성 에칭된 하드 마스크 패턴을 마스크로서 피 가공막을 에칭하도록 하였다.

Description

미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는 액정 장치의 제조 방법{FINE PATTERN FORMATION METHOD AND SEMICONDUCTOR DEVICE OR LIQUID CRYSTAL DEVICE MANUFACTURING METHOD EMPLOYING THIS METHOD}
본 발명은 반도체 장치 및 액정 장치 등의 일렉트로닉스 디바이스에 적용되는 미세 패턴 형성 방법 및 그 방법에 의해 제조한 장치에 관한 것이다.
도 7은 종래의 미세 패턴 형성 방법을 설명하기 위한 프로세스 플로우도이고, 도 7에 있어서, 참조 부호 100은 기판, 참조 부호 300은 피가공막, 참조 부호 301은 가공 패턴, 참조 부호 600은 레지스트, 참조 부호 601은 레지스트 패턴이다.
다음에 동작에 관해서 설명한다.
기판(100)에 도전성막 등의 피가공막(300)을 형성하고(ST1001), 그 위에 레지스트(600)를 스핀 코팅 등에 의해 형성하고(ST1002), 이것에 포토리소그래피를 행하여 레지스트 패턴(601)을 얻는다(ST1003). 계속해서, 이 레지스트 패턴(601)을 마스크로 하여 피가공막(300)을 에칭하면 피가공막(301)이 얻어지고(ST1004), 마지막으로 레지스트 패턴(601)을 애싱, 박리 처리를 통해 제거하여 원하는 미세 패턴의 형성이 종료된다(ST1005).
다음에, 도 8은 종래의 다른 미세 패턴 형성 방법을 설명하기 위한 프로세스플로우도이고, 도 8에 있어서, 참조 부호 400은 에칭 마스크막, 참조 부호 401은 가공 후 에칭 마스크막, 참조 부호 401a는 수식 후 에칭 마스크막이고, 이것이 피가공막(300)에 대한 하드 마스크가 된다. 또한, 그 밖의 동일 부호는 동일 구성 요소 또는 상당 부분을 나타내는 것이므로 그 중복 설명을 생략한다.
다음에 동작에 관해서 설명한다.
기판(100)에 도전성막 등의 피가공막(300)을 형성하고(ST2001), 그 위에 피가공막(300)과 에칭 속도가 다르고 원하는 선택비를 갖는 에칭 마스크(400)를 형성하고 이것에 레지스트(600)를 스핀 코팅 등에 의해 형성하고(ST2002), 이것에 포토리소그래피를 행하여 레지스트 패턴(601)을 얻는다(ST2003). 계속해서, 이 레지스트 패턴(601)을 마스크로 하여 네거티브 패턴부의 피가공막(300) 표면이 노출될 때까지 에칭 마스크막(400)을 에칭하여 가공 후 에칭 마스크막(401)을 얻는다(ST2004).
레지스트 패턴(601)을 애싱, 박리 처리 등을 경유하여 제거한 후, 피가공막(300)과 에칭 속도가 다르고 에칭시의 피가공막(300)에 대한 마스크가 되는 막을 비선택적으로 등방성 에칭 처리를 하여 수식 후 에칭 마스크막(401a)을 형성하고(ST2005), 이것을 하드 마스크로 하여 피가공막(300)을 에칭하면, 원하는 미세 패턴의 형성이 종료된다(ST2006).
종래의 미세 패턴 형성 방법은 이상과 같이 구성되어 있기 때문에, 도 7에 기재된 바와 같이, 피가공막(300) 상에 레지스트 패턴(601)을 형성하고, 그것을 마스크로서 에칭함으로써 가공 패턴(301)을 형성하거나, 또는, 피가공막(300)과 에칭 속도가 다르고 에칭시의 피가공막(300)에 대한 마스크가 되는 막을 마스크로서 피가공막(300)을 에칭함으로써 가공 패턴(301)을 형성하는 방법이 있지만, 이에 따라 형성되는 가공 패턴(301)은 리소그래피 기술의 해상력 이상의 패턴 형성이 불가능하다고 하는 과제가 있었다.
또한, 도 8에 기재된 바와 같이, 피가공막(300)과 에칭 속도가 다르고 에칭시의 피가공막(300)에 대한 마스크가 되는 막에 대해 비선택적으로 등방성 에칭을 행하여 패턴 가공하고, 이것을 하드 마스크로서 피가공막(300)을 에칭함으로써 가공 에칭(301)을 형성하는 종래의 미세 패턴 형성 방법도 있었지만, 이러한 경우 잔류 패턴의 모든 부분이 작아져 패턴 설계상 곤란한 문제가 생긴다고 하는 과제가 있었다.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 필요한 부분의 잔류 패턴만을 축소할 수 있고, 설계상 원하는 패턴을 얻을 수 있는 미세 패턴 형성 방법 및 그 방법에 의해 제조한 장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 의한 미세 패턴 형성 방법의 프로세스 플로우도.
도 2는 본 발명의 실시예 1에 의한 미세 패턴 형성 방법의 프로세스 플로우도.
도 3은 본 발명의 실시예 1에 의한 제1 구체예의 프로세스 플로우를 나타내는 평면도.
도 4는 본 발명의 실시예 1에 의한 제2 구체예의 프로세스 플로우를 나타내는 평면도.
도 5는 본 발명의 실시예 2에 의한 미세 패턴 형성 방법의 프로세스 플로우도.
도 6은 본 발명의 실시예 2에 의한 미세 패턴 형성 방법의 프로세스 플로우도.
도 7은 종래의 미세 패턴 형성 방법을 설명하기 위한 프로세스 플로우도.
도 8은 종래의 다른 미세 패턴 형성 방법을 설명하기 위한 프로세스 플로우도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 제1 절연층(피가공막)
3 : 도전성막(피가공막)
3a : 하층 배선
4 : 절연 마스크막(하드 마스크막)
5 : 유기 반사 방지막
6 : 제1 레지스트 패턴
7 : 제2 레지스트 패턴
8 : 제2 절연층
9 : 도전 마스크막(하드 마스크막)
20 : 컨택트홀
21 : 절연 패턴
21a : 가는 절연 패턴
31 : 배선 패턴
31a : 가는 배선 패턴
41 : 절연 마스크 패턴(하드 마스크 패턴)
41a : 절연 마스크 패턴 수식부(하드 마스크 패턴)
91 : 도전 마스크 패턴(하드 마스크 패턴)
91a : 도전 마스크 패턴 수식부(하드 마스크 패턴)
101, 102 : 홀 패턴
501 : 컨택트홀
502 : 노출부
본 발명에 따른 미세 패턴 형성 방법은 피가공막과 에칭 속도가 다르고 에칭시에 피가공막에 대한 마스크가 되는 하드 마스크막을 성막하는 공정과, 이 위에 리소그래피에 의해 제1 레지스트 패턴을 형성하는 공정과, 이 제1 레지스트 패턴으로 피복된 부분 이외를 피가공막의 상면이 노출될 때까지 에칭하여 하드 마스크 패턴을 형성하는 공정과, 제1 레지스트 패턴을 제거하는 공정과, 하드 마스크 패턴상에 리소그래피에 의해 제2 레지스트 패턴을 형성하는 공정과, 이 제2 레지스트 패턴으로 피복된 부분 이외에 등방성 에칭을 행하는 공정과, 제2 레지스트 패턴을 제거하는 공정과, 일부가 등방성 에칭된 하드 마스크 패턴을 마스크로서 피가공막을 에칭하는 공정을 구비한 것이다.
본 발명에 따른 미세 패턴 형성 방법은 피가공막이 도전성막으로 이루어짐과 함께, 하드 마스크막이 절연막으로 이루어지는 것이다.
본 발명에 따른 미세 패턴 형성 방법은 피가공막으로서의 도전성막이 폴리실리콘, 텅스텐 실리사이드, 알루미늄 및 텅스텐 중 적어도 1종류 또는 이들의 다층막에 의해 구성됨과 함께, 하드 마스크막으로서의 절연막이 실리콘 산화막 및 실리콘 질화막 중 어느 한쪽 또는 이들의 2층막에 의해 구성되는 것이다.
본 발명에 따른 미세 패턴 형성 방법은 피가공막이 절연막으로 이루어짐과 함께, 하드 마스크막이 도전성막으로 이루어지는 것이다.
본 발명에 따른 미세 패턴 형성 방법은 피가공막으로서의 절연막이 실리콘 산화막 및 실리콘 질화막 중 한쪽 또는 이들의 2층막에 의해 구성됨과 함께, 하드 마스크막으로서의 도전성막이 폴리실리콘, 텅스텐 실리사이드, 알루미늄 및 텅스텐 중 적어도 1종류 또는 이들의 다층막에 의해 구성되는 것이다.
본 발명에 따른 미세 패턴 형성 방법은 등방성 에칭을 웨트 에칭으로 행하는 것이다.
본 발명에 따른 미세 패턴 형성 방법은 제1 레지스트 패턴을 형성하는 공정 전에 반사 방지막을 형성하는 공정을 더 구비한 것이다.
본 발명에 따른 반도체 장치 또는 액정 장치의 제조 방법은, 피가공막과 에칭 속도가 다르고 에칭시에 피가공막에 대한 마스크가 되는 하드 마스크막을 성막하는 공정과, 이 위에 리소그래피에 의해 제1 레지스트 패턴을 형성하는 공정과, 이 제1 레지스트 패턴으로 피복된 부분 이외를 피가공막의 상면이 노출될 때까지 에칭하여 하드 마스크 패턴을 형성하는 공정과, 제1 레지스트 패턴을 제거하는 공정과, 하드 마스크 패턴 상에 리소그래피에 의해 제2 레지스트 패턴을 형성하는 공정과, 이 제2 레지스트 패턴으로 피복된 부분 이외에 등방성 에칭을 행하는 공정과, 제2 레지스트 패턴을 제거하는 공정과, 일부가 등방성 에칭된 하드 마스크 패턴을 마스크로서 피가공막을 에칭하는 공정을 구비한 미세 패턴 형성 방법을 이용한 것이다.
<실시예>
이하, 본 발명의 실시의 일 형태를 설명한다.
실시예 1.
도 1 및 도 2는 본 발명의 실시예 1에 의한 미세 패턴 형성 방법의 프로세스 플로우도이고, 반도체 장치 내지 액정 장치의 제조 프로세스 중 배선 패턴 형성시에 이용하는 것이다.
도 1 및 도 2에 있어서, 참조 부호 1은 기판, 참조 부호 2는 제1 절연층, 참조 부호 3은 폴리실리콘, 텅스텐 실리사이드, 알루미늄, 텅스텐 중 적어도 1종류, 또는, 이들의 다층막에 의해 구성되는 도전성막(피가공막), 참조 부호 4는 실리콘 산화막, 실리콘 질화막 중 어느 한쪽, 또는, 이들의 2층막에 의해 구성되는 절연마스크막(하드 마스크막), 참조 부호 5는 유기 반사 방지막, 참조 부호 6은 제1 레지스트 패턴, 참조 부호 7은 제2 레지스트 패턴, 참조 부호 20은 컨택트홀, 참조 부호 41은 절연 마스크 패턴(하드 마스크 패턴), 참조 부호 41a는 절연 마스크 패턴 수식부(하드 마스크 패턴), 참조 부호 31은 배선 패턴, 참조 부호 31a는 가는 배선 패턴, 참조 부호 8은 제2 절연층, 참조 부호 101, 102는 홀 패턴이다.
다음에 동작에 관해서 설명한다.
우선, 기판(1) 상에 원하는 컨택트홀(20)을 형성한 제1 절연층(2) 상에 도전성막(3)을 케미컬 베이퍼 데포지션 즉 CVD법에 의해 막 두께 350㎚로 성막한다(ST1-1, ST1-2). 그 위에 막 두께 100㎚의 절연 마스크막(4)을 성막하여 레지스트를 도포한 후, 이것을 크립톤 불소(KrF) 엑시머 리소그래피로써 최소 선 폭이 리소그래피 해상 한계 범위인 180㎚의 선(line) 치수와, 180㎚의 공간(space) 치수로 제1 레지스트 패턴(6)을 형성한다(ST1-3∼ST1-5).
이 때, 이 제1 레지스트 패턴(6)의 바로 아래에는 리소그래피 특성 향상을 위해 막 두께 50∼80㎚의 유기 반사 방지막(5)을 형성하여도 좋다(ST1-4∼ST1-6).
또, 본 미세 패턴은 설계상, 상기 엑시머 리소그래피의 해상력을 초월한 패턴이 바람직하다. 엑시머 리소그래피에 의해 형성한 미세 배선 패턴을 마스크로서, 절연 마스크막(4)을 기초의 도전성막(3)이 노출될 때까지 이방성 에칭을 행하여 절연 마스크 패턴(41)을 형성한다(ST1-6).
그 후에, O2플라즈마 등으로 애싱 처리를 행하거나, 또는, 황산과 과산화수소수의 혼합 용액으로 제1 레지스트 패턴(6) 및 유기 반사 방지막(5)을 제거한다(ST1-7). 이것에, 수은 램프의 g선 또는 i선 리소그래피로 원하는 제2 레지스트 패턴(7)을 막 두께 1000㎚로 형성한다(ST1-8).
이것을 얇게 희석한 (0.5wt%) 불소화 수소 용액에 의해 실리콘 산화막으로 이루어지는 절연 마스크 패턴(41)을 3∼50㎚의 등방성 에칭의 처리를 행하고, 제2 레지스트 패턴(7)으로 피복되어 있지 않은 부분만 실리콘 산화막의 배선 폭을 60∼100㎚ 축소하여 절연 마스크 패턴 수식부(41a)를 형성한다(ST1-9).
계속해서, 상기 제2 레지스트 패턴(7)을 O2플라즈마 등으로 애싱 처리를 행하거나, 또는, 황산과 과산화수소수의 혼합 용액으로 박리하여 절연 마스크 패턴 수식부(41a)의 작성을 완료한다(ST1-10).
그리고, 절연 마스크 패턴(41)과 절연 마스크 패턴 수식부(41a)로 이루어지는 하드 마스크를 사용하여 텅스텐 등의 도전성막(3)에 적정한 이방성 드라이 에칭을 실시하고, 배선 패턴(31) 및 가는 배선 패턴(31a)을 형성한다(ST1-11). 또, 이 에칭 중에 절연 마스크 패턴(41) 및 절연 마스크 패턴 수식부(41a)는 소실시켜도 좋고 남겨도 좋다.
상기 일련의 공정에 의해, 엑시머 리소그래피의 해상력을 초월한 80∼120㎚의 가는 배선의 잔류 패턴의 형성이 가능해진다.
또, 그 후에, 예를 들면 실리콘 산화막에 의한 제2 절연층(8)을 성막하고, 또한 가는 배선 패턴(31a)을 피하도록 기판(1)에 도달하는 홀 패턴(102)을 제2 절연층(8)에 개공하고, 또한, 그 밖의 배선 패턴(31)을 이탈하지 않도록 홀 패턴(101)을 제2 절연층(8)에 개공한다(ST1-12). 이 때에, 가는 배선 패턴(31a)은 될 수 있는 한 가는 편이 좋고, 그 밖의 배선은 될 수 있는 한 굵은 편이 좋다.
다음에, 도 3은 본 발명의 실시예 1에 의한 제1 구체예의 프로세스 플로우를 나타내는 평면도이고, 도 3에 있어서, 참조 부호 7은 제2 레지스트 패턴, 참조 부호 41은 절연 마스크 패턴, 참조 부호 41a는 절연 마스크 패턴 수식부, 참조 부호 101, 102는 홀 패턴, 참조 부호 701은 제2 레지스트 패턴의 노출부이다.
다음에 동작에 관해서 설명한다.
도 2의 스텝 ST1-7에 대응한 절연 마스크 패턴(41)이 도전성막(3) 상에 형성되고 있고(ST2-1),이 절연 마스크 패턴(41)이 가는 패턴부의 일부가 노출된 형으로 제2 레지스트 패턴(7)이 노출부(701)와 같이 형성되고(ST2-2), 이것에 소정의 등방성 에칭을 실시하면 어떤 개구 개소는 배선 폭을 선택적으로 축소할 수 있고, 사영(斜影) 부분이 제거되지 않은 절연 마스크 패턴 수식부(41a)가 형성된다(ST2-3).
그 후, 제2 레지스트 패턴(7)을 애싱, 박리 처리에 의해 제거하고 나서, 절연 마스크 패턴(41)과 절연 마스크 패턴 수식부(41a)를 하드 마스크로 하여 피가공막인 도전성막(3)을 기초의 제1 절연층이 노출될 때까지 이방성 에칭을 행한다. 이 위에, 원하는 두께로 제2 절연층(8)을 성막하고 나서 포토리소그래피를 경유하고, 이 절연 마스크 패턴(41)의 굵은 패턴부에는 홀 패턴(101)을 형성하고(ST2-4), 한편, 가는 패턴부인 절연 마스크 패턴 수식부(41a)의 양쪽에는 홀 패턴(102)을 형성한다고 한다면, 상기 제거된 파선 부분의 폭만큼 설계적 여유도를 향상시킬 수 있다.
또한, 도 4는 본 발명의 실시예 1에 의한 제2 구체예의 프로세스 플로우를 나타내는 평면도이고, 반도체의 메모리 제품에 있어서 좌측이 주변 회로 패턴 영역 (A)를 나타내고 우측이 메모리셀 패턴 영역 (B)를 나타낸다. 도 4에 있어서, 참조 부호 7은 제2 레지스트 패턴, 참조 부호 41은 절연 마스크 패턴, 참조 부호 41a는 절연 마스크 패턴 수식부, 참조 부호 101, 102는 홀 패턴이다.
다음에 동작에 관해서 설명한다.
도 2의 스텝 ST1-7에 대응한 절연 마스크 패턴(41)이 도전성막(3) 상에 형성되어 있고(ST3-1), 절연 마스크 패턴(41) 중 좌측의 주변 회로 패턴 영역 (A)는 전면에 제2 레지스트 패턴(7)이 형성되어 피복되어 있지만, 우측의 메모리셀 패턴 영역 (B)는 제2 레지스트 패턴(7)에 의해 피복되어 있지 않다. 이 상태에서, 소정의 등방성 에칭을 실시한 후, 제2 레지스트 패턴(7)을 제거하면, 절연 마스크 패턴 수식부(41a)가 메모리셀 패턴 영역 (B)에 얻어진다(ST3-2).
이들 절연 마스크 패턴(41)과 절연 마스크 패턴 수식부(41a)를 하드 마스크로 하여 도전성막(3)에 원하는 에칭을 행하면, 우측의 메모리셀 패턴 영역 (B)에는 잔류 패턴의 배선 패턴(31a)(ST1-1 참조)이 그 배선 폭이 축소된 형으로 작성된다.
이 위에, 원하는 두께로 제2 절연층(8)을 성막하고 나서, 포토리소그래피를 거쳐 홀 패턴(101, 102)을 형성하고 이방성 에칭에 의해 개공한다(ST3-3). 이 때, 홀 패턴(101)은 통상대로이지만, 홀 패턴(102) 쪽은 배선 패턴(31a)의 배선 폭이축소된 분만큼 설계 마진이 향상되어 있는 것을 알 수 있다.
이와 같이, 반도체의 메모리 제품이면, 메모리셀 패턴 부분의 배선 폭만이 선택적으로 축소될 필요가 있지만, 주변 회로 패턴 부분은 전후의 홀과의 관계상 배선 폭을 굵게 하는 것이 요구되는 경우 등에 유효하다.
이상과 같이, 본 실시예 1에 따르면, 제2 레지스트 패턴(7)을 마스크로서, 선택적으로 피가공막인 도전성막(3)과는 에칭 속도가 다르고 에칭시의 피가공막(3)에 대한 하드 마스크가 되는 절연 마스크막(4)을 선택적으로 등방성 에칭하기 때문에, 필요한 부분의 잔류 패턴만을 축소할 수 있고, 설계상 원하는 패턴을 실현할 수 있다고 하는 효과가 얻어진다.
실시예 2.
도 5 및 도 6은 본 발명의 실시예 2에 의한 미세 패턴 형성 방법의 프로세스 플로우도이고, 반도체 장치 내지 액정 장치의 제조 프로세스 중 홀 패턴 또는 홈 패턴을 형성할 때에 이용하는 것이다.
도 5 및 도 6에 있어서, 참조 부호 1은 기판, 참조 부호 2는 실리콘 산화막, 실리콘 질화막 중 어느 한쪽, 또는, 이들의 2층막에 의해 구성되는 제1 절연층(피가공막), 참조 부호 3a는 폴리실리콘, 텅스텐 실리사이드, 알루미늄, 텅스텐 중 적어도 1종류, 또는, 이들의 다층막에 의해 구성되는 도전성막으로 이루어지는 하층 배선, 참조 부호 9는 폴리실리콘 등의 실리콘 산화막에 대한 에칭 선택비가 높고, 따라서 실리콘 산화막 에칭의 마스크가 될 수 있는 도전 마스크막(하드 마스크막), 참조 부호 5는 유기 반사 방지막, 참조 부호 6은 제1 레지스트 패턴, 참조 부호 91은 도전 마스크 패턴(하드 마스크 패턴), 참조 부호 91a는 도전 마스크 패턴 수식부(하드 마스크 패턴), 참조 부호 21은 절연 패턴, 참조 부호 21a는 가는 절연 패턴, 참조 부호 501은 컨택트홀, 참조 부호 502는 노출부이다.
다음에 동작에 관해서 설명한다.
우선, 기판(1) 상에 이미 가공되어 패턴화된 하층 배선(3a)과, 그 후 막 두께 500㎚로써 성막된 제1 절연층(2) 위에 폴리실리콘 등의 실리콘 산화막에 대한 에칭 선택비가 높고 실리콘 산화막 에칭의 마스크가 될 수 있는 도전 마스크막(9)을, 예를 들면 150㎚의 막 두께로 성막한다(ST4-1, ST4-2).
그 위에 크립톤 불소(KrF) 엑시머 리소그래피에 의해, 홀 패턴 또는 홈 패턴을 한 제1 레지스트 패턴(6)을 최소 치수가 리소그래피 해상 한계 범위인 180㎚의 공간 치수로 패턴 형성한다. 또한, 이 패터닝시에 그 밖의 치수의 제1 레지스트 패턴(6)도 형성되어 있다. 또, 이 때에 리소그래피 특성 향상을 위해, 레지스트 바로 아래에 막 두께 50∼80㎚의 유기 반사 방지막(5)을 형성하여도 좋다(ST4-3∼ST4-4).
여기서, 본 미세 패턴은 설계상, 상기 엑시머 리소그래피의 해상력을 초월한 패턴이 바람직하다. 이 때문에, 엑시머 리소그래피에 의해 형성된 네거티브 패턴을 마스크로서, 폴리실리콘 등의 실리콘 산화막에 대한 에칭 선택비가 높고 실리콘 산화막 에칭의 마스크가 될 수 있는 도전 마스크막(9)에 이방성 에칭 처리를 실시한다(ST4-5).
계속해서, O2플라즈마 등으로 애싱 처리를 행하거나, 또는, 황산과 과산화수소수의 혼합 용액으로 레지스트 및 유기 반사 방지막(5)을 제거하고, 도전 마스크 패턴(91)의 작성이 종료되어 도 6의 스텝 ST4-6의 상태까지 도달한다. 이것에 수은 램프의 g선 또는 i선 리소그래피로 원하는 제2 레지스트 패턴(7)을 막 두께 1000㎚로 형성한다(ST4-7).
여기서, 예를 들면 도전 마스크막(9)이 폴리실리콘이면 염소 가스 또는 SF6/O2계의 가스로 30∼50㎚의 등방성 에칭을 행하고, 제2 레지스트 패턴(7)으로 피복되어 있지 않은 부분만 폴리실리콘의 공간 치수를 60∼100㎚ 확대한다(선 치수를 축소한다). 이에 따라 도전 마스크 패턴 수식부(91a)가 형성된다(ST4-8).
그 후에, 상기 제2 레지스트 패턴(7)을 O2플라즈마 등으로 애싱 처리를 행하거나, 또는, 황산과 과산화수소수의 혼합 용액으로 박리한다(ST4-9). 폴리실리콘으로 이루어지는 도전 마스크 패턴(91) 및 도전 마스크 패턴 수식부(91a)를 하드 마스크로서 실리콘 산화막인 제1 절연층(2)에 적정한 이방성의 드라이 에칭을 실시하고, 실리콘 산화막에 의한 절연 패턴(21, 21a)을 형성하고(ST4-10), 동시에 컨택트홀(501), 노출부(502)도 완성된다.
또, 이 에칭 중에, 상기 폴리실리콘에 의한 하드 마스크를 소실시켜도 좋고, 남겨도 좋다. 상기일련의 공정에 의해, 엑시머 리소그래피의 해상력을 초월한 패턴의 형성이 가능해진다.
또, 이 경우, 도 6의 스텝 ST4-10에 있어서 컨택트홀(501)의 부분은 이미 형성된 하층 배선(3a)을 이탈하지 않는 것이 요구되고 있기 때문에, 공간 치수를 확대할 수 없지만, 도 6의 스텝 ST4-10에 있어서의 도전 마스크 패턴 수식부(91a)는 가능한 한 선 치수를 가늘게 할 필요가 있지만, 이 방법에 의해 이것을 실현할 수 있다.
이상과 같이, 본 실시예 2에 따르면, 제2 레지스트 패턴(7)을 마스크로서 선택적으로 피가공막인 제1 절연막(2)과 에칭 속도가 다르고, 에칭시의 피가공막에 대한 하드 마스크가 되는 도전 마스크막(9)을 선택적으로 등방성 에칭하기 때문에, 필요한 부분의 잔류 패턴만을 축소할 수 있고, 설계상 원하는 패턴을 실현할 수 있다고 하는 효과가 얻어진다.
또한, 상술한 미세 패턴 형성 방법이 반도체 장치 및 액정 장치의 제조 과정에 있어서 사용되면, 설계 및 프로세스 마진이 확실하게 확대되고, 제품 수율 또는 신장치 개발의 향상을 도모할 수 있다.
이상과 같이, 본 발명에 따르면, 피가공막과 에칭 속도가 다르고 에칭시에 피가공막에 대한 마스크가 되는 하드 마스크막을 성막하는 공정과, 이 위에 리소그래피에 의해 제1 레지스트 패턴을 형성하는 공정과, 이 제1 레지스트 패턴으로 피복된 부분 이외를 피가공막의 상면이 노출될 때까지 에칭하여 하드 마스크 패턴을 형성하는 공정과, 제1 레지스트 패턴을 제거하는 공정과, 하드 마스크 패턴 상에 리소그래피에 의해 제2 레지스트 패턴을 형성하는 공정과, 이 제2 레지스트 패턴으로 피복된 부분 이외에 등방성 에칭을 행하는 공정과, 제2 레지스트 패턴을 제거하는 공정과, 일부가 등방성 에칭된 하드 마스크 패턴을 마스크로서 피가공막을 에칭하는 공정을 구비하도록 구성하였기 때문에, 제2 레지스트 패턴을 하드 마스크로서, 선택적으로 피가공막과 에칭 속도가 다르고 에칭시의 피가공막에 대한 마스크가 되는 하드 마스크막을 등방성 에칭함으로써, 필요한 부분의 잔류 패턴만을 축소할 수 있고, 설계상 원하는 패턴을 얻을 수 있다고 하는 효과가 있다.
본 발명에 따르면, 피가공막이 도전성막으로 이루어짐과 함께, 하드 마스크막이 절연막으로 이루어지도록 구성하였기 때문에, 선택적 하드 마스크의 축소에 의한 배선 형성이 가능해지는 효과가 있다.
본 발명에 따르면, 피가공막으로서의 도전성막이 폴리실리콘, 텅스텐 실리사이드, 알루미늄 및 텅스텐 중 적어도 1종류 또는 이들의 다층막에 의해 구성됨과 함께, 하드 마스크막으로서의 절연막이 실리콘 산화막 및 실리콘 질화막 중 어느 한쪽 또는 이들의 2층막에 의해 구성되었기 때문에, 선택적 하드 마스크의 축소에 의한 배선 형성이 구체적으로 실현 가능해지는 효과가 있다.
본 발명에 따르면, 피가공막이 절연막으로 이루어짐과 함께, 하드 마스크막이 도전성막으로 이루어지도록 구성하였기 때문에, 선택적 하드 마스크의 축소에 의한 홀 형성이 가능해지는 효과가 있다.
본 발명에 따르면, 피가공막으로서의 절연막이 실리콘 산화막 및 실리콘 질화막 중 한쪽 또는 이들의 2층막에 의해 구성됨과 함께, 하드 마스크막으로서의 도전성막이 폴리실리콘, 텅스텐 실리사이드, 알루미늄 및 텅스텐 중 적어도 1종류 또는 이들의 다층막에 의해 구성되었기 때문에, 선택적 하드 마스크의 축소에 의한홀 형성이 구체적으로 실현 가능해지는 효과가 있다.
본 발명에 따르면, 등방성 에칭을 웨트 에칭으로 행하도록 구성하였기 때문에, 원하는 절연막으로 이루어지는 선택적 하드 마스크의 축소를 유효하게 또한 용이하게 할 수 있는 효과가 있다.
본 발명에 따르면, 제1 레지스트 패턴 형성하는 공정 전에 반사 방지막을 형성하는 공정을 더 구비하도록 구성하였기 때문에, 형성되는 제1 레지스트 패턴의 형상이 안정되고, 나아가서는 완성 배선 또는 홀의 형상이 안정되는 효과가 있다.
본 발명에 따르면, 반도체 장치 내지 액정 장치가 피가공막과 에칭 속도가 다르고 에칭시에 피가공막에 대한 마스크가 되는 하드 마스크막을 성막하는 공정과, 이 위에 리소그래피에 의해 제1 레지스트 패턴을 형성하는 공정과, 이 제1 레지스트 패턴으로 피복된 부분 이외를 피가공막의 상면이 노출될 때까지 에칭하여 하드 마스크 패턴을 형성하는 공정과, 제1 레지스트 패턴을 제거하는 공정과, 하드 마스크 패턴 상에 리소그래피에 의해 제2 레지스트 패턴을 형성하는 공정과, 이 제2 레지스트 패턴으로 피복된 부분 이외에 등방성 에칭을 행하는 공정과, 제2 레지스트 패턴을 제거하는 공정과, 일부가 등방성 에칭된 하드 마스크 패턴을 마스크로서 피가공막을 에칭하는 공정을 구비한 미세 패턴 형성 방법에 의해 제조하도록 구성하였기 때문에, 설계상 원하는 패턴을 얻는 수 있고 장치 설계 마진이 확대되는 효과가 있다.

Claims (6)

  1. 기판 상에 피가공막을 성막하는 공정과,
    상기 피가공막과 에칭 속도가 다르고 에칭시에 피가공막에 대한 마스크로 되는 하드 마스크막을 성막하는 공정과,
    상기 하드마스크막상에 반사방지막을 형성하는 공정과,
    상기 반사방지막상에 리소그래피에 의해 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴으로 피복된 부분 이외를 상기 피가공막의 상면이 노출될 때까지 에칭하여 하드 마스크 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 제거하는 공정과,
    상기 하드 마스크 패턴 상에 리소그래피에 의해 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴으로 피복된 부분 이외에 등방성 에칭을 행하는 공정과,
    상기 제2 레지스트 패턴을 제거하는 공정과,
    일부가 등방성 에칭된 하드 마스크 패턴을 마스크로 하여 상기 피가공막을 에칭하는 공정을 포함한 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    피가공막이 도전성막으로 이루어짐과 함께, 하드 마스크막이 절연막으로 이루어지거나, 또는, 피가공막이 절연막으로 이루어짐과 함께, 하드 마스크막이 도전성막으로 이루어지는 것을 특징으로 하는 미세 패턴 형성 방법.
  3. 제1항의 미세 패턴 형성 방법을 이용한 반도체 장치 또는 액정 장치의 제조 방법.
  4. 제1항에 있어서,
    등방성 에칭을 드라이 에칭에 의해 행하는 것을 특징으로 하는 미세 패턴 형성 방법.
  5. 제4항에 있어서,
    등방성 에칭을 염소 또는 SF6을 포함하는 가스를 이용한 드라이 에칭에 의해 행하는 것을 특징으로 하는 미세 패턴 형성 방법.
  6. 제3항에 있어서,
    등방성 에칭을 염소 또는 SF6을 포함하는 가스를 이용한 드라이 에칭에 의해 행하는 것을 특징으로 하는 반도체 장치 또는 액정 장치의 제조 방법.
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