KR20010056249A - 반도체장치의 다층막 패턴 형성방법 - Google Patents
반도체장치의 다층막 패턴 형성방법 Download PDFInfo
- Publication number
- KR20010056249A KR20010056249A KR1019990057634A KR19990057634A KR20010056249A KR 20010056249 A KR20010056249 A KR 20010056249A KR 1019990057634 A KR1019990057634 A KR 1019990057634A KR 19990057634 A KR19990057634 A KR 19990057634A KR 20010056249 A KR20010056249 A KR 20010056249A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- pattern
- layer pattern
- etching
- solution
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 53
- 238000001039 wet etching Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 27
- 239000000243 solution Substances 0.000 description 22
- 239000007789 gas Substances 0.000 description 19
- 238000004140 cleaning Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 239000000460 chlorine Substances 0.000 description 10
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 7
- 229910052801 chlorine Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 5
- 229960000909 sulfur hexafluoride Drugs 0.000 description 5
- 229910018503 SF6 Inorganic materials 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- -1 for example Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 2
- MANYRMJQFFSZKJ-UHFFFAOYSA-N bis($l^{2}-silanylidene)tantalum Chemical compound [Si]=[Ta]=[Si] MANYRMJQFFSZKJ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 장치의 다층막 패턴 형성방법이 개시되어 있다. 반도체 웨이퍼상에 제1층, 제2층 및 제3층을 순차적으로 형성한다. 상기 제3층을 패턴닝하여 제3층 패턴을 형성한다. 상기 제3층 패턴을 식각마스크로 하여 상기 제2층에 비하여 상기 제1층에 대해 높은 식각률을 갖는 혼합가스로 상기 제1층 및 상기 제2층을 식각하고, 상기 제1층이 과식각된 제1층 패턴 및 제2층 패턴을 형성한다. 제2층 패턴 및 제3층 패턴이 과식각된 제1층 패턴과 동일한 프로파일을 갖도록 세정용액과 BOE 또는 인산을 이용하여 상기 제2층 패턴 및 상기 제3층 패턴을 습식식각 및 세정한다. 습식식각 방법을 이용하여 다층막 패턴을 형성함으로써, 사진식각 공정에서 구현하기 어려운 미세 패턴을 용이하게 형성할 수 있다.
Description
본 발명은 반도체 장치의 다층막 패턴 형성방법에 관한 것으로써, 보다 상세하게는 반도체 웨이퍼 상에 다층막 패턴을 형성하는 방법에 있어서, 습식식각방법을 이용하여 패턴을 형성함으로써, 사진식각 공정에서 구현하기 어려운 미세패턴을 용이하게 형성할 수 있는 반도체 장치의 다층막 패턴 형성방법에 관한 것이다.
반도체 장치의 제조 공정이 서브마이크론(sub-micron) 레벨로 진행됨에 따라 가공치수가 미세화하여 0.4㎛ 이하 레벨의 패턴 가공이 필요하게 되었다. 따라서, 높은 식각선택비와 미세 선폭 제어 등의 요구가 강조되고 있다. 이에 따라, 수직 프로파일(profile)을 형성하는 이방성 건식식각 방식이 식각공정의 대다수를 차지하게 되었으며, 수직 프로파일에 대한 요구는 회로선폭길이(design rule)의 감소와 더불어 그 정도가 더욱 강해지고 있는 추세이다.
이와 같이 수직 프로파일이 요구되는 이유는 고집적화에 따른 해상성능의 향상을 도모하기 위한 것이다.
반도체에 주요 사용되는 식각방법으로는 플라즈마를 이용한 건식식각방법과 화학약품을 이용한 습식식각방법이 있는데, 건식식각방법은 마이크론(micron) 단위의 미세패턴을 형성하기 위한 반도체 제조 기술에서는 필수적인 반도체 제조 방법이다.
식각에 있어서는 피가공막의 종류에 따라 식각 방식이나 식각물질(etchant)의 종류를 결정하여야 하며, 건식식각에 있어서 식각을 좌우하는 요소로는 가스 조성, 압력, 챔버내 온도, 주파수 및 출력을 들 수 있다. 이 중에서도 가스 조성은 식각률을 결정하는 중요한 변수이다.
즉, 식각 프로세스 자체가 화학 반응이 주체이고 그것에 스퍼터링 등의 물리적 요소가 가해지는 기술이기 때문에 특정한 조성의 혼합된 반응 가스와 피가공막의 반응력은 식각률을 결정하게 된다.
최근에는 반도체 장치의 다층막 형성시 마이크론(micron) 단위의 미세패턴을 구현하기 용이한 건식식각방법이 주로 이용되고 있으나, 점차 반도체 장치의 고집적화가 급속화됨에 따라 사진식각공정에 따른 패턴 크기(pattern size)의 한계에 도달하게 되었다.
도 1a 및 도 1c는 종래의 반도체 장치의 다층막 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 웨이퍼(1)상에 제1층(2)을 형성한다. 상기 제1층(2)은 도전성 물질, 예를 들면 불순물이 도핑되어 전도성을 갖는 폴리실리콘으로 이루어진다.
이어서, 상기 제1층(2) 상에 제2층(4)을 형성한다. 상기 제2층(4)은 금속-실리사이드 예를 들면, 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2) 및 몰리브덴-실리사이드(MoSi2)로부터 선택된 적어도 하나의 금속-실리사이드를 소정의 두께로 증착시켜 형성된다.
계속하여, 상기 제2층(4) 상에 제3층(6)을 형성한다. 상기 제3층(6)은 산화규소(silicon oxide)를 플라즈마증대 화학기상증착(PECVD) 방법을 이용하여 증착시켜 형성한다.
도 1b를 참조하면, 상기 제3층(6)의 상에 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제3층(6)을 식각하여 제3층 패턴(8)을 형성한다. 이어서, 상기 포토레지스트 패턴을 스트립핑하여 제거한다.
도 1c를 참조하면, 다층막의 셀간 분리를 위하여, 상기 제3층 패턴(8)을 식각마스크로 하여 상기 제2층(4) 및 상기 제1층(2)을 육플루오르화황(SF6), 염소(Cl2) 및 질소(N2)로 이루어진 혼합가스 또는 염소 및 브롬화수소(HBr)로 이루어진 혼합가스를 사용하여 식각한다.
따라서, 상기 반도체 웨이퍼(1) 상에 제1층 패턴(10), 제2층 패턴(12) 및 상기 제3층 패턴(8)이 형성된다.
이어서, 상기 반도체 웨이퍼(1) 상에 잔존하는 식각 잔류물들을 제거하기 위하여 세정용액으로 세정공정을 실시한다.
상기 세정공정은 SC-1 용액과 불산(HF)용액을 이용하여 수행된다.
그러나, 상술한 종래의 다층막 패턴 형성방법에 따르면, SC-1용액과 불산용액의 혼합용액을 이용한 세정공정시 금속-실리사이드로 이루어진 제2층 패턴의 측면이 일부 식각되면서 도전층으로서의 기능을 충분히 수행하지 못할 뿐만 아니라, 식각된 금속-실리사이드들이 반도체 웨이퍼 상에 잔류물로 남게 되어 상기 다층막 패턴과 인접한 다층막 패턴 간을 연결하는 브릿지(bridge)를 형성하게 되는 문제점이 있다. 이를 도면을 참조하여 설명하면 다음과 같다.
도 2는 도 1c의 'A'부분을 확대한 단면도이다.
도 2를 참조하면, 반도체 웨이퍼상에 형성된 상기 제1층 패턴(10), 제2층 패턴(12) 및 제3층 패턴(8)은 수직 프로파일을 갖도록 이방성 식각하여 형성되고, 이 후, 식각잔류물들을 제거하기 위한 세정공정이 수행된다.
이 때, 상기 세정공정시 사용되는 세정용액으로는 SC-1용액과 불산(HF)용액이 혼합된 혼합용액이 사용된다.
그러나, 상기 혼합용액은 금속-실리사이드로 이루어진 제2층 패턴(12)을 식각하는 특성이 있어 세정공정이 수행되는 동안 상기 제2층 패턴(12)의 측면이 일부 식각된다.
이와 같이 식각된 금속-실리사이드(C)는 세정공정이 끝난 후에도 제거되지 않고, 상기 반도체 웨이퍼(1) 상에 잔존하게 되어, 상기 다층막 패턴과 인접한 다층막 패턴들을 연결하는 브릿지를 형성하게 된다. 따라서 이와 같은 패턴들을 게이트 전극으로 사용할 경우에는 브릿지가 형성된 부분에서 쇼트가 발생함으로써, 해당 트랜지스터가 오동작하는 등의 문제점이 있다.
또한, 포토레지스트를 이용한 사진 식각방법으로는 형성할 수 있는 패턴의 크기에 제한이 있다. 즉, 반도체 장치가 점차 고집적화됨에 따라 많은 패턴들이 미세화되고 있으나, 사진식각 공정으로는 이렇게 미세한 패턴들을 형성할 수 없는 문제점이 있다.
따라서, 본 발명의 목적은 습식식각용액을 이용하여 다층막 패턴을 형성함으로써, 미세한 패턴을 용이하게 형성할 수 있고, 반도체 장치의 전기적 결함을 최소화할 수 있는 반도체 장치의 다층막 형성방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 반도체 장치의 다층막 패턴 형성방법을 설명하기 위한 단면도들이다.
도 2는 도 1c의 'A'부분의 확대한 도면이다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 장치의 다층막 패턴 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명〉
20, 40 : 반도체 웨이퍼 22, 42 : 제1층
24, 44 : 제2층 26, 46 : 제3층
28, 48 : 포토레지스트 패턴 30, 52 : 제1층 패턴
32, 54 : 제2층 패턴 34, 50 : 제3층 패턴
상술한 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 웨이퍼상에 제1층, 제2층 및 제3층을 순차적으로 형성하는 단계, 상기 제3층 패터닝하여 제3층 패턴을 형성하는 단계, 상기 제3층 패턴을 식각마스크로 하여 상기 제2층에 비하여 상기 제1층에 대해 높은 식각률을 갖는 혼합가스를 이용하여 상기 제1층 및 상기 제2층을 식각하여 상기 제1층이 과식각된 제1층 패턴 및 제2층 패턴을 형성하는 단계, 상기 제2층 패턴이 상기 제1층 패턴과 동일한 크기를 갖도록 상기 제3층 패턴 및 상기 제1층 패턴에 비하여 상기 제2층 패턴에 대해 높은 식각률을 갖는 식각용액으로 상기 제2층 패턴을 습식식각하는 단계, 그리고 상기 제3층 패턴이 상기 제1층 패턴 및 상기 제2층 패턴과 동일한 크기를 갖도록 상기 제2층 패턴 및 상기 제1층 패턴에 비하여 상기 제3층 패턴에 대해 높은 식각률을 갖는 식각용액으로 상기 제3층 패턴을 습식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층막 패턴 형성방법을 제공한다.
상기 제1층은 폴리실리콘으로 이루어지고, 상기 제2층은 텅스텐 실리사이드로 이루어지며, 상기 제3층은 산화규소 또는 질화물로 이루어진다.
상기 제2층 패턴을 습식식각하는 단계는 SC-1용액을 사용하여 수행되며, 상기 제3층 패턴을 습식식각나는 단계는 BOE 또는 인산용액을 사용하여 수행된다.
본 발명에 따르면, 반도체 웨이퍼상에 제1층, 제2층 및 제3층을 형성한 후, 이를 식각하여 제1층 패턴, 제2층 패턴 및 제3층 패턴을 형성하고, 상기 제1층 패턴을 과식각한다.
이어서, 상기 제2층 패턴 및 상기 제3층 패턴이 상기 제1층 패턴의 프로파일과 동일한 크기를 갖도록 세정 및 습식식각하여 다층막 패턴을 형성한다.
따라서, 다층막 패턴을 형성한 후, 세정 및 식각공정을 동시에 수행함으로써, 수직 프로파일을 갖는 다층막 패턴을 형성할 수 있을 뿐만 아니라, 이에 따라 반도체 장치의 전기적 결함을 최소화할 수 있고, 또한, 사진식각 공정을 이용하여 패턴을 형성한 후, 다시 습식식각 방법을 이용하여 패턴을 식각함으로써, 사진식각 공정으로 구현하기 어려운 미세 패턴을 용이하게 형성할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 다층막 형성방법을 상세하게 설명한다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 다층막 패턴 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 웨이퍼(40)상에 제1층(42)을 형성한다. 상기 제1층은 도전성 물질 예를 들면 불순물이 도핑되어 전도성을 갖는 폴리실리콘으로 이루어진다.
이어서, 상기 제1층(42) 상에 제2층(44)을 형성한다.
상기 제2층(44)은 금속-실리사이드 예를 들면, 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2) 및 몰리브덴-실리사이드(MoSi2)로부터 선택된 적어도 하나의 금속-실리사이드를 소정의 두께로 증착시켜 형성된다. 바람직하게는 상기 제2층(44)은 텅스텐-실리사이드로 이루어진다.
계속하여, 상기 제2층(44) 상에 제3층(46)을 형성한다. 상기 제3층(46)은 산화규소(silicon oxide)를 플라즈마증대 화학기상증착(PECVD) 방법을 이용하여 증착시켜 형성되거나, 또는 질화규소(SiN)와 같은 질화물을 저압화학기상증착(LPCVD)방법을 이용하여 소정의 두께를 갖도록 증착시켜 형성한다.
상기 제3층(46)은 후속되는 공정으로부터 상기 제2층(44) 및 상기 제1층(42)을 보호하는 역할을 하며, 또한, 도전성 물질로 이루어진 상기 제2층(44) 및 상기 제1층(42)으로부터 외부로 누설전류가 흐르는 것을 방지하는 역할을 한다.
도 3b를 참조하면, 상기 제3층(46)의 상에 포토레지스트를 도포하여 포토레지스트층(도시 안됨)을 형성한 후, 통상의 사진 공정으로 이를 패터닝하여 포토레지스트 패턴(48)을 형성한다.
도 3c를 참조하면, 상기 포토레지스트 패턴(48)을 식각마스크로 하여 상기 제3층(46)을 식각하여 제3층 패턴(50)을 형성한다. 상기 제3층(46)을 식각하기 위한 혼합가스로는 플루오르화 암모늄(NH4F)과 플루오르화 수소(HF)로 이루어진 BOE(buffered oxide etchant)가 사용되며, 통상적으로 산화물을 식각하는 공정시 사용되는 육플루오르화황(SF6), 염소(Cl2) 및 질소(N2)로 이루어진 혼합가스 또는 염소 및 브롬화수소(HBr)로 이루어진 혼합가스 등도 사용될 수 있다.
이어서, 상기 포토레지스트 패턴(48)을 제거한다.
도 3d를 참조하면, 상기 제3층 패턴(50)을 식각마스크로 하여, 상기 제2층(44) 및 상기 제1층(42)을 상기 제2층(44)에 비하여 상기 제1층(42)에 대한식각률이 높은 혼합가스를 사용하여 식각하여 제2층 패턴(54) 및 제1층 패턴(52)을 형성한다.
상기 혼합가스로는 육플루오르화황(SF6), 염소(Cl2) 및 질소(N2)로 이루어진 혼합가스가 사용되며, 이 때, 육플루오르화황과 염소의 유량비는 약 15∼20:0∼5 정도이다.
이와 같이 제3층 패턴(50)을 먼저 형성한 후, 이를 식각마스크로 사용하여 그 하부층들을 식각하는 이유는 포토레지스트 패턴(48)를 식각마스크로 하여 다층막을 패턴닝하게 되면, 포토레지스트 반응물과 다층막과의 반응으로 인하여 원하지 않는 패턴이 형성될 수 있기 때문이다.
계속하여, 상기 혼합가스를 이용하여 상기 제1층 패턴(52)을 과식각한다.
따라서, 상기 다층막 패턴의 측면 중 상기 제1층 패턴(52)이 형성된 부분에 리세스(recess)가 형성된다.
일반적으로 이방성 건식식각방법에 사용되는 가스 중 염소 가스는 금속-실리사이드에 대하여 높은 식각률을 가지며, 플루오르(F) 가스는 폴리실리콘에 대하여 높은 식각률을 가진다. 즉, 상기 폴리실리콘층 및 상기 금속-실리사이드층으로 이루어진 박막들을 식각하는 공정에서 다량의 염소 가스를 사용하는 경우에는 상기 금속-실리사이드층의 측면이 언더컷된다.
따라서, 본 실시예에서는 게이트전극을 형성하기 위한 식각공정시 염소 가스의 양을 줄이고, 플루오르 가스의 양을 증가시킨 혼합가스 즉, 플루오르화황과 염소의 유량비가 약 15∼20:0∼5인 혼합가스를 이용함으로써, 폴리실리콘으로 이루어진 상기 제1층(42) 및 금속-실리사이드로 이루어진 상기 제2층(44)에 대한 이방성 식각이 진행됨과 동시에, 금속-실리사이드에 비하여 폴리실리콘에 대한 높은 식각률을 가지는 다량의 플루오르 가스에 의해 폴리실리콘으로 이루어진 상기 제1층 패턴(52)의 측면을 선택적으로 과식각한다.
도 3e를 참조하면, 상기 패턴들이 형성된 상기 반도체 웨이퍼(40)를 SC-1용액을 이용하여 세정한다. 상기 SC-1 용액은 암모니아수, 과산화수소수(H2O2) 및 탈이온수의 혼합물로 구성되며, 웨이퍼(40) 내의 유기물 및 먼지 등을 제거하는 역할을 한다.
이 때, 상기 SC-1용액은 텅스텐-실리사이드로 이루어진 상기 제2층 패턴(54)에 대하여 약 30Å/min정도의 식각률을 갖는다.
따라서, 상기 SC-1용액을 이용하여 상기 웨이퍼(40)를 세정함과 동시에 상기 제2층 패턴(54)을 식각하여 상기 제1층 패턴(52)과 동일한 프로파일 및 크기를 갖도록 한다.
이 경우, 상기 제2층 패턴(54)을 식각하는 용액으로는 상기 제3층 패턴(50 및 상기 제1층 패턴(52)에 비하여 상기 제2층 패턴(54)에 대해 높은 식각률을 갖는 습식 식각액이면 모두 가능하다.
상기 식각 및 세정공정은 상기 제2층 패턴(54)의 프로파일이 상기 제1층 패턴(52)의 프로파일과 일치할 때까지 수행된다.
도 3f를 참조하면, 플루오르화 암모늄(NH4F)와 플르오르화 수소(HF)의 혼합물로 이루어진 BOE(buffered oxide etchant) 용액 또는 인산(H3PO4)용액을 사용하여 상기 제3층 패턴(50)을 식각한다.
상기 BOE 용액은 상기 제3층 패턴(50)이 산화규소로 이루어진 경우에 사용되며, 상기 산화규소층에 대하여 약 200Å/min 정도의 식각률을 갖는다.
또한, 상기 제3층 패턴(50)이 질화규소와 같은 질화물로 이루어진 경우에는 인산 용액을 사용하여 식각한다.
상기 제3층 패턴(50)을 식각하는 공정은 상기 제3층 패턴(50)의 프로파일이 상기 제1층 패턴(52) 및 상기 제2층 패턴(54)의 프로파일과 동일하게 될 때까지 수행된다.
이와 같이 상기 제3층 패턴(50)의 식각 공정이 완료되면, 상기 반도체 웨이퍼(40) 상에는 도 3b에 도시된 포토레지스트 패턴(48)의 크기보다 더 미세한 패턴 크기를 갖는 다층막 패턴들이 형성된다.
본 발명에 따른 반도체 장치의 다층막 패턴 형성방법에 의하면, 반도체 웨이퍼상에 제1층, 제2층 및 제3층을 형성한 후, 이를 식각하여 제1층 패턴, 제2층 패턴 및 제3층 패턴을 형성하고, 상기 제1층 패턴을 과식각한다. 이어서, 상기 제2층 패턴 및 상기 제3층 패턴이 상기 제1층 패턴의 프로파일과 동일한 크기를 갖도록 세정 및 습식식각하여 다층막 패턴을 형성한다.
따라서, 세정 및 식각공정을 동시에 수행함으로써, 패턴 형성후 세정공정을 수행할 필요가 없으므로, 세정공정시 제2층 패턴의 일부가 식각되는 것을 방지하여, 수직 프로파일을 갖는 다층막 패턴을 형성할 수 있을 뿐만 아니라, 이에 따라 반도체 장치의 전기적 결함을 최소화할 수 있다.
또한, 사진식각 공정을 이용하여 다층막 패턴을 형성한 후, 다시 습식식각 방법을 이용하여 상기 다층막 패턴을 다시 식각함으로써, 사진식각 공정으로 구현하기 어려운 미세 패턴을 용이하게 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 웨이퍼상에 제1층, 제2층 및 제3층을 순차적으로 형성하는 단계;상기 제3층 패터닝하여 제3층 패턴을 형성하는 단계;상기 제3층 패턴을 식각마스크로 하여 상기 제2층에 비하여 상기 제1층에 대해 높은 식각률을 갖는 혼합가스를 이용하여 상기 제1층 및 상기 제2층을 식각하여 상기 제1층이 과식각된 제1층 패턴 및 제2층 패턴을 형성하는 단계;상기 제2층 패턴이 상기 제1층 패턴과 동일한 크기를 갖도록 상기 제3층 패턴 및 상기 제1층 패턴에 비하여 상기 제2층 패턴에 대해 높은 식각률을 갖는 식각용액으로 상기 제2층 패턴을 습식식각하는 단계; 그리고상기 제3층 패턴이 상기 제1층 패턴 및 상기 제2층 패턴과 동일한 크기를 갖도록 상기 제2층 패턴 및 상기 제1층 패턴에 비하여 상기 제3층 패턴에 대해 높은 식각률을 갖는 식각용액으로 상기 제3층 패턴을 습식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층막 패턴 형성방법.
- 제1항에 있어서, 상기 제1층은 폴리실리콘으로 이루어지며, 상기 제2층은 텅스텐 실리사이드로 이루어지고, 상기 제3층은 산화규소 또는 질화물로 이루어지는 것을 특징으로 하는 반도체 장치의 다층막 패턴 형성방법.
- 제2항에 있어서, 상기 제2층 패턴을 습식식각하는 단계는 SC-1용액을 사용하여 수행되며, 상기 제3층 패턴을 습식식각하는 단계는 BOE(buffered oxide etchant) 또는 인산(H3PO4)용액을 사용하여 수행되는 것을 특징으로 하는 반도체 장치의 다층막 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990057634A KR20010056249A (ko) | 1999-12-14 | 1999-12-14 | 반도체장치의 다층막 패턴 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990057634A KR20010056249A (ko) | 1999-12-14 | 1999-12-14 | 반도체장치의 다층막 패턴 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010056249A true KR20010056249A (ko) | 2001-07-04 |
Family
ID=19625802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990057634A KR20010056249A (ko) | 1999-12-14 | 1999-12-14 | 반도체장치의 다층막 패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010056249A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714287B1 (ko) * | 2005-02-25 | 2007-05-02 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
| KR100781453B1 (ko) * | 2006-08-23 | 2007-12-03 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터의 게이트 전극 및 그 제조 방법 |
| KR100865815B1 (ko) * | 2002-11-15 | 2008-10-28 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 적층막의 복합 웨트에칭 방법 |
-
1999
- 1999-12-14 KR KR1019990057634A patent/KR20010056249A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100865815B1 (ko) * | 2002-11-15 | 2008-10-28 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 적층막의 복합 웨트에칭 방법 |
| KR100714287B1 (ko) * | 2005-02-25 | 2007-05-02 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
| KR100781453B1 (ko) * | 2006-08-23 | 2007-12-03 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터의 게이트 전극 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5698072A (en) | Dry etching method | |
| US6884736B2 (en) | Method of forming contact plug on silicide structure | |
| US8921189B2 (en) | Method for fabricating semiconductor device | |
| KR100291154B1 (ko) | 폴리사이드막의드라이에칭방법 | |
| KR100388591B1 (ko) | 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 | |
| US20050118755A1 (en) | Phosphoric acid free process for polysilicon gate definition | |
| JP4201646B2 (ja) | 半導体デバイスの製造方法 | |
| US6461968B1 (en) | Method for fabricating a semiconductor device | |
| US7547639B2 (en) | Selective surface exposure, cleans and conditioning of the germanium film in a Ge photodetector | |
| JP3353532B2 (ja) | トレンチエッチング方法 | |
| KR20010056249A (ko) | 반도체장치의 다층막 패턴 형성방법 | |
| US20070045227A1 (en) | Method of stripping photoresist | |
| KR100278277B1 (ko) | 실리사이드의콘택저항개선을위한반도체소자제조방법 | |
| JP2907314B2 (ja) | 半導体装置の製造方法 | |
| US6716760B2 (en) | Method for forming a gate of a high integration semiconductor device including forming an etching prevention or etch stop layer and anti-reflection layer | |
| KR20030000592A (ko) | Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법 | |
| KR100456991B1 (ko) | 반도체장치의 제조방법 | |
| JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
| JP2005136097A (ja) | 半導体装置の製造方法 | |
| US7169711B1 (en) | Method of using carbon spacers for critical dimension (CD) reduction | |
| JPH09321024A (ja) | 半導体装置の製造方法 | |
| KR0139072B1 (ko) | 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법 | |
| US5990018A (en) | Oxide etching process using nitrogen plasma | |
| KR100306374B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |