KR100932334B1 - 반도체 소자의 하드 마스크 패턴 형성 방법 - Google Patents

반도체 소자의 하드 마스크 패턴 형성 방법 Download PDF

Info

Publication number
KR100932334B1
KR100932334B1 KR1020070122648A KR20070122648A KR100932334B1 KR 100932334 B1 KR100932334 B1 KR 100932334B1 KR 1020070122648 A KR1020070122648 A KR 1020070122648A KR 20070122648 A KR20070122648 A KR 20070122648A KR 100932334 B1 KR100932334 B1 KR 100932334B1
Authority
KR
South Korea
Prior art keywords
patterns
etching mask
forming
etching
pattern
Prior art date
Application number
KR1020070122648A
Other languages
English (en)
Other versions
KR20090055819A (ko
Inventor
정우영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070122648A priority Critical patent/KR100932334B1/ko
Priority to US12/132,620 priority patent/US8133818B2/en
Priority to JP2008154897A priority patent/JP2009135407A/ja
Priority to CN2008101252339A priority patent/CN101447398B/zh
Publication of KR20090055819A publication Critical patent/KR20090055819A/ko
Application granted granted Critical
Publication of KR100932334B1 publication Critical patent/KR100932334B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 하드 마스크 패턴 형성 방법에 관한 것으로, 평면상에서 수직방향과 수평방향으로 라인형태의 패터닝 공정만을 실시하여 노광장비의 해상도 이하로 조밀하게 배열된 활성 영역을 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.
DRAM, 4F2, 카본 폴리머, 하드 마스크, Si 함유 포토레지스트, 소자 분리 영역, 활성 영역

Description

반도체 소자의 하드 마스크 패턴 형성 방법{Method of forming a hard mask pattern in a semiconductor device}
본 발명은 반도체 소자의 하드 마스크 패턴 및 그 형성 방법에 관한 것으로, 매트릭스 형태로 배열된 다수의 활성 영역들을 정의하기 위한 반도체 소자의 하드 마스크 패턴 형성 방법에 관한 것이다.
반도체 기판에는 트랜지스터와 같은 다수의 반도체 소자들이 형성되며, 반도체 소자들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다.
DRAM 소자의 경우에는 반도체 기판에 트랜지스터를 형성하고 스토리지 노드 콘택 플러그를 형성하며, 이를 위해 콘택 플러그를 형성하기 전에 층간 절연막을 형성한 후 콘택홀을 형성한다. DRAM은 트랜지스터와 커패시터의 배열에 따라서 여러 가지로 구분되는데, 4F2 DRAM 소자는 셀 영역에서 활성 영역이 매트릭스 형태로 배열된다. 특히, 활성 영역이 사각형(보다 구체적으로 정사각형)으로 형성된다. 한편, 소자의 집적도가 높아짐에 따라 4F2 DRAM 소자에서 활성 영역의 사이즈나 간격은 노광 장비의 해상도(resolution) 한계 이하의 피치를 가지게 된다. 이로 인해, 활성 영역을 정의하기 위한 포토레지스트 패턴 형성 시 포토레지스트막에 대한 노광 공정을 두 차례에 걸쳐서 실시해야 한다. 이로 인해, 공정 단가가 높아지고 해상도의 척도인 k1을 0.20 이하로 감소시키기 어렵다.
본 발명이 제시하는 반도체 소자의 하드 마스크 패턴 형성 방법은 평면상에서 수직방향과 수평방향으로 라인형태의 패터닝 공정만을 실시하여 노광장비의 해상도 이하로 조밀하게 배열된 활성 영역을 정의하기 위한 하드 마스크 패턴들을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법은 반도체 기판 상에 하드 마스크막을 형성하는 단계와, 하드 마스크막 상에 일방향으로 평행한 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴과 교차하는 방향으로 평행한 제1 패턴들과, 제1 패턴들에 교차하여 제1 식각 마스크 패턴에 평행한 방향으로 제1 식각 마스크 패턴들 사이에 위치하는 제2 패턴들을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계와, 제1 패턴들 사이에 제1 패턴에 평행한 방향으로 제3 식각 마스크 패턴들을 형성하는 단계와, 제1 패턴들과 제1 식각 마스크 패턴들이 교차하는 영역 및 제3 식각 마스크 패턴들과 제1 식각 마스크 패턴들이 교차하는 영역에 제1 식각 마스크 패턴들이 잔류하고, 제1 패턴들과 제2 패턴들이 교차하는 영역에 제2 패턴들이 잔류되도록 제1 식각 공정을 실시하는 단계, 및 잔류하는 제1 식각 마스크 패턴들 및 제2 패턴들을 식각 마스크로 사용하는 제2 식각 공정으로 하드 마스크막을 패터닝하여 하드 마스크 패턴을 형성하는 단계를 포함한다.
상기에서, 제1 내지 제3 식각 마스크 패턴들은 동일한 물질로 형성되는 것이 바람직하며, Si 함유 BARC막으로 형성할 수 있다. 제1 내지 제3 식각 마스크 패턴 들은 서로 다른 층에 형성되며, 제2 식각 마스크 패턴의 제1 패턴들 및 제2 패턴들도 서로 다른 층에 형성된다.
제2 식각 마스크 패턴들을 형성하는 단계는, 제1 식각 마스크 패턴에 의한 단차가 유지되는 두께로 제1 보조막을 형성하는 단계와, 단차에 의해 발생된 제1 보조막 사이의 공간이 채워지도록 제1 보조막 상에 식각 마스크막을 형성하는 단계, 및 식각 마스크막이 제1 보조막 사이의 공간에 잔류하고 제1 보조막 상에서 제식각 마스크막이 제1 식각 마스크 패턴들과 교차하는 방향으로 잔류하도록 패터닝 공정을 실시하여 제1 및 제2 패턴들을 형성하는 단계를 포함한다. 제1 보조막은 카본 폴리머로 형성된다. 식각 마스크막 상에 반사 방지막이 더 형성될 수 있다. 제1 보조막의 두께에 의해 제1 식각 마스크 패턴들과 제2 패턴들의 간격이 결정된다.
제3 식각 마스크 패턴들을 형성하는 단계는, 제2 식각 마스크 패턴에 의한 단차가 유지되는 두께로 제2 보조막을 형성하는 단계와, 단차에 의해 발생된 제2 보조막 사이의 공간이 채워지도록 제2 보조막 상에 식각 마스크막을 형성하는 단계, 및 식각 마스크막이 제2 보조막 사이의 공간에 잔류하도록 패터닝 공정을 실시하여 제3 식각 마스크 패턴들을 형성하는 단계를 포함한다. 제2 보조막은 카본 폴리머로 형성할 수 있다. 제2 보조막의 두께에 의해 제1 패턴들과 제3 식각 마스크 패턴들의 간격이 결정된다.
하드 마스크 패턴이 잔류하는 영역들이 활성 영역들로 정의될 수 있다. 이 경우, 제1 식각 마스크 패턴들은 활성 영역들 중 홀수번째 또는 짝수번째의 행 또 는 열에 위치하는 활성 영역들 상에 평행하게 형성된다.
제1 식각 마스크 패턴들의 피치가 활성 영역들의 피치의 2배가 되고, 제 1 패턴들의 피치가 활성 영역들의 피치의 2배가 되고, 제2 패턴들의 피치가 활성 영역들의 피치의 2배가 되고, 제3 식각 마스크 패턴들의 피치가 활성 영역들의 피치의 2배가 될 수 있다. 제1 내지 제3 식각 마스크 패턴들은 동일한 챔버 내에서 인-시투 방식으로 형성될 수 있다.
제1 식각 공정에 의해 제3 식각 마스크 패턴들과 제1 패턴들이 제거된다.
종래에는 매트릭스 형태로 배열되는 활성 영역을 정의하기 위하여 홀수 번째 행과 홀수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제1 마스크와 짝수 번째 행과 짝수 번째 열에 위치하는 활성 영역들을 정의하기 위한 제2 마스크를 이용하여 노광 공정을 실시하였다. 이로 인해 2개의 마스크를 사용하기 때문에 정렬 오차에 문제가 발생될 수 있다. 하지만, 본 발명에서는 수직 방향과 수평 방향의 패터닝 공정으로 활성 영역을 정의하기 위한 하드 마스크 패턴들을 형성하기 때문에 정렬 오차에 대한 문제점을 해결할 수 있다.
또한, DRAM에서 콘택 어레이를 DEET(Double Expose & Etch Tech)로 구현하려면 체크 보드(Check board) 형태로 마스크를 2장으로 분리해야 한다. 체크 보드 타입의 콘택 어레이를 노광 장비로 디파인(define)하려면 2차원으로 대칭인 형태의 조명(Illumination)을 적용해야 하므로 해상도가 떨어지게 된다. 이로 인해 DEET로 구현할 수 있는 k1은 0.20 이상이다. 하지만, 본 발명에서는 라인 형태를 노광 장비로 디파인(define)하므로 쌍극자(dipole)와 같은 강한 조명을 적용하여 k1을 0.14까지 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 하드 마스크막(103)을 형성한다. 여기서, 하드 마스크막(103)은 질화막으로 형성되거나 산화막 및 질화막의 적층 구 조로 형성될 수 있다. 하드 마스크막(103)에 활성 영역을 정의하기 위한 패터닝 공정 시 식각 마스크로 사용하기 위하여, 하드 마스크막(103) 상에 제1 식각 마스크막(105), 제2 식각 마스크막(107) 및 제1 반사 방지막(109)을 순차적으로 형성한다. 제1 반사 방지막(109) 상에는 제1 포토레지스트 패턴(111)이 형성된다.
상기에서, 활성 영역들이 매트릭스 형태로 배열되고 이러한 활성 영역들을 정의하기 위한 하드 마스크 패턴을 형성하는 경우를 예로써 설명하기로 한다. 즉, 매트릭트 형태로 하드 마스크 패턴이 형성되는 경우를 예로써 설명하기로 한다. 매트릭스 형태의 하드 마스크 패턴은 4F2 DRAM 제조 공정에서 활성 영역을 정의하기 위하여 사용될 수 있으며, 이 경우 하드 마스크 패턴은 소자 분리 영역의 반도체 기판을 식각하기 위한 식각 공정 시 소자 분리 마스크로 사용될 수 있다.
한편, 제1 식각 마스크막(105)은 SOC(Spin On Carbon)막으로 형성하고, 제2 식각 마스크막(107)은 Si 함유 BARC(Bottom Anti Reflection Coating)막으로 형성하고, 제1 반사 방지막(109)은 카본(Carbon)으로 형성할 수 있다. 제1 반사 방지막(109)은 제1 포토레지스트 패턴(111)을 형성하는 과정에서 난반사에 의한 노광 특성이 저하되는 것을 방지하는 역할을 한다. 제2 식각 마스크막(107)이 난반사 방지 기능도 수행할 수 있는 경우, 제1 반사 방지막(109)은 생략 가능하다.
제1 포토레지스트 패턴(111)은 일방향으로 평행하게 형성된다. 구체적으로 예를 들어 설명하면, 4F2 DRAM 소자의 경우 홀수번째(또는 짝수번째) 행(또는 열)에 위치하는 활성 영역(Active Region; AR)들 상에 일방향으로 평행하게 형성된다. 제1 포토레지스트 패턴(111)의 패턴간 피치(P2)는 활성 영역(AR)간 피치(P1)의 두 배가 된다.
도 1b를 참조하면, 제1 포토레지스트 패턴(111)을 이용한 식각 공정으로 제1 반사 방지막(109) 및 제2 식각 마스크막(107)을 패터닝하여 제2 식각 마스크 패턴(107)을 형성한다. 제1 포토레지스트 패턴(111)의 형태에 따라, 제2 식각 마스크 패턴(107)도 홀수번째(또는 짝수번째) 행(또는 열)의 활성 영역(AR)들 상에서 일방향으로 평행하게 패터닝되며, 제2 식각 마스크 패턴(107)의 피치(P2)는 활성 영역(AR) 피치의 두 배가 된다. 제2 식각 마스크 패턴(107) 사이에는 제1 식각 마스크막(105)의 일부가 노출된다. 이후, 제1 포토레지스트 패턴(111)은 제거된다.
도 1c를 참조하면, 제1 식각 마스크막(105)의 노출된 영역을 포함한 반도체 기판(101) 상에 제1 보조막(113)을 형성한다. 제1 보조막(113)은 카본 폴리머로 형성하는 것이 바람직하다.
제1 보조막(113)은 제2 식각 마스크 패턴(107)에 의해 발생된 단차가 유지될 정도의 두께로 형성한다. 특히, 제2 식각 마스크 패턴(107)의 측벽에 형성되는 제1 보조막(113)의 두께는 후속 공정에서 활성 영역의 일방향 간격을 결정하게 되므로, 활성 영역의 일방향 간격에 따라 제1 보조막(113)의 두께를 조절하는 것이 바람직하다. 제1 보조막(113)이 단차가 유지될 정도의 두께로 형성됨에 따라, 제2 식각 마스크 패턴(107) 사이의 제1 보조막(113)에는 활성 영역(AR)의 폭에 대응하는 트렌치와 같은 단차가 발생한다. 즉, 제1 보조막(113)의 마주보는 측벽의 거리(D1)가 활성 영역의 폭이 된다.
도 1d를 참조하면, 제1 보조막(113) 사이의 공간이 채워지도록 제1 보조 막(113)을 포함한 반도체 기판(101) 상에 제3 식각 마스크막(115)을 형성한다. 제3 식각 마스크막(115) 상에는 제2 반사 방지막(117)을 형성한다. 제2 반사 방지막(117) 상에는 제2 포토레지스트 패턴(119)을 형성한다.
제3 식각 마스크막(115)은 후속 공정을 용이하게 하기 위하여 제2 하드 마스크 패턴(107)과 동일한 물질로 형성하는 것이 바람직하다. 즉, 제3 식각 마스크막(115)은 Si 함유 BARC막으로 형성할 수 있다. 도 1a에서 설명한 바와 같이, 제3 식각 마스크막(115)이 제2 포토레지스트 패턴(119)을 형성하기 위한 노광 공정 시 난반사 방지 기능을 수행할 수 있는 경우, 제2 반사 방지막(117)은 생략 가능하다.
제2 포토레지스트 패턴(119)은 제1 포토레지스트 패턴(도 1a의 111)과 교차하는 방향으로 평행하게 형성된다. 구체적으로 예를 들어 설명하면, 4F2 DRAM 소자의 경우 제2 포토레지스트 패턴(119)은 활성 영역(AR)들 사이에서 제1 포토레지스트 패턴(도 1a의 111)과 교차하는 방향으로 평행하게 형성된다. 제2 포토레지스트 패턴(119)의 패턴간 피치(P3)는 활성 영역(AR)간 피치(P1)의 두 배가 된다.
도 1e를 참조하면, 제2 포토레지스트 패턴(119)을 이용한 식각 공정으로 제2 반사 방지막(117) 및 제3 식각 마스크막(115)을 패터닝하여 제3 식각 마스크 패턴(115a 및 115b)을 형성한다. 이후, 제2 포토레지스트 패턴(119)은 제거된다.
제3 식각 마스크 패턴(115a 및 115b)은 제1 보조막(113) 상에 제2 식각 마스크 패턴(107)과 교차하는 방향으로 평행하게 형성되는 제1 패턴(115a)과 제2 식각 마스크 패턴(107) 사이의 제1 보조막(113) 상에 제2 식각 마스크 패턴(107)과 평행하게 형성되는 제2 패턴(115b)을 포함한다. 이때, 제1 보조막(113)의 두께에 의해 제2 식각 마스크 패턴(107)과 제2 패턴들(115b)의 간격이 결정된다.
구체적으로 설명하면, 제2 포토레지스트 패턴(119)의 형태에 따라, 활성 영역(AR) 사이의 제1 보조막(113) 상에서 제3 식각 마스크막(115)은 제2 식각 마스크 패턴(107)과 교차하는 방향으로 평행하게 패터닝되어 제1 패턴(115a)으로 형성되며, 제1 보조막(113) 상에서 제1 패턴(115a)의 피치는 활성 영역(AR) 피치의 두 배가 된다. 또한, 제3 식각 마스크막(115)은 제2 식각 마스크 패턴(107) 사이의 제1 보조막(113)에 발생된 단차 부위에도 잔류되어 제2 패턴(115b)이 된다. 제2 패턴(115b)은 제1 보조막(113)에 발생된 단차 부위에 자동 정렬되어 형성되므로 노광 마스크를 사용하지 않아 정렬 오차가 발생하지 않으며, 제2 패턴(115b)과 제2 식각 마스크 패턴(107)의 간격은 제1 보조막(113)의 두께에 의해 자동적으로 결정된다.
이로써, 제3 식각 마스크 패턴(115a 및 115b)은 제1 및 제2 패턴(115a 및 115b)을 포함하며, 제1 보조막(113)을 사각형의 형태로 노출시킨다. 제1 보조막(113)이 노출되는 하나의 사각형 영역마다 4개의 활성 영역(AR)이 포함되며, 4개의 활성 영역(AR)은 사각형 영역의 네 귀퉁이에 각각 위치한다.
도 1f를 참조하면, 제3 식각 마스크 패턴(115a 및 115b)을 포함한 반도체 기판(101) 상에 제2 보조막(121)을 형성한다. 제2 보조막(121)은 제1 보조막(113)과 동일한 물질, 즉 카본 폴리머로 형성하는 것이 바람직하다.
제2 보조막(121)은 제3 식각 마스크 패턴의 제1 패턴(115a)에 의해 발생된 단차가 유지될 정도의 두께로 형성한다. 특히, 제3 식각 마스크 패턴 중 제1 패턴(115a)의 측벽에 형성되는 제2 보조막(121)의 두께는 후속 공정에서 활성 영역의 타방향 간격을 결정하게 되므로, 활성 영역의 타방향 간격에 따라 제2 보조막(121)의 두께를 조절하는 것이 바람직하다. 제2 보조막(121)이 단차가 유지될 정도의 두께로 형성됨에 따라, 제3 식각 마스크 패턴 중 제1 패턴(115a) 사이의 제2 보조막(121)에는 활성 영역(AR)의 폭에 대응하는 트렌치와 같은 단차가 발생한다. 즉, 제2 보조막(121)의 마주보는 측벽의 거리(D2)가 활성 영역의 폭이 된다.
도 1g를 참조하면, 제2 보조막(121)에 발생한 단차가 완전히 채워지도록 제2 보조막(121)을 포함한 반도체 기판(101) 상에 제4 식각 마스크막(123)을 형성한다. 제4 식각 마스크막(123)은 후속 공정이 용이해지도록 제3 식각 마스크막(115) 또는 제2 식각 마스크막(107)과 동일한 물질, 즉 Si 함유 BARC막으로 형성하는 것이 바람직하다.
도 1h를 참조하면, 제4 식각 마스크막이 제2 보조막(121)에 발생한 단차부에만 잔류되도록 식각 공정을 실시하여 제4 식각 마스크 패턴(123)을 형성한다. 제4 식각 마스크 패턴(123)은 제2 보조막(121)에 의해 제3 식각 마스크 패턴들(115a 및 115b)과 서로 다른층에 형성되면서, 제3 식각 마스크 패턴 중 제1 패턴들(115a)들 사이에 제1 패턴들(115a)과 평행한 방향으로 형성된다. 제4 식각 마스크 패턴(123)의 패턴간 피치(P4)는 활성 영역(AR)간 피치(P1)의 두 배가 된다. 한편, 제2 보조막(121)의 두께에 의해 제4 식각 마스크 패턴(123)과 제3 식각 마스크 패턴 중 제1 패턴(115a)의 간격이 결정된다.
식각 공정은 제2 보조막(121)이 노출될 때까지 화학적 기계적 연마 공정을 실시하는 방식으로 진행할 수 있다. 또한, 식각 공정은 에치백 공정과 같은 전면 식각 방식으로 실시될 수 있다.
도 1i를 참조하면, 제1 보조막(113) 및 제2 보조막(121)이 제2 내지 제4 하드 마스크 패턴(107, 115a, 115b 및 123)의 하부에만 각각 잔류하도록 제1 보조막(113) 및 제2 보조막(121)을 식각한다. 제1 보조막(113) 및 제2 보조막(121)이 제거되면서 노출되는 제1 식각 마스크막(105)도 식각하여 제1 식각 마스크 패턴(105)을 형성한다. 이로써, 제1 식각 마스크 패턴(105)들 사이에는 하드 마스크막(103)이 노출된다.
도 1j를 참조하면, 제1 보조막(113) 하부의 제2 식각 마스크 패턴(107)이 노출되는 시점까지 에치백 공정을 실시한다. 에치백 공정에 의해 제4 식각 마스크 패턴(123)과 제3 식각 마스크 패턴 중 제1 패턴들(115a)은 모두 제거된다. 제3 식각 마스크 패턴 중 제2 패턴들(115b)은 제1 패턴들(115a)보다 낮은 층에 형성되므로, 제1 패턴들(115a)이 제거되더라도 제2 패턴들(115b)의 일부는 잔류된다.
보다 구체적으로 설명하면, 에치백 공정에 의해 제4 식각 마스크 패턴(123)과 제2 식각 마스크 패턴(107)에 교차하는 영역에만 제2 식각 마스크 패턴(107)이 잔류하고, 제3 식각 마스크 패턴의 제1 패턴들(115a) 및 제2 패턴들(115b)이 교차하는 영역에만 제2 패턴들(115b)이 잔류된다. 그 결과, 제3 식각 마스크 패턴 중 제2 패턴들(115b)과 제2 식각 마스크 패턴들(107)은 매트릭스 형태로 각각 격리되어 잔류되며, 활성 영역(AR)에만 각각 잔류된다. 한편, 제3 식각 마스크 패턴 중 제2 패턴들(115b)과 제2 식각 마스크 패턴들(107) 사이에는 제1 보조막(113)의 일부가 잔류된다.
도 1k를 참조하면, 제2 식각 마스크 패턴(107) 및 제2 패턴들(115b)을 식각 마스크로 사용하는 식각 공정으로 이들 패턴들(107 및 115b) 사이의 제1 보조막(113)과 제1 식각 마스크막(105)을 식각한다. 식각 공정에 의해, 제1 식각 마스크막(105)은 활성 영역(AR)에만 잔류하는 제1 식각 마스크 패턴(105)이 된다. 따라서, 제1 식각 마스크 패턴(105)들 사이의 공간은 소자 분리 영역이 되며, 제1 식각 마스크 패턴(105)들 사이에서 하드 마스크막(103)이 노출된다.
도 1l을 참조하면, 하드 마스크막(103)의 노출된 영역을 식각 공정으로 제거한다. 이로써, 반도체 기판(101)의 소자 분리 영역이 노출된다. 이후 도면에서는 도시되어 있지 않지만, 노출된 반도체 기판(101)의 소자 분리 영역을 식각하여 트렌치를 형성하고, 트렌치를 절연 물질로 채워서 소자 분리막을 형성한다.
상기에서, 카본 폴리머를 포함하는 보조막(113, 121), Si 함유 BARC막을 포함하는 식각 마스크막(105, 107, 115, 123) 및 반사 방지막(109, 117)의 형성 공정이나 이들의 식각 공정들은 동일한 챔버 내에서 진공의 파괴 없이 연속적으로 실시하는 인-시투(In-situ) 방식으로 진행할 수 있다.
한편, 상기에서는 제1 식각 마스크막(105)을 형성하는 경우를 예로써 설명하였으나, 제1 식각 마스크막(105)을 생략하고 제2 식각 마스크 패턴(107) 및 제2 패턴(115b)을 이용한 식각 공정으로 하드 마스크막(103)을 패터닝할 수도 있다.
상기의 구조로 이루어진 식각 마스크 패턴들(107, 115a, 115b 및 123)을 형성하기 위하여 사용되는 제1 및 제2 포토레지스트 패턴들(111 및 119)은 수직 방향과 수평 방향의 라인형태가 각각 정의된 제1 및 제2 노광 마스크를 이용한 제1 및 제2 노광 공정들에 의해 각각 형성된다. 이때, 패턴들의 피치는 노광 마스크에 차광 패턴(또는 투광 패턴)의 형태로 정의되므로, 정렬 오차가 발생하더라도 하드 마스크 패턴들의 피치에 대한 오차는 발생하지 않는다. 이러한 이유로, 수평 또는 수직에 대한 정렬 오차가 발생하더라도 활성 영역의 사이즈는 변하지 않는다. 그 결과, 정렬 오차에 대한 문제점을 해결할 수 있다.
한편, 하드 마스크 패턴들(107, 115a, 115b 및 123)을 투명한 Si 함유 BARC막으로 형성함으로써, 마스크 정렬에 사용되는 오버레이 버니어를 노출시키기 위한 키 마스크 오픈 공정을 생략할 수 있다. 즉, 공정 단계를 간소화할 수 있다. 뿐만 아니라, Si 함유 BARC막은 스핀 온 방식으로 형성되므로, 제1 및 제2 보조막들 사이의 공간에 제2 및 제3 하드 마스크 패턴들(115a, 115b 및 123)을 용이하게 형성할 수 있는 장점이 있다. 특히, CVD법이나 PVD법에 비해 스핀 온 방식은 저온(예를 들어, 상온)에서 실시되므로, 하드 마스크 패턴들을 형성하는 과정에서 이미 형성된 하부 요소들에 열부담이 가해지는 것을 최소화할 수 있다.
하드 마스크 패턴들(107, 115a, 115b 및 123)을 Si 함유 BARC막으로 형성하고 보조막들(113 및 121)을 카본 폴리머로 형성하는 경우, 모두 카본 성분을 포함한다. 이때, 보조막들(113 및 121)을 O2 플라즈마 식각 공정으로 제거하면, O2 성분이 하드 마스크 패턴들의 Si와 반응하여 SiO2가 형성되면서 식각 베리어 역할을 한다. 따라서, 하드 마스크 패턴들과 보조막들의 식각 선택비가 커지게 된다.
상기에서 설명한 하드 마스크 패턴 형성 방법은 활성 영역을 정의하기 위한 공정뿐만 아니라, 그 외에 매트릭스 형태의 하드 마스크 패턴이 요구되는 어떠한 공정에도 적용될 수 있음은 당연하다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른 반도체 소자의 하드 마스크 패턴 형성 방법을 설명하기 위한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 하드 마스크막
105 : 제1 식각 마스크막 107 : 제2 식각 마스크막
109 : 제1 반사 방지막 111 : 제1 포토레지스트 패턴
113 : 제1 보조막 115 : 제3 식각 마스크막
117 : 제2 반사 방지막 119 : 제2 포토레지스트 패턴
121 : 제2 보조막 123 : 제4 식각 마스크막
AR : 활성 영역
P1 : 활성 영역 사이의 피치
P2 : 제2 식각 마스크 패턴의 피치
P3 : 제3 식각 마스크 패턴의 피치
P4 : 제4 식각 마스크 패턴의 피치

Claims (20)

  1. 반도체 기판 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 상에 일방향으로 평행한 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴과 교차하는 방향으로 평행한 제1 패턴들과, 상기 제1 패턴들에 교차하여 상기 제1 식각 마스크 패턴에 평행한 방향으로 상기 제1 식각 마스크 패턴들 사이에 위치하는 제2 패턴들을 포함하는 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 패턴들 사이에 상기 제1 패턴에 평행한 방향으로 제3 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 패턴들과 상기 제1 식각 마스크 패턴들이 교차하는 영역 및 상기 제3 식각 마스크 패턴들과 상기 제1 식각 마스크 패턴들이 교차하는 영역에 상기 제1 식각 마스크 패턴들이 잔류하고, 상기 제1 패턴들과 상기 제2 패턴들이 교차하는 영역에 상기 제2 패턴들이 잔류되도록 제1 식각 공정을 실시하는 단계; 및
    잔류하는 상기 제1 식각 마스크 패턴들 및 상기 제2 패턴들을 식각 마스크로 사용하는 제2 식각 공정으로 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3 식각 마스크 패턴들은 동일한 물질로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1 내지 제3 식각 마스크 패턴들은 Si 함유 BARC막으로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 내지 제3 식각 마스크 패턴들은 서로 다른 층에 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 제2 식각 마스크 패턴의 상기 제1 패턴들 및 상기 제2 패턴들이 서로 다른 층에 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  6. 제 1 항에 있어서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는,
    상기 제1 식각 마스크 패턴에 의한 단차가 유지되는 두께로 제1 보조막을 형성하는 단계;
    상기 단차에 의해 발생된 상기 제1 보조막 사이의 공간이 채워지도록 상기 제1 보조막 상에 식각 마스크막을 형성하는 단계; 및
    상기 식각 마스크막이 상기 제1 보조막 사이의 상기 공간에 잔류하고 상기 제1 보조막 상에서 상기 식각 마스크막이 상기 제1 식각 마스크 패턴들과 교차하는 방향으로 잔류하도록 패터닝 공정을 실시하여 상기 제1 및 상기 제2 패턴들을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 제1 보조막은 카본 폴리머로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  8. 제 6 항에 있어서,
    상기 식각 마스크막 상에 반사 방지막이 더 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  9. 제 6 항에 있어서,
    상기 제1 보조막의 두께에 의해 상기 제1 식각 마스크 패턴들과 상기 제2 패턴들의 간격이 결정되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  10. 제 1 항에 있어서, 상기 제3 식각 마스크 패턴들을 형성하는 단계는,
    상기 제2 식각 마스크 패턴에 의한 단차가 유지되는 두께로 제2 보조막을 형성하는 단계;
    상기 단차에 의해 발생된 상기 제2 보조막 사이의 공간이 채워지도록 상기 제2 보조막 상에 식각 마스크막을 형성하는 단계; 및
    상기 식각 마스크막이 상기 제2 보조막 사이의 상기 공간에 잔류하도록 패터닝 공정을 실시하여 상기 제3 식각 마스크 패턴들을 형성하는 단계를 포함하는 반도체 소자의 하드 마스크 패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 제2 보조막은 카본 폴리머로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  12. 제 10 항에 있어서,
    상기 제2 보조막의 두께에 의해 상기 제1 패턴들과 상기 제3 식각 마스크 패턴들의 간격이 결정되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  13. 제 1 항에 있어서,
    상기 하드 마스크 패턴이 잔류하는 영역들이 활성 영역들로 정의되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1 식각 마스크 패턴들은 상기 활성 영역들 중 홀수번째 또는 짝수번째의 행 또는 열에 위치하는 활성 영역들 상에 평행하게 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  15. 제 13 항에 있어서,
    상기 제1 식각 마스크 패턴들의 피치가 상기 활성 영역들의 피치의 2배인 반도체 소자의 하드 마스크 패턴 형성 방법.
  16. 제 13 항에 있어서,
    상기 제 1 패턴들의 피치가 상기 활성 영역들의 피치의 2배인 반도체 소자의 하드 마스크 패턴 형성 방법.
  17. 제 13 항에 있어서,
    상기 제2 패턴들의 피치가 상기 활성 영역들의 피치의 2배인 반도체 소자의 하드 마스크 패턴 형성 방법.
  18. 제 13 항에 있어서,
    상기 제3 식각 마스크 패턴들의 피치가 상기 활성 영역들의 피치의 2배인 반도체 소자의 하드 마스크 패턴 형성 방법.
  19. 제 1 항에 있어서,
    상기 제1 내지 제3 식각 마스크 패턴들은 동일한 챔버 내에서 인-시투 방식으로 형성되는 반도체 소자의 하드 마스크 패턴 형성 방법.
  20. 제 1 항에 있어서,
    상기 제1 식각 공정에 의해 상기 제3 식각 마스크 패턴들과 상기 제1 패턴들이 제거되는 반도체 소자의 하드 마스크 패턴 형성 방법.
KR1020070122648A 2007-11-29 2007-11-29 반도체 소자의 하드 마스크 패턴 형성 방법 KR100932334B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070122648A KR100932334B1 (ko) 2007-11-29 2007-11-29 반도체 소자의 하드 마스크 패턴 형성 방법
US12/132,620 US8133818B2 (en) 2007-11-29 2008-06-04 Method of forming a hard mask pattern in a semiconductor device
JP2008154897A JP2009135407A (ja) 2007-11-29 2008-06-13 半導体素子のハードマスクパターン形成方法
CN2008101252339A CN101447398B (zh) 2007-11-29 2008-06-16 在半导体器件中形成硬掩模图案的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070122648A KR100932334B1 (ko) 2007-11-29 2007-11-29 반도체 소자의 하드 마스크 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20090055819A KR20090055819A (ko) 2009-06-03
KR100932334B1 true KR100932334B1 (ko) 2009-12-16

Family

ID=40676180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070122648A KR100932334B1 (ko) 2007-11-29 2007-11-29 반도체 소자의 하드 마스크 패턴 형성 방법

Country Status (4)

Country Link
US (1) US8133818B2 (ko)
JP (1) JP2009135407A (ko)
KR (1) KR100932334B1 (ko)
CN (1) CN101447398B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012326B2 (en) 2010-08-13 2015-04-21 Samsung Electronics Co., Ltd. Methods for patterning microelectronic devices using two sacrificial layers

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101777493A (zh) * 2010-01-28 2010-07-14 上海宏力半导体制造有限公司 硬掩膜层刻蚀方法
US8153522B2 (en) 2010-03-02 2012-04-10 Micron Technology, Inc. Patterning mask and method of formation of mask using step double patterning
KR101145336B1 (ko) * 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치의 콘택홀 형성방법
US8512938B2 (en) 2010-06-14 2013-08-20 Micron Technology, Inc. Methods of forming a pattern in a material and methods of forming openings in a material to be patterned
US8854865B2 (en) 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101215645B1 (ko) * 2010-12-09 2012-12-26 에스케이하이닉스 주식회사 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법
JP2012253056A (ja) * 2011-05-31 2012-12-20 Toshiba Corp 半導体装置の製造方法
KR20130023995A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
KR101948222B1 (ko) 2012-06-15 2019-02-14 에스케이하이닉스 주식회사 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법
CN103617963A (zh) * 2013-11-13 2014-03-05 上海华力微电子有限公司 一种沟槽优先铜互连制作方法
US9129906B2 (en) * 2013-12-05 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
US20160351799A1 (en) * 2015-05-30 2016-12-01 Applied Materials, Inc. Hard mask for patterning magnetic tunnel junctions
TWI704647B (zh) 2015-10-22 2020-09-11 聯華電子股份有限公司 積體電路及其製程
KR102537525B1 (ko) 2016-05-25 2023-05-26 삼성전자 주식회사 반도체 소자의 패턴 형성 방법
US10032639B2 (en) * 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for improved critical dimension uniformity in a semiconductor device fabrication process
US10026645B2 (en) * 2016-08-31 2018-07-17 Globalfoundries Inc. Multiple patterning process for forming pillar mask elements
KR20180025448A (ko) * 2016-08-31 2018-03-09 세메스 주식회사 기판 처리 장치 및 방법
CN108054085B (zh) * 2017-03-30 2019-03-12 长鑫存储技术有限公司 存储器的制备方法
US10147608B1 (en) * 2017-11-09 2018-12-04 Nanya Technology Corporation Method for preparing a patterned target layer
CN108538835B (zh) * 2018-05-16 2024-02-06 长鑫存储技术有限公司 电容器阵列结构及其制备方法
CN110875313B (zh) * 2018-08-30 2024-06-21 长鑫存储技术有限公司 有源区阵列及其形成方法、半导体器件及其形成方法
US11049721B2 (en) * 2019-07-31 2021-06-29 Tokyo Electron Limited Method and process for forming memory hole patterns

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100595328B1 (ko) * 2004-12-31 2006-06-30 동부일렉트로닉스 주식회사 패턴 형성 방법
KR100734464B1 (ko) * 2006-07-11 2007-07-03 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009056A (ja) 2000-06-22 2002-01-11 Mitsubishi Electric Corp 微細パターン形成方法およびその方法により製造した装置
KR100882409B1 (ko) 2003-06-03 2009-02-05 신에쓰 가가꾸 고교 가부시끼가이샤 반사 방지용 실리콘 수지, 반사 방지막 재료, 이것을 이용한 반사 방지막 및 패턴 형성 방법
KR100574999B1 (ko) * 2004-12-06 2006-04-28 삼성전자주식회사 반도체소자의 패턴 형성방법
KR100657088B1 (ko) 2004-12-30 2006-12-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
KR100771891B1 (ko) * 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100932333B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 및 그 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100595328B1 (ko) * 2004-12-31 2006-06-30 동부일렉트로닉스 주식회사 패턴 형성 방법
KR100734464B1 (ko) * 2006-07-11 2007-07-03 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012326B2 (en) 2010-08-13 2015-04-21 Samsung Electronics Co., Ltd. Methods for patterning microelectronic devices using two sacrificial layers

Also Published As

Publication number Publication date
US20090142932A1 (en) 2009-06-04
US8133818B2 (en) 2012-03-13
CN101447398B (zh) 2011-01-26
CN101447398A (zh) 2009-06-03
JP2009135407A (ja) 2009-06-18
KR20090055819A (ko) 2009-06-03

Similar Documents

Publication Publication Date Title
KR100932334B1 (ko) 반도체 소자의 하드 마스크 패턴 형성 방법
KR100932333B1 (ko) 반도체 소자의 하드 마스크 패턴 및 그 형성 방법
KR100942075B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR100942078B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US7830025B2 (en) Contact layout structure
US7655554B2 (en) Method for eliminating loading effect using a via plug
KR20080099999A (ko) 반도체 소자의 미세 패턴 형성방법
KR100942074B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US9465287B2 (en) Methods of forming patterns for semiconductor device structures
JP2015138914A (ja) 半導体装置の製造方法
US6479355B2 (en) Method for forming landing pad
US9230967B2 (en) Method for forming self-aligned isolation trenches in semiconductor substrate and semiconductor device
WO2024036718A1 (zh) 半导体结构及其形成方法
KR20090072200A (ko) 반도체 소자의 하드 마스크 패턴 형성 방법
KR20110083978A (ko) 반도체 소자의 미세 패턴 형성방법
US20080146030A1 (en) System and method for direct etching
US20240188277A1 (en) Semiconductor structure and manufacturing method thereof
KR20100005602A (ko) 반도체 소자의 게이트 패턴 형성방법
KR100268938B1 (ko) 반도체 메모리 장치의 제조방법
US7943053B2 (en) Method of forming a micro pattern in semiconductor device
KR100258368B1 (ko) 반도체 소자의 콘택 형성방법
KR100338107B1 (ko) 반도체소자의제조방법
KR20070001751A (ko) 반도체 소자 스토리지 노드 콘택의 형성 방법
CN114975285A (zh) 一种位线接触孔和dram的制造方法
KR20080062026A (ko) 컨택 스파이크를 방지하기 위한 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee