JP2015138914A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 加工寸法のバラツキを抑えることができる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板の第１、第２領域上に第１、第２被エッチング層を積層形成し、第１領域の第１被エッチング層上に第１パターンを形成し、第１パターンを覆うＳＷ絶縁膜を形成し、ＳＷ絶縁膜上に埋設膜を形成し、埋設膜とＳＷ絶縁膜をエッチバックして第１パターンの上面を露出させ、埋設膜と第１パターンを選択的に除去して第１被エッチング層を露出させるとともにＳＷ絶縁膜の第１上面より低い位置の第２上面を露出させ、ＳＷ絶縁膜をエッチバックして第２上面下の第１被エッチング層を露出させ、ＳＷ絶縁膜をマスクとして第１被エッチング層を選択的に除去し、第１被エッチング層が除去された第２領域の第２被エッチング層上に第２パターンを形成し、第１被エッチング層と第２パターンをマスクとして、第２エッチング層を選択的に除去する。
【選択図】図１２Ｂ

Description

本発明は、半導体装置の製造方法に関し、特に、ダブルパターニングと呼ばれる技術を利用する半導体装置の製造方法に関する。
液浸露光技術の限界解像度を超える加工寸法を実現する技術として、ダブルパターニング技術が開発された。その一つに自己整合ダブルパターニングリソグラフィ（ＳＡＤＰＬ：Self-aligned Double Patterning Lithography）がある（例えば、特許文献１又は２参照）。
ＳＡＤＰＬでは、まず、コアパターンを形成し、その両側壁にスペーサを形成する。その後、コアパターンを除去し、残ったスペーサをマスクとして利用する。この方法によれば、コアパターンのピッチの１／２ピッチでの加工を実現することが可能になる。ＳＡＤＰＬは、例えば、特許文献３の図２に示されるビット配線１５のような同一パターンが一定の間隔で繰り返し配置される繰り返しパターンを形成する場合に適している。この様な繰り返しパターンの形成にＳＡＤＰＬを用いれば、プロセス最小加工寸法を約２０ｎｍにまで縮小することができる。
特表２０１３−５０２７２６号公報 特開２０１０−０８０９４４号公報 特開２０１２−８４７３８号公報
コアパターンの両側壁へのスペーサの形成は、コアパターンを覆うように全面に形成されたスペーサ膜をエッチバックすることにより行われる。このエッチバックにはドライエッチング装置が用いられる。
ドライエッチング装置は、ウェハの表面に対してイオンが垂直に入射するよう構成されている。しかしながら、実際の装置では、ウェハが搭載されるステージ（電極）の中心方向へ向かってイオンの照射方向が傾く傾向がある。このため、ウェハの周縁部では、ウェハに対して傾きを持って入射するイオンの割合が多くなる。
斜めに入射するイオンの割合が多い領域では、コアパターンの延在方向に応じて、その両側に位置するスペーサフィルムの２つの領域へのイオン照射量に違いが生じることがある。これは、斜めに入射するイオンに対してコアパターンが障害物となるからである。その結果、コアパターンの両側に形成されるスペーサの大きさに違いが生じ、その後の加工寸法にバラツキをもたらす。
したがって、加工寸法のバラツキを抑えることができる半導体装置の製造方法の提供が求められている。
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上の第１と第２の領域上に第１と第２の被エッチング層を積層して形成する工程と、前記半導体基板上の第１の領域上の前記第１の被エッチング層上に第１パターンを形成する工程と、前記第１パターンの上面と側面を覆う様にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜上に埋設膜を形成する工程と、前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程と、前記サイドウォール絶縁膜を残しながら、前記埋設膜と前記第１パターンを選択的に除去して前記第１の被エッチング層を露出させるとともに、既に露出している前記サイドウォール絶縁膜の第１の上面よりも低い位置にある前記サイドウォール絶縁膜の第２の上面を露出させる工程と、前記第１の被エッチング層を残しながら、前記サイドウォール絶縁膜をエッチバックし、前記第２の上面の下に位置する前記第１の被エッチング層を露出させる工程と、前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程と、前記第１の被エッチング層が選択的に除去された前記半導体基板上の第２の領域上にある前記第２の被エッチング層上に第２パターンを形成する工程と、前記第１の被エッチング層と前記第２パターンをマスクとして、前記第２のエッチング層を選択的に除去する工程と、を有する事を特徴とする。
本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上の第１と第２の領域上に第１と第２の被エッチング層を積層して形成する工程と、前記半導体基板上の第１の領域上の前記第１の被エッチング層上に、第１方向に延伸するライン部が前記第１方向とは垂直な第２方向に繰り返し配置された平行パターンを構成する第１パターンを形成する工程と、前記第１パターンの上面と側面を覆う様にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜上に埋設膜を形成する工程と、前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程と、前記サイドウォール絶縁膜を残しながら、前記埋設膜と前記第１パターンを選択的に除去して前記第１パターンが配置された以外の領域に前記サイドウォール絶縁膜を露出させる工程と、前記第１の被エッチング層を残しながら、前記サイドウォール絶縁膜が露出した領域内に前記第１の被エッチング層が露出する様に前記サイドウォール絶縁膜の一部をエッチバックする工程と、前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程と、前記第１の被エッチング層が選択的に除去された前記半導体基板上の第２の領域上にある前記第２の被エッチング層上に第２パターンを形成する工程と、前記第１の被エッチング層と前記第２パターンをマスクとして、前記第２のエッチング層を選択的に除去する工程と、を有する事を特徴とする。
本発明のさらに他の実施の形態に係る半導体装置の製造方法は、半導体基板上に第１と第２の被エッチング層を積層して形成する工程と、前記半導体基板上に平行に走る複数のライン状の蛇行パターンであって、前記複数のライン状の蛇行パターンの各々が一定周期の蛇行を複数回有する第１パターンを形成する工程と、前記第１パターンの上面と側面を覆う様にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜上に埋設膜を形成する工程と、前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程と、前記サイドウォール絶縁膜を残しながら、前記埋設膜と前記第１パターンを選択的に除去して前記第１の被エッチング層を露出させるとともに、既に露出している前記サイドウォール絶縁膜の第１の上面よりも低い位置にある前記サイドウォール絶縁膜の第２の上面を露出させる工程と、前記第１の被エッチング層を残しながら、前記サイドウォール絶縁膜をエッチバックし、前記第２の上面の下に位置する前記第１の被エッチング層を露出させる工程と、前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程と、前記第１の被エッチング層をマスクとして、前記第２のエッチング層を選択的に除去する工程と、を有する事を特徴とする。
本発明によれば、加工寸法のバラツキを抑えた半導体装置の製造方法を提供することができる。
関連する半導体装置の製造方法を説明するための断面図である。 図１Ａに示す工程に続く工程を説明するための断面図である。 図１Ｂ１に対応する平面図である。 図１Ｂ１及び図１Ｂ２に示す工程に続く工程を説明するための断面図である。 図１Ｃに示す工程に続く工程を説明するための断面図である。 図１Ｄ１に対応する平面図である。 図１Ｄ１及び図１Ｄ２に示す工程に続く工程を説明するための断面図である。 図１Ｅ１に対応する平面図である。 図１Ｅ１及び図１Ｅ２に示す工程に続く工程を説明するための断面図である。 図１Ｆ１に対応する平面図である。 図１Ｆ１及び図１Ｆ２に示す工程に続く工程を説明するための断面図である。 図１Ｇ１に対応する平面図である。 図１Ｇ１及び図１Ｇ２に示す工程に続く工程を説明するための断面図である。 図１Ｈに示す工程に続く工程を説明するための断面図である。 図１Ｉ１に対応する平面図である。 発明者による改善技術に係る半導体装置の製造方法を説明するための断面図である。 図２Ａに示す工程に続く工程を説明するための断面図である。 図２Ｂに示す工程に続く工程を説明するための断面図である。 図２Ｃに示す工程に続く工程を説明するための断面図である。 図２Ｄに示す工程に続く工程を説明するための断面図である。 図２Ｅに示す工程に続く工程を説明するための断面図である。 図２Ｆに示す工程に続く工程を説明するための断面図である。 図２Ｇに示す工程に続く工程を説明するための断面図である。 改善技術において問題が生じる理由を説明するための図であって、図２Ｃに示す工程に対応する工程を説明するための断面図である。 図３Ｃに示す工程に続く工程を説明するための断面図である。 図３Ｄに示す工程に続く工程を説明するための断面図である。 図３Ｅに示す工程に続く工程を説明するための断面図である。 図３Ｆに示す工程に続く工程を説明するための断面図である。 図３Ｇに示す工程に続く工程を説明するための断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図である。 図４Ａに示す工程に続く工程を説明するための断面図である。 図４Ｂ１に対応する平面図である。 図４Ｂ１及び図４Ｂ２に示す工程に続く工程を説明するための断面図である。 図４Ｃに示す工程に続く工程を説明するための断面図である。 図４Ｄに示す工程に続く工程を説明するための断面図である。 図４Ｅに示す工程に続く工程を説明するための断面図である。 図４Ｆ１に対応する平面図である。 図４Ｆ１及び図４Ｆ２に示す工程に続く工程を説明するための断面図である。 図４Ｇ１に対応する平面図である。 図４Ｇ１及び図４Ｇ２に示す工程に続く工程を説明するための断面図である。 図４Ｈに示す工程に続く工程を説明するための断面図である。 図４Ｉ１に対応する平面図である。 図４Ｉ１及び図４Ｉ２に示す工程に続く工程を説明するための断面図である。 図４Ｊ１に対応する平面図である。 図４Ｊ１及び図４Ｊ２に示す工程に続く工程を説明するための断面図である。 図４Ｋ１に対応する平面図である。 図４Ｋ１及び図４Ｋ２に示す工程に続く工程を説明するための断面図である。 図４Ｌ１に対応する平面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法が適用される半導体装置を模式的に示す平面図である。 図５に示す半導体装置の一部分の概略構成を示す平面図である。 図６ＡにおけるＩ−Ｉ’線断面図である。 図６ＡにおけるII−II’線断面図である。 図６ＡにおけるIII−III’−III”線断面図である。 図６ＡにおけるIV−IV’線断面図である。 図５及び図６Ａ〜図６Ｅに示す半導体装置の製造工程を説明するための図であって、図６Ａの破線で示す領域に対応する部分を示す平面図である。 図７ＡにおけるＩ−Ｉ’線断面図である。 図７ＡにおけるII−II’線断面図である。 図７ＡにおけるIII−III’線断面図である。 図７ＡにおけるIV−IV’線断面図である。 図７Ａ〜図７Ｅに示す工程に続く工程を説明するための平面図である。 図８ＡにおけるＩ−Ｉ’線断面図である。 図８ＡにおけるII−II’線断面図である。 図８ＡにおけるIII−III’線断面図である。 図８ＡにおけるIV−IV’線断面図である。 図８Ａ〜図８Ｅに示す工程に続く工程を説明するための平面図である。 図９ＡにおけるＩ−Ｉ’線断面図である。 図９ＡにおけるII−II’線断面図である。 図９ＡにおけるIII−III’線断面図である。 図９ＡにおけるIV−IV’線断面図である。 図９Ａ〜図９Ｅに示す工程に続く工程を説明するための平面図である。 図１０ＡにおけるＩ−Ｉ’線断面図である。 図１０ＡにおけるII−II’線断面図である。 図１０Ａ〜図１０Ｃに示す工程に続く工程を説明するための平面図である。 図１１ＡにおけるＩ−Ｉ’線断面図である。 図１１ＡにおけるII−II’線断面図である。 図１１Ａ〜図１１Ｃに示す工程に続く工程を説明するための平面図である。 図１２ＡにおけるＩ−Ｉ’線断面図である。 図１２ＡにおけるII−II’線断面図である。 図１２Ａ〜図１２Ｃに示す工程に続く工程を説明するための平面図である。 図１３ＡにおけるＩ−Ｉ’線断面図である。 図１３ＡにおけるII−II’線断面図である。 図１３Ａ〜図１３Ｃに示す工程に続く工程を説明するための平面図である。 図１４ＡにおけるＩ−Ｉ’線断面図である。 図１４ＡにおけるII−II’線断面図である。 図１４Ａ〜図１４Ｃに示す工程に続く工程を説明するための平面図である。 図１５ＡにおけるＩ−Ｉ’線断面図である。 図１５ＡにおけるII−II’線断面図である。 図１５Ａ〜図１５Ｃに示す工程に続く工程を説明するための平面図である。 図１６ＡにおけるＩ−Ｉ’線断面図である。 図１６ＡにおけるII−II’線断面図である。 図１６ＡにおけるIII−III’線断面図である。 図１６Ａ〜図１６Ｄに示す工程に続く工程を説明するための平面図である。 図１７ＡにおけるＩ−Ｉ’線断面図である。 図１７ＡにおけるII−II’線断面図である。 図１７ＡにおけるIII−III’線断面図である。 図１７Ａ〜図１７Ｄに示す工程に続く工程を説明するための平面図である。 図１８ＡにおけるＩ−Ｉ’線断面図である。 図１８ＡにおけるII−II’線断面図である。 図１８ＡにおけるIII−III’線断面図である。 図１８Ａ〜図１８Ｄに示す工程に続く工程を説明するための平面図である。 図１９ＡにおけるＩ−Ｉ’線断面図である。 図１９ＡにおけるII−II’線断面図である。 図１９ＡにおけるIII−III’線断面図である。 図１９ＡにおけるIV−IV’線断面図である。 図１９Ａ〜図１９Ｅに示す工程に続く工程を説明するための平面図である。 図２０ＡにおけるＩ−Ｉ’線断面図である。 図２０ＡにおけるII−II’線断面図である。 図２０ＡにおけるIII−III’線断面図である。 図２０ＡにおけるIV−IV’線断面図である。 図２０Ａ〜図２０Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるＩ−Ｉ’線に対応する位置の断面図である。 図２０Ａ〜図２０Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるII−II’線に対応する位置の断面図である。 図２０Ａ〜図２０Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるIII−III’線に対応する位置の断面図である。 図２０Ａ〜図２０Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるIV−IV’線に対応する位置の断面図である。 図２１Ｂ〜図２０Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるＩ−Ｉ’線に対応する位置の断面図である。 図２１Ａ〜図２１Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるII−II’線に対応する位置の断面図である。 図２１Ａ〜図２１Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるIII−III’線に対応する位置の断面図である。 図２１Ａ〜図２１Ｅに示す工程に続く工程を説明するための図であって、図２０ＡにおけるIV−IV’線に対応する位置の断面図である。 ビット線を蛇行させる理由の一つを説明するための平面図である。 図２３ＡのＩ−Ｉ’線断面図である。 図２３Ｂに示す工程に続く工程によって得られる被エッチング基材の状態を示す断面図である。 左図はレチクル作成時の描画図面、右図は対応するウェハ上の転写パターンを示す図である。 左図はレチクル作成時の描画図面、右図は対応するウェハ上の転写パターンを示す図であって、図２５Ａよりも描画単位が大きい場合を示す図である。
本発明の理解を容易にするため、まず、発明者が検討した関連技術とその問題点について説明する。
図１Ａ〜図１Ｉ２は、特許文献２に記載された技術に類似する関連技術に係るダブルパターニング技術を用いた半導体装置の製造方法（マスク形成工程）を説明するための図である。
まず、図１Ａに示すように、被エッチング基材１０１上にα−Ｃ（アモルファスカーボン）膜１０２、シリコン窒化膜１０３、第１反射防止膜（ＢＡＲＣ：Bottom Anti-Reflection Coating）１０４、第２反射防止膜（Ｓｉ含有ＢＡＲＣ）１０５及びＡｒＦエキシマレーザ用レジストパターン（ＡｒＦレジストパターン）１０６を順次積層形成する。ここで、被エッチング基材１０１は、半導体基板又はその上に形成された半導体層若しくは金属層等である。
次に、図１Ｂ１及び図１Ｂ２に示すように、ＡｒＦレジストパターン１０６をマスクとして、第２反射防止膜１０５をエッチングし、続けて第１反射防止膜１０４をエッチングする。その後、ＡｒＦレジストパターン１０６及び第２反射防止膜１０５は、除去される。パターンが転写された第１反射防止膜１０４が（有機膜）コアパターン１０４ａとなる。なお、図１Ｂ１は、図１Ｂ２のＩ−Ｉ’線断面図である（以降に参照する他の図についても同様である）。
次に、図１Ｃに示すように、コアパターン１０４ａを覆うように全面にスペーサフィルム１０７を堆積させる。スペーサフィルム１０７としてＭＬＤ（Molecular Layer Deposition）法を用いて比較的低温（３００℃程度）で形成したシリコン酸化膜（ＭＬＤ酸化膜）を用いることができる。
次に、図１Ｄ１及び図１Ｄ２に示すように、コアパターン１０４ａの両側壁にスペーサ１０７ａが残るように、スペーサフィルム１０７をエッチバックする。それから、図１Ｅ１及び図１Ｅ２に示すように、コアパターン１０４ａを除去する。
次に、図１Ｆ１及び図１Ｆ２に示すように、ＫｒＦエキシマレーザ用レジストパターン（ＫｒＦレジストパターン）１０８を形成する。そして、図１Ｇ１及び図１Ｇ２に示すように、スペーサ１０７ａの不要部分をエッチング除去しスペーサパターン１０７ｂを形成する。その後、ＫｒＦレジストパターン１０８を除去する。こうして形成されたスペーサパターン１０７ｂのピッチ（配置間隔）は、コアパターン１０４ａのピッチよりも小さい。スペーサパターン１０７ｂのピッチが均一になるようにコアパターン１０４の幅寸法等を設定すれば、そのピッチは、コアパターン１０４ａのピッチの１／２になる。
次に、図１Ｈに示すように、スペーサパターン１０７ｂをマスクとしてシリコン窒化膜１０３をエッチングし、シリコン窒化膜パターン１０３ａを形成する。続いて、図１Ｉ１及び図１Ｉ２に示すように、シリコン窒化膜パターン１０３ａをマスクとしてα−Ｃ膜１０２をエッチングし、α−Ｃ膜パターン１０２ａを形成する。
この後、α−Ｃ膜パターン１０２ａをマスクとして被エッチング基材１０１のエッチングが行われる。
上述した関連技術では、スペーサフィルム１０７の加工が、シリコン窒化膜１０３の上で行われる。ところが、シリコン窒化膜１０３は、スペーサフィルム１０７として用いられるＭＬＤ酸化膜に対して十分に高いエッチング選択比を有していない。そのため、ＭＬＤ酸化膜をエッチングする際には、シリコン窒化膜１０３のエッチングレートをできるだけ低く抑えるようなエッチング条件が採用される。しかしながら、シリコン窒化膜１０３のエッチングを抑えようとすればするほど、ＭＬＤ酸化膜のエッチングは等方的に進行するようになる。このため、エッチング条件を最適化したとしても、スペーサ１０７ａ（スペーサパターン１０７ｂ）の断面形状は、図１Ｄ１に見られるようなテーパ形状になってしまう。
スペーサパターン１０７ｂの断面形状は、それをマスクとして行われるシリコン窒化膜１０３の加工精度及びその後のα−Ｃ膜１０２の加工精度に大きく影響する。つまり、スペーサパターン１０７ｂの断面形状は、図１Ｈに示すシリコン窒化膜パターン１０３ａの幅寸法Ｌに、ＬｍｉｎからＬｍａｘまでの大きなバラツキを生じさせる原因となる。同様に、スペーサパターン１０７ｂの断面形状は、シリコン窒化膜パターン１０３ａの間隔Ｓ１（コアパターン１０４ａが形成されていた領域に対応）及びＳ２（コアパターン１０４ａが形成されていなかった領域に対応）についてもそれぞれバラツキを生じさせる原因となる。そして、シリコン窒化膜パターン１０３ａに生じた寸法及び間隔のバラツキは、そのままα−Ｃ膜パターン１０２ａの寸法及び間隔に引き継がれる。
発明者による測定では、シリコン窒化膜パターン１０３ａに生じる寸法Ｌ及び間隔Ｓ１，Ｓ２のバラツキは、いずれも６ｎｍ程度であった。したがって、上述した関連技術は、プロセス最小加工寸法を２０ｎｍとする製品の製造への適用は極めて困難である。
そこで、発明者は検討を重ね、改善技術を得た。この改善技術では、第１反射防止膜１０４とシリコン窒化膜１０３との間にシリコン層（α−Ｓｉ膜やポリシリコン膜、又は、それらの積層膜）を介在させる。シリコン層は、ＭＬＤ酸化膜に対して十分大きなエッチング選択比を示す。それゆえ、シリコン層をほとんどエッチングすることなく、ＭＬＤ酸化膜を異方性エッチングすることが可能となる。
図２Ａ〜図２Ｈは、改善技術に係るダブルパターニング技術を用いたマスク形成工程を説明するための図である。ここで、図１Ａ〜図１Ｉ２に示す構成要素と同一のものには同一の参照番号を付し、その説明を省略する。
図２Ａに示すように、この改善技術では、シリコン窒化膜１０３と第１反射防止膜１０４との間にα−Ｓｉ（アモルファスシリコン）膜２０１が形成されている。
図２Ｂ〜図２Ｅに示すように、関連技術と同様の工程を経て、スペーサ１０７ａを形成する。
次に、図２Ｆに示すように、スペーサ１０７ａをマスクとしてα−Ｓｉ膜２０１をエッチングしα−Ｓｉ膜パターン２０１ａを形成する。
次に、図２Ｇに示すようにスペーサ１０７ａを除去する。このあと、関連技術においてスペーサ１０７ａの不要部分を除去したのと同様の工程により、α−Ｓｉ膜パターン２０１ａの不要部分を除去し、ラインアンドスペースパターンを構成するα−Ｓｉ膜パターン２０１ｂを得る。そして、α−Ｓｉ膜パターン２０１ｂをマスクとしてシリコン窒化膜１０３をエッチングしてシリコン窒化膜パターンを形成し、さらにα−Ｓｉ膜パターン２０１ｂ及びシリコン窒化膜パターンをマスクとしてα−Ｃ膜１０２をエッチングする。こうして、図２Ｈに示すようにα−Ｃ膜パターン１０２ａを形成する。
上述した改善技術によれば、図２Ｄに示すように、スペーサ１０７ａの断面形状は、その側壁が垂直に立つようになる。換言すると、スペーサ１０７ａの断面形状は、矩形に近づく。その結果、スペーサパターン１０７ｂの寸法Ｌ及びその間隔Ｓ１，Ｓ２のバラツキは、２ｎｍ程度に減少した。これは、プロセス最小加工寸法を２０ｎｍとする製品の製造への適用が可能なレベルである。
しかしながら、発明者らはこの改善技術によって形成した第１マスクの寸法バラツキが、ウェハ上の形成位置によって異なることに気づいた。
詳述すると、スペーサフィルム１０７として用いられるＭＬＤ酸化膜のエッチバックには、ドライエッチング装置が用いられる。ドライエッチング装置は、ウェハの表面に対してイオンが概して垂直に入射するよう構成されている。しかしながら、実際には、イオンは、ウェハが載置される対向電極の中心へ向かう傾向がある。このため、ウェハの周縁部では、傾きを持って入射するイオンの割合が多い。
図３Ｄは、図２Ｄに対応する図である。イオンの照射方向が、図３Ｃに矢印Ａで示すように傾いている場合、スペーサフィルム１０７のコアパターン１０４ａの右側に位置する部分３０１と左側に位置する部分３０２とでは、イオンの照射量に差が生じる。これは、コアパターン１０４ａがイオン照射時の障害物として作用するからである。そして、スペーサフィルム１０７の各部におけるイオン照射量の差は、エッチング量の差となり、図３Ｄ〜３Ｆに示すように、スペーサ１０７ａの幅及び間隔のバラツキとなって表れる。スペーサ１０７ａの幅及び間隔のバラツキは、α−Ｓｉ膜パターン２０１ｂへ引き継がれ、さらにシリコン窒化膜１０３からα−Ｃパターン１０２ａへと引き継がれる（図３Ｇ及び図３Ｈ）。
発明者による実験によれば、ウェハの中心部において２ｎｍ程度であったスペーサパターン１０７ｂの幅（Ｌ１，Ｌ２）及び間隔（Ｓ１，Ｓ２）のバラツキが、ウェハの周辺部では５ｎｍ程度に拡大されることが確認された。即ち、ウェハの周辺部では、コアパターン１０４ａの左側に位置するスペーサパターン１０７ｂの幅Ｌ１が、ウェハ中心部のものより広くなり、コアパターン１０４ａの右側に位置するスペーサパターン１０７ｂの幅Ｌ２が、ウェハ中心部のものより狭くなることが確認された。また、スペーサパターン１０７ｂの間隔Ｓ１は、コアパターン１０４ａの幅に一致するため、ウェハ中心部のものと変わらなかったが、間隔Ｓ２はスペーサパターン１０７ｂの幅Ｌ１，Ｌ２に依存するため、ウェハ中心部のものより広がっていた。このように、ウェハの周辺部では、スペーサパターン１０７ｂの幅Ｌ１．Ｌ２及び間隔Ｓ１、Ｓ２のばらつきが大きいので、上記改善技術を利用しても、ウェハの周辺部に形成された半導体装置は不良品となり、製造歩留まりの低下の要因となり得る。
そこで、ウェハ全面に亘ってスペーサパターンの寸法バラツキを抑えることができる半導体装置の製造方法の提供が求められている。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図４Ａ〜図４Ｌ２は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。各図において関連技術又は改善技術と共通する要素には同一の参照番号を付してある。
本実施の形態に係る半導体装置の製造方法の特徴は、上述した改善技術に加え、スペーサフィルム１０７の形成後の有機膜（４０１、図４Ｄ参照）形成工程を有している点にある。有機膜を形成することにともない、本実施の形態では、スペーサフィルム１０７のエッチバックを２回に分けて行う。１回目のエッチバック（第１エッチバック）は、有機膜とスペーサフィルム１０７のエッチングレートを一致させるように、コアパターン１０４ａの最上面が露出するまで行う（図４Ｅ）。２回目のエッチバック（第２エッチバック）は、有機膜とコアパターン１０４ａを除去した後、スペーサフィルム１０７により覆われていた部分（コアパターン１０４ａの間のスペース部）にα−Ｓｉ膜２０１が露出するまで行う（図４Ｆ１）。このように本実施の形態では、公知のダブルパターニング技術とは異なる工程を含んでいる。そこで、以下では、コアパターンのピッチより小さいピッチのスペーサパターンを形成する工程を、ピッチ縮小（又は半減）プロセスと呼ぶことがある。
以下、本実施の形態に係る半導体装置の製造方法について詳述する。
まず、改善技術と同様の工程によりスペーサフィルム１０７の形成まで行う（図４Ａ〜図４Ｃ）。
ここで、α−Ｃ膜１０２及びシリコン窒化膜１０３は、ともにプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。また、これらの膜厚は、それぞれ１８０ｎｍ，５５ｎｍとすることができる。
α−Ｓｉ膜（第１マスク層）２０１は、ＬＰＣＶＤ（Low Pressure ＣＶＤ）法あるいはプラズマＣＶＤ法を用いて形成でき、またその膜厚は、５０ｎｍとすることができる。
第１反射防止膜１０４、第２反射防止膜１０５及びＡｒＦレジストパターン１０６となるレジスト膜は、スピンコーターを用いて形成することができる。第１反射防止膜１０４としては、ＢＡＲＣとして知られる有機膜を、第２反射防止膜１０５としては、Ｓｉを含有させた無機膜を用いることができる。第１反射防止膜１０４、第２反射防止膜１０５及びレジスト膜（１０６）の膜厚は、順に、１００ｎｍ、３２ｎｍ、９０ｎｍとすることができる。
ＡｒＦレジストパターン１０６は、公知のフォトリソグラフィ技術を用いてレジスト膜を露光、現像して形成される。ＡｒＦレジストパターン１０６は、ライン部の幅２０ｎｍ、スペース部の幅６０ｎｍのラインアンドスペースとすることができる。図４Ａには、図の表裏方向（第１方向）に延伸し、図の左右方向（第１方向）に等間隔で配置された３本のライン部を含むＡｒＦレジストパターン１０６の例が示されている。
コアパターン１０４ａの形成、即ち、第１反射防止膜１０４のエッチングには、酸素を主成分とするエッチングガスを用いるドライエッチングが利用できる。酸素ガスを用いることで、有機物を対象とするエッチングを行うことができる。なお、コアパターン１０４ａは、ＡｒＦレジストパターン１０６をそのまま転写した形に形成される。図４Ｂ２には、図の上下方向（第１方向）に延伸し、図の左右方向（第２方向）に等間隔に配置された３本のライン部を含むＡｒＦレジストパターン１０６の例が示されている。
スペーサフィルム１０７として、ＭＬＤ酸化膜を用いることができる。ＭＬＤ酸化膜は、コアパターン１０４ａの上面及び側面と、コアパターン１０４ａにより規定されるスペース部の底部（α−Ｓｉ膜２０１の表面の一部）を覆うように、全面に形成される。スペーサフィルム１０７は、コアパターン１０４ａ同士の間、即ちスペース部を完全に埋め込まない膜厚、例えば膜厚２０ｎｍで形成する。なお、スペーサフィルム１０７はサイドウォール絶縁膜とも呼ばれる。
次に、図４Ｄに示すように、有機膜（ＢＡＲＣ:Bottom Anti-Reflection Coating）４０１を、例えばスピンコーターを用いて塗布形成する。有機膜４０１は、コアパターン１０４ａのスペース部を完全に埋め込むように形成する。
次に、有機膜４０１とスペーサフィルム１０７のエッチングレートが等しくなるようにドライエッチング条件を設定し、有機膜４０１をエッチバックする（第１エッチバック）。このエッチバックは、有機膜４０１とスペーサフィルム１０７とコアパターン１０４ａの最上面の高さ位置が互いに一致するように行う。つまり、図４Ｅに示すように、コアパターン１０４ａの上面が露出するまで行う。このドライエッチングには、ＣＨ４、Ｏ２及びＡｒを含むガスを用いることができる。
第１エッチバックは、エッチング対象である有機膜４０１の表面に凹凸が実質上存在しない状態で開始され、有機膜４０１とスペーサフィルム１０７のエッチングレートが等しい条件で継続される。このため、第１エッチバックは、イオンの入射角度に拘らずウェハの全面において均等に進行する。つまり、そのパターンがウェハの中心部に形成されるか周辺部に形成されるかに拘らず、実質的に同一の形状を形成することができる。
次に、図４Ｆ１及び図４Ｆ２に示すように、スペーサフィルム１０７を残すように、有機膜４０１とコアパターン１０４ａを選択的にエッチングし除去する。このエッチングは、酸素ガスを主に用いるドライエッチングにより、有機物が反応する様に設定することで実現できる。
有機膜４０１とコアパターン１０４ａを除去したことにより、ＡｒＦレジストマスク１０６（又はコアパターン１０４ａ）が形成されていた領域に対応する領域においてα−Ｓｉ膜２０１が露出する。また、先に露出していたスペーサフィルム１０７の上面（第１の上面１０７ｃ）よりも低い位置にある上面（第２の上面１０７ｄ）も露出する。
次に、図４Ｇに示すように、スペーサフィルム１０７を選択的に異方性のドライエッチングでエッチバックし、スペーサ１０７ａを形成する（第２エッチバック）。このエッチバックは、コアパターン１０４ａのスペース部であった領域にα−Ｓｉ膜２０１が露出するまで行う。換言すると、スペーサフィルム１０７の第２の上面に対応する領域にα−Ｓｉ膜２０１が露出するまで、あるいは、第１エッチバック後にスペーサフィルム１０７が残留していた領域内にα−Ｓｉ膜２０１が露出するまで行う。
このエッチングは、コアパターン１０４ａが除去された後に行われるので、イオンの照射方向の傾きの影響は、改善技術に比べて著しく小さい。したがって、パターンがウェハの中心部に形成されるか周辺部に形成されるかによって生じる寸法バラツキの差は著しく抑制される。即ち、ウェハの周辺部に形成されたパターンの寸法バラツキは、ウェハの中心部に形成されたパターンの寸法バラツキと実質上同程度に抑制される。その結果、スペーサ１０７ａのライン部分（第１方向に延伸する部分）は、第２方向に等ピッチかつ等間隔に配置される。
第２エッチバックでは、ＣｘＦｙ系のガスを主とするエッチングガスを使用することができる。ＣｘＦｙ系のガスを用いることにより、α−Ｓｉ膜２０１を殆どエッチングすることなくＭＬＤ酸化膜であるスペーサフィルム１０７をエッチングバックできる。しかも、スペーサ１０７ａとなるＭＬＤ酸化膜の側壁がテーパ状にならない様に、強い異方性を持たせたエッチングも容易に実現できる。即ち、スペーサ１０７ａの断面形状を矩形に近づけることができる。
以上のようにスペーサフィルム１０７のエッチバックは２度に分けて行われるが、得られたスペーサ１０７ａの平面形状は、改善技術と同様である。即ち、図４Ｇ２に示すように、コアパターン１０４ａが形成されていた領域を取り囲むような細長いフレーム形状の集合体となる。
次に、図４Ｈに示すように、スペーサ１０７ａをマスクとしてα−Ｓｉ膜２０１をドライエッチングする。このドライエッチングでは、ＨＢｒとＣｌ２の混合ガスを主成分とするエッチングガスを使用することで、α−Ｓｉ膜２０１を選択的にエッチングする。
ここで、スペーサ１０７ａの幅Ｌ１，Ｌ２及び間隔Ｓ１，Ｓ２は、スペーサ１０７ａの形成位置による影響を受けておらず、ウェハの周辺部においてもウェハの中心部と同じ精度で形成されている。つまり、スペーサ１０７ａの幅Ｌ１，Ｌ２及び間隔Ｓ１，Ｓ２のばらつきは、ウェハの中心部だけでなく、ウェハの周辺部においても２ｎｍ程度以下である。この寸法精度は、そのまま、α−Ｓｉ膜２０１にも引き継がれる。
次に、図４Ｉ１及び図４Ｉ２に示すように、フッ酸系の薬液を使って、スペーサ１０７ａを選択的に除去する。この時、シリコン窒化膜１０３も僅かにエッチングされる。こうして、シリコン窒化膜１０３上に、コアパターン１０４ａが形成されていた領域を取り囲む様な細長いフレーム形状のα−Ｓｉ膜パターン２０１ａが形成される。
次に、α−Ｓｉ膜パターン２０１ａを、その両端部を除いて覆うようにＫｒＦレジストパターン１０８を形成する。
次に、α−Ｓｉ膜パターン２０１ａのＫｒＦレジストパターン１０８でマスクされていない部分（両端部）をドライエッチングにより選択的に除去する。このドライエッチングには、ＨＢｒとＣｌ２の混合ガスを主成分とするエッチングガスを用いることができる。この後、酸剥離液（Ｈ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏ）を用いてＫｒＦレジストパターン１０８を除去する。
こうして、図４Ｋ１及び図４Ｋ２に示すような、ラインアンドスペースパターンを構成するα−Ｓｉ膜パターン２０１ｂが得られる。理想的には、α−Ｓｉ膜パターン２０１ｂの幅は、ＡｒＦレジストパターン１０６のライン幅に等しい２０ｎｍとなり、間隔（スペース幅）も２０ｎｍとなる。
次に、α−Ｓｉ膜パターン２０１ｂをマスクとして、シリコン窒化膜１０３を選択的にドライエッチングし、シリコン窒化膜パターンを得る。続いて、α−Ｓｉ膜パターン２０１ｂ及びシリコン窒化膜パターンをマスクとしてα−Ｃ膜１０２を選択的にドライエッチングし、図４Ｌ１及び図４Ｌ２に示すようなα−Ｃ膜１０２ａを得る。
シリコン窒化膜１０３のドライエッチングには、ＣｘＦｙ系ガスを主成分とするエッチングガスを用いることができる。また、α−Ｃ膜１０２のドライエッチングには、ＣｘＦｙ系ガスにＡｒガスを加えたガスを主成分とするエッチングガスを使用することができる。
なお、α−Ｃ膜１０２のエッチング中に、α−Ｓｉ膜パターン２０１ｂは消滅し、シリコン窒化膜パターンも全て又はほとんどが消滅する。このとき、シリコン窒化膜パターンが残存しても、その後の工程において大きな問題となはならない。
この後、最終的に得られたα−Ｃ膜パターン１０２ａをマスクとして被エッチング基材１０１をエッチングする等の工程を実施する。
以上述べたように、本実施の形態によれば、有機膜４０１利用する第１エッチバックと、コアパターン除去後に行う第２エッチバックとにより、スペーサフィルム１０７のエッチバックを行うようにしたことで、パターン形成領域がウェハの中心部か周辺部かに拘らず、パターンを実質的に同一の寸法精度で形成することができる。
次に、図５乃至図２２Ｅを参照して、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。ここでも、関連技術又は改善技術と共通する要素には同一の参照番号を付してある。
まず、本実施の形態が適用される半導体装置について説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示する。
図５は、半導体装置（ＤＲＡＭ）５００の概略構成を示す図である。図示のように、半導体装置５００は、配列形成された複数（ここでは１６個）のメモリセル領域５１０（第１の領域）と、その周囲にある周辺回路領域５２０（第２の領域）とを有している。メモリセル領域５１０には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びキャパシタを含む複数のメモリセルが形成されている。また、周辺回路領域５２０には、メモリセルへのアクセス制御や外部回路との入出力制御を行なう回路が形成されている。
図６Ａは、メモリセル領域５１０の一部とそれに隣接する周辺回路領域５２０の一部の概略構成を示す図である。視認性を考慮して上層側に形成されるメタル配線層等は省略されている。
メモリセル領域５１０は、第１活性領域５１１、埋め込みゲート５１２、ビット線５１３、ビットコンタクト５１４、容量コンタクト５１５、キャパシタ５１６及び第１周辺コンタクト５１７を備えている。
複数の第１活性領域５１１は、Ｘ方向及びＹ方向に配列されている。各第１活性領域５１１の平面形状は、Ｙ方向（第１の方向）に対して傾きを有するθ方向に長い楕円形である。
複数の埋め込みゲート５１２は、Ｘ方向（第２の方向）に延在し、Ｙ方向に繰り返し配置されている。具体的には、Ｘ方向に並ぶ第１活性領域５１１の列毎に一対の埋め込みゲート５１２が設けられている。埋め込みゲート５１２は、各第１活性領域５１１を３つの領域（中央及びその両側）に分割するように形成されている。なお、第１活性領域の中央領域がトランジスタのソース（又はドレイン）として機能し、両側領域が夫々ドレイン（又はソース）として機能する。
複数のビット線５１３は、概ねＹ方向に延在し、Ｘ方向に等間隔で繰り返し配置されている。各ビット線５１３は、Ｙ方向に並ぶ第１活性領域５１１の列に対応している。また、各ビット線５１３は、対応する列の各第１活性領域５１１の中央領域の上方を通過するように蛇行している。
複数のビットコンタクト５１４は、複数の第１活性領域５１１にそれぞれ対応している。各ビットコンタクト５１４は、対応する第１活性領域５１１の中央領域上に設けられる。各第１活性領域５１１の中央領域はビットコンタクト５１４を介して対応するビット線５１３に電気的に接続されている。
複数対の容量コンタクト５１５は、複数の第１活性領域５１１にそれぞれ対応している。各対の容量コンタクト５１５は、対応する第１活性領域の両側領域の上に設けられている。また、各容量コンタクト５１５上にはそれぞれキャパシタ５１６が形成されている。第１活性領域５１１の両側領域は、それぞれ容量コンタクト５１５を介してキャパシタ５１６の下部電極と電気的に接続されている。なお、ビット線５１３の蛇行は、容量コンタクト５１５に含まれる容量コンタクトプラグと第１活性領域５１１との接触面積を増大させるためである。また、ビット線５１３の蛇行は、作製プロセスにおけるマスクパターンの倒れ防止のためでもある。ビット線５１３のパターン形成に用いられるマスクパターンは、その長さが数十μｍに及び、且つ断面のアスペクト比（縦の長さ／横の長さ）が５を超えることがある。その様なマスクパターン（１０２ａ）が、図２３Ａと図２３Ｂに示した様に直線的に形成されていると、倒れが発生しやすい。一旦、マスクパターン（１０２ａ）に倒れが発生すると、倒れ発生部分は、図２４に示される様に、被エッチング層（１０１）の加工に影響を与える事になる（寸法が太くなる）。この対策として、マスクパターンを、直線ではなく蛇行して形成する事で、倒れに対する抗力を持たせるように工夫したものである。これにより、倒れ起因の寸法エラーを完全に防止可能となっている。
複数の第１周辺コンタクト５１７は、各ビット線５１３のいずれか一方の端部に設けられている。図では、複数のビット線５１３の一方の端部に一つ置きに第１周辺コンタクト５１７が設けられている。第１周辺コンタクト５１７は、対応するビット線を周辺回路領域５２０のＷ（タングステン）配線５２３に電気的に接続する。
周辺回路領域５２０には、第２活性領域５２１、周辺ゲート５２２、Ｗ配線５２３、第２周辺コンタクト５２４及び第３周辺コンタクト５２５が含まれる。
第２活性領域５２１は、第１活性領域５１１に比べて著しく大きい。各第２活性領域５２１は、一対の周辺ゲート５２２により３つの領域（中央と両側）に分割されている。
各周辺ゲート５２２は、隣接する４つの第２活性領域５２１を跨ぐように形成されている。
Ｗ配線５２３は、第１〜第３周辺コンタクト間を接続したり、各配線層間を接続したりするために用いられる。
第２周辺コンタクト５２４は、Ｗ配線５２３のいずれかと周辺ゲート５２２のいずれかとの接続に用いられ、第３周辺コンタクト５２５は、Ｗ配線５２３のいずれかと第２活性領域５２１との接続に用いられる。
図６ＡにおけるＩ−Ｉ’線断面図、II−II’線断面図、III−III’−III’’線断面図、及びIV−IV’線断面図を、それぞれ図６Ｂ、図６Ｃ、図６Ｄ及び図６Ｅに示す。
図６Ｂは、４本のビット線５１３のＸ方向断面を含む。これらのビット線５１３の形成に、第１の実施の形態において説明したのと同様の工程（ピッチ縮小プロセス）が用いられる。
図６Ｂを参照すると、半導体基板５３１には、第１活性領域５１１を画定すべくＳＴＩ（Shallow Trench Isolation）５３２が形成されている。
第１活性領域５１１の上部には、容量コンタクト高濃度不純物拡散層５３３が形成されている。容量コンタクト高濃度不純物拡散層５３３は、ソース／ドレインの一方の少なくとも一部を構成する。そして、容量コンタクト高濃度不純物拡散層５３３の上には、容量コンタクト５１５が形成されている。
容量コンタクト５１５は、コンタクト孔の側壁を覆う容量コンタクトライナー５３４とその内側に形成された容量コンタクトプラグ５３５とを含む。また、容量コンタクトプラグ５３５は、第３ＤＯＰＯＳ（DOped POly-Silicon）膜５３６、ＣｏＳｉ膜５３７、ＴｉＮ膜５３８及び第２Ｗ膜５３９を含む。
また、ＳＴＩ５３２上には、マスク酸化膜５４１、ビットコンタクト層間膜５４２、及びビット線５１３が形成されている。マスク酸化膜５４１は、埋め込みゲート５１２用の溝を形成する際にマスクとして使用されたものである。ビット線５１３は、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５、及びマスク窒化膜５４６を含む。また、ビット線５１３の側壁には、第１ＳＷ（サイドウォール）窒化膜５４７、第２ＳＷ窒化膜５４８、及び第１層間絶縁膜５４９が形成されている。第１ＳＷ窒化膜５４７及び第２ＳＷ窒化膜５４８は、第１層間絶縁膜５４９を形成する際の酸化防止用バリア膜として機能し、ビット線５１３の酸化を防止する。
ビット線５１３上には、ストッパー窒化膜５５１が形成されている。また、容量コンタクト５１５上には、キャパシタ５１６を構成する下部電極５５３が形成されている。各下部電極５５３は、クラウン形状を有し、その下端部は、容量コンタクトプラグ５３５を介して容量コンタクト高濃度不純物拡散層５３３に電気的に接続されている。また、各下部電極５５３は、上端部においてサポート窒化膜５５４により隣接する他の下部電極５５３に連結されている。
ストッパー窒化膜５５１の上面、下部電極５５３の内外周面、及びサポート窒化膜５５４の上下面を覆うように、図示しない容量絶縁膜が形成され、さらにその表面を覆うようにキャパシタ５１６の上部電極５５５が形成されている。
キャパシタ５１６の周囲を埋めるように第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜５５６が形成されている。そして、第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜５５６の上に、プレート電極５５７及びプレート窒化膜５５８が形成されている。さらにプレート窒化膜５５８の上には、層間絶縁膜５６１を介して、第１メタル配線層５６２、第２メタル配線層５６３及び第３メタル配線層５６４が形成されている。
図６Ｃは、２本の周辺ゲート５２２のＸ線方向断面を含む。図６Ｃを参照すると、ＳＴＩ５３２により第２活性領域５２１が画定されている。第２活性領域５２１上には、第２活性領域５２１を３つの領域に分割する位置に周辺ゲート５２２が設けられている。
周辺ゲート５２２は、第１ＤＯＰＯＳ膜５７１、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５及びマスク窒化膜５４６を含む。また、その側壁には、第１ＳＷ窒化膜５４７、ＳＷ酸化膜５７３及び第２ＳＷ窒化膜５４８からなるサイドウォールが形成されている。
周辺ゲート５２２の側壁に形成されたサイドウォールの下部には、周辺低濃度不純物拡散層５７４が形成され、さらにその側方には、周辺高濃度不純物拡散層５７５が形成されている。
周辺高濃度不純物拡散層５７５を覆うとともに周辺ゲート５２２の周囲を埋める第１層間絶縁膜５４９上には、Ｗ配線５２３が形成されている。Ｗ配線５２３と周辺高濃度不純物拡散層５７５との間は、第３周辺コンタクト５２５により電気的に接続される。第３周辺コンタクト５２５は、第３周辺コンタクトプラグ５７６を含む。第３周辺コンタクトプラグ５７６は、Ｗ配線５２３の形成と同時に形成され、第３周辺コンタクト５２５用の孔の内壁を覆うＴｉＮ膜５３８とその孔を埋め込む第２Ｗ膜５３９とを含む。
Ｗ配線５２３を覆う第２層間絶縁膜５７９を介して、第１〜第３メタル配線層５６２〜５６４が設けられている。また、第１メタル配線層５６２とＷ配線５２３とを電気的に接続する第１スルーホール５８０が設けられている。第１スルーホールは、第２層間絶縁膜５７９を貫通するように形成された孔を埋め込むように形成された第１スルーホールプラグ５８１を含む。第１スルーホールプラグ５８１は、ＴｉＮ膜５８２及び第４Ｗ膜５８３により構成されている。
図６Ｄは、ビット線５１３に接続されるＷ配線５２３の一つの断面を含む。図６Ｄを参照すると、Ｗ配線５２３は、第３周辺コンタクトプラグ５７６のみならず、第１周辺コンタクト５１７を構成する第１周辺コンタクトプラグ５８４と第２周辺コンタクト５２４を構成する第２周辺コンタクトプラグ５８５にも接続されている。
図６Ｅは、第１活性領域５１１の長径方向（θ方向）断面を含む。図６Ｅには、メモリセルを構成する一対のトランジスタ（ソース／ドレインのいずれか一方を共有）とそれらに各々対応する２つのキャパシタ５１６の断面が示されている。
図６Ｅを参照すると、埋め込みゲート５１２は、半導体基板５３１に形成されたゲート溝に埋め込み形成されている。ゲート溝の下部側の内壁には、埋め込みゲート絶縁膜５８６が形成されており、その内側に埋め込みゲート５１２が形成されている。ゲート溝の上部は、シリコン窒化膜であるキャップ絶縁膜５８７で埋め込まれている。
一対の埋め込みゲート５１２の間の領域における半導体基板５３１の表面側には、ビットコンタクト高濃度不純物拡散層５８８が形成されている。ビットコンタクト高濃度不純物拡散層５８８とビット線５１３との間はビットコンタクト５１４により電気的に接続される。ビットコンタクト５１４は、ビット線５１３を構成する第２ＤＯＰＯＳ膜５４３と同時に形成されるビットコンタクトプラグ５８９を含む。
次に、図６Ａ〜図６Ｅに示した半導体装置の製造方法について、図７Ａ〜図２２Ｅを参照して説明する。各Ａ図は、図６Ａにおいて破線で囲んだ領域に対応している。各Ｂ〜Ｅ図は、対応するＡ図のＩ−Ｉ’線断面図、II−II’線断面図、III−III’線断面図、及びIV−IV’線断面図を表している。
まず、図７Ａ〜図７Ｅに示すように、半導体基板５３１の一面側にＳＴＩ５３２を形成し、続いて、メモリセル領域５１０に埋め込みゲート５１２を形成する。
埋め込みゲート５１２は、ゲート溝の下部に形成し、ゲート溝の上部は、キャップ絶縁膜５８７で埋め込む。埋め込みゲート５１２は、ゲート溝の下側内面を覆う埋め込みゲート絶縁膜５８６上に形成されたＴｉ膜とその内側を埋め込むＷ膜とで構成される。
半導体基板５３１及びＳＴＩ５３２の上面には、埋め込みゲート溝の形成に使用されたマスク酸化膜５４１が残されている。
次に、図８Ａ〜図８Ｅに示すように、ビットコンタクト層間膜５４２、第１ＤＯＰＯＳ膜５７１、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５及びマスク窒化膜５４６の形成、及びビットコンタクト高濃度不純物拡散層５８８の形成を行う。
詳述すると、まず、マスク酸化膜５４１及びキャップ絶縁膜５８７上にビットコンタクト層間膜５４２を１５ｎｍ程度の膜厚で形成する。それから、周辺回路領域５２０に形成されたビットコンタクト層間膜５４２とマスク酸化膜５４１とを除去する。そして、露出した第２活性領域５２１の表面に図示しない周辺ゲート酸化膜を形成する。
次に、膜厚１５ｎｍ程度の第１ＤＯＰＯＳ膜５７１を全面に形成する。
それから、周辺回路領域５２０にレジストマスクを形成し、メモリセル領域５１０の第１活性領域５１１にＮ型不純物であるリンを選択的にイオン注入し、図示しない低濃度不純物拡散層を形成する。こうして、Ｙ方向に間隔を置いて並び、かつＸ方向に繰り返し配置された複数の拡散層が形成される。イオン注入のドーズ量として、例えば、５Ｅ１２〜５Ｅ１３ａｔｏｍｓ／ｃｍ２の範囲を例示することができる。導入した不純物をアニールにより活性化することで、低濃度不純物拡散層は、メモリセル領域５１０に配置された埋め込みゲート型ＭＯＳトランジスタのソース／ドレインとして機能する。
次に、周辺回路領域５２０にレジストマスクを形成し、メモリセル領域５１０にある第１ＤＯＰＯＳ膜５７１をドライエッチングにより除去する。さらに、メモリセル領域５１０のビットコンタクト５１４が形成される領域にあるビットコンタクト層間膜５４２とマスク酸化膜５４１とをドライエッチングを用いて除去する。このとき、Ｘ方向に並ぶ複数の第１活性領域５１１を跨ぐ溝（ビットコンタクト溝）を形成するように、ビットコンタクト層間膜５４２とマスク酸化膜５４１の一部を除去するようにしてもよい。即ち、このとき使用されるマスクの開口部平面形状は、Ｘ方向に延在するライン状とすることができる。
次に、形成されたビットコンタクト溝内に露出する第１活性領域５１１にＮ型不純物であるリンをイオン注入し、ビットコンタクト高濃度不純物拡散層５８８を形成する。イオン注入のドーズ量としては１Ｅ１４〜５Ｅ１４ａｔｏｍｓ／ｃｍ２の範囲を例示することができる。このビットコン高濃度不純物拡散層５８８は、メモリセル領域５１０に配置された埋め込みゲート型ＭＯＳトランジスタのソース／ドレインの一方として機能するとともにビット線５１３との接続抵抗を低下させる機能を有する。
次に、膜厚が例えば２０ｎｍの第２ＤＯＰＯＳ膜５４３を形成する。続いて、Ｔｉ膜、ＴｉＮ膜及びＷＳｉ膜を順次堆積させてＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４を形成する。Ｔｉ膜、ＴｉＮ膜及びＷＳｉ膜の膜厚は、この順に、例えば、３ｎｍ、５ｎｍ及び５ｎｍとする。更に、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４上に第１Ｗ膜５４５を堆積させる。最後に、プラズマＣＶＤ製法によりシリコン窒化膜をマスク窒化膜５４６として１５０ｎｍ程度堆積させる。
次に、第１の実施の形態と同様の工程により、マスク窒化膜５４６上に、図９Ａ〜図９Ｅに示すように、α−Ｃ膜１０２、シリコン窒化膜１０３、α−Ｓｉ膜２０１、コアパターン（有機膜パターン）１０４ａを形成する。なお、α−Ｓｉ膜２０１を第１マスク層（第１被エッチング層）、α−Ｃ膜１０２とシリコン窒化膜１０３の積層膜を第２マスク層（第２被エッチング層）と呼ぶことがある。
本実施の形態では、コアパターン（有機膜パターン、第１パターン）１０４ａは、メモリセル領域５１０内において、蛇行を繰り返しながらＹ方向（第１方向）に延伸し、Ｘ方向（第２方向）に等ピッチ、等間隔で配置されたラインアンドスペース（Ｌ／Ｓ）パターンである。例えば、ライン幅は２０ｎｍであり、スペース幅は５０ｎｍである。
図９Ａから理解される様に、コアパターン１０４ａの各々は、Ｙ方向に並び、Ｘ方向に隣り合う２列（例えば、破線で囲まれた領域）の第１活性領域５１１に対応して設けられている。各コアパターン１０４ａは、対応する第１活性領域５１１の各々の片側約半分を跨ぐように蛇行している。この様に大きく蛇行し、ビット線の線幅１５ｎｍよりも太くしたコアパターン１０４ａを得る為、このコアパターン１０４ａの形成中の露光で使用するレチクルのＯＰＣ（Optical Proximity effect Correction）補正に大きな工夫が必要であった。図２５Ａと図２５Ｂの左図は、レチクル作成時のＥＢ（Electron Beam）描画図面（蛇行パターンの一部）を表し、右図は、対応するウェハ上の転写パターンを示している。本実施例で使用したレチクルのＥＢ描画図面は、図２５Ｂの左図であり、狙いの蛇行パターン（図２５Ｂの左図中の狙いの蛇行線Ｌｍに挟まれた領域）を得る為に、蛇行パターンの最凸部Ａと最凹部Ｂを大きく強調したＯＰＣ補正が実施されている。即ち、最凸部Ａは描画領域を大きく増やし、最凹部Ｂは描画領域を大きく減らしている。
次に、図１０Ａ〜図１０Ｃに示すように、スペーサフィルム（サイドウォール絶縁膜）１０７として、ＭＬＤ酸化膜を例えば１５ｎｍ成膜する。スペーサフィルム１０７の膜厚は、コアパターン１０４ａのスペース部を完全に埋め込まない厚さとする。
次に、図１１Ａ〜図１１Ｃに示すように、スペーサフィルム１０７上に有機膜（ＢＡＲＣ、埋設膜）４０１をスピンコーターで塗布する。この時、スペーサフィルム１０７上の凹凸を埋め込むように有機膜４０１を形成する。
次に、有機膜４０１とスペーサフィルム１０７のエッチングレートが等しくなるドライエッチング条件を設定し、図１２Ａ〜図１２Ｃに示すように、コアパターン１０４ａの上面が露出するまで、有機膜４０１及びスペーサフィルム１０７をエッチバックする。この時のドライエッチングには、ＣＨ４、Ｏ２及びＡｒの混合ガスを主成分とするエッチングガスを用いることができる。このエッチングにより、スペーサフィルム１０７の第１の上面１０７ｃが露出する。
次に、図１３Ａ〜図１３Ｃに示すように、コアパターン１０４ａと有機膜４０１とを選択的にエッチング除去する。このエッチングには、酸素ガスを主成分とするエッチングガスを用いるドライエッチングを用いることで、有機物が反応除去される様にした。このエッチングにより、スペーサフィルム１０７の第１の上面１０７ｃよりも低い位置にある第２の上面１０７ｄが露出する。
次に、異方性ドライエッチングを用いて、図１４Ａ〜図１４Ｃに示すように、スペーサフィルム１０７を選択的にエッチバックし、スペーサ１０７ａを形成する。このエッチバックは、コアパターン１０４ａのスペース部に形成されていたスペーサフィルム１０７がエッチングされ、第２の上面１０７ｄに対応する部分のα−Ｓｉ膜２０１の表面が露出するまで行う。ここでのドライエッチングでは、ＣｘＦｙ系のガスを主成分とするエッチングガスを使用することで、α−Ｓｉ膜２０１を殆どエッチングすることなくスペーサフィルム１０７のエッチバックが可能となる。また、ＭＬＤ酸化膜であるスペーサフィルム１０７の側壁がテーパ状にならない様な強い異方性を持たせるエッチング条件も容易に設定できる。
以上により、スペーサフィルム１０７の２度目のエッチバックが完了する。得られたスペーサ１０７ａの平面形状は図１４Ａに示す様に、コアパターン１０４ａが形成された領域を取り囲む枠形状（右側部分は図示せず）の集合体となる。
次に、スペーサ１０７ａをマスクとしてα−Ｓｉ膜２０１をドライエッチングし、図１５Ａ〜図１５Ｃに示すようなα−Ｓｉ膜パターン２０１ａを形成する。このドライエッチングでは、ＨＢｒとＣｌ２の混合ガスを主成分とするエッチングガスを使用する。その後、フッ酸系の薬液を使って、マスクとして使用したスペーサ１０７ａを選択的に除去する。この時、シリコン窒化膜１０３が僅かにエッチングされる。
以上のようにして、シリコン窒化膜１０３の上に、コアパターン１０４ａが形成されていた領域の周りを取り囲む細長い枠形状（右側部分は図示せず）のα−Ｓｉ膜パターン２０１ａが形成される。
次に、図１６Ａ〜図１６Ｄに示すように、α−Ｓｉ膜パターン２０１ａを、その両端部を除いて覆うＫｒＦレジストパターン（第３パターン）１０８を形成する。このＫｒＦレジストパターン１０８は、α−Ｓｉ膜パターン２０１ａのライン部同士を接合する両端部をドライエッチングにより除去（カットオフ）するためのマスクとして使用される。
次に、ＫｒＦレジストパターン１０８をマスクとして、α−Ｓｉ膜パターン２０１ａの露出部分をドライエッチングで選択的に除去し、その後、酸剥離液（Ｈ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏ）でＫｒＦレジストパターン１０８を除去する。α−Ｓｉ膜パターン２０１ａのドライエッチングには、ＨＢｒとＣｌ２の混合ガスを主成分とするエッチングガスを使用することができる。こうして、図１７Ａ〜図１７Ｄに示すようなラインアンドスペースパターンを構成するα−Ｓｉ膜パターン２０１ｂが完成する。得られたα−Ｓｉ膜パターン２０１ｂは、ライン幅１５ｎｍ、スペース幅２０ｎｍとなる。コアパターン１０４ａは、ライン幅２０ｎｍ、スペース幅５０ｎｍで形成されていたので、得られたα−Ｓｉ膜パターン２０１ｂのピッチはその１／２に縮小されている。
次に、ＡｒＦレジスト膜を全面に塗布し、露光・現像を行って、図１８Ａ〜図１８Ｄに示すように、周辺回路領域５２０に、周辺ゲート形成用のＡｒＦレジストパターン（第２パターン）８０１を形成する。周辺回路領域５２０の最小加工寸法は、比較的大きいので、液浸露光装置を用いることなく、通常の露光装置を用いて形成することができるかもしれない。
この時点で、シリコン窒化膜１０３上には、メモリセル領域５１０内に形成されたα−Ｓｉ膜パターン２０１ｂと周辺回路領域５２０内に形成されたＡｒＦレジストパターン８０１とが同時に存在する。
次に、α−Ｓｉ膜パターン２０１ｂ及びＡｒＦレジストパターン８０１をマスクとして、シリコン窒化膜１０３を選択的にドライエッチングする。続いて、エッチングされたシリコン窒化膜１０３をマスクとして、α−Ｃ膜１０２を選択的にドライエッチングする。こうして、図１９Ａ〜図１９Ｅに示すようなα−Ｃ膜パターン１０２ａを得ることができる。メモリセル領域５１０のα−Ｃ膜パターン１０２ａは、ラインアンドスペースパターンを構成し、周辺回路領域５２０のα−Ｃ膜パターン１０２ａは、周辺ゲートパターンを構成する。
ここで、シリコン窒化膜１０３のドライエッチングには、ＣｘＦｙ系ガスを主成分とするエッチングガスを使用することができる。また、α−Ｃ膜１０２のドライエッチングには、ＣｘＦｙ系ガスにＡｒガスを加えた混合ガスを主成分とするエッチングガスとして使用することができる。これらのエッチングは、連続して行うことができる。マスクとして用いたα−Ｓｉ膜パターン２０１ｂ及びＡｒＦレジストパターン８０１は、α−Ｃ膜１０２のエッチング中に消滅する。また、マスクとして用いてシリコン窒化膜１０３も多くの場合、α−Ｃ膜１０２のエッチング中に消滅するが、残存していても大きな問題はない。
次に、α−Ｃ膜パターン１０２ａをマスクとして、マスク窒化膜５４６をエッチングし、続いて、マスク窒化膜をマスクとして第１Ｗ膜５４５、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４及び第２ＤＯＰＯＳ膜５４３をエッチングする。さらに、周辺回路領域５２０については、第１ＤＯＰＯＳ膜５７１もエッチングする。その後、α−Ｃ膜パターン１０２ａを除去する。
以上により、図２０Ａ〜図２０Ｅに示す積層膜パターンが形成される。即ち、メモリセル領域５１０には、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５及びマスク窒化膜５４６を含むビット線５１３が形成される。また、周辺回路領域５２０には、第１ＤＯＰＯＳ膜５７１、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５及びマスク窒化膜５４６を含む周辺ゲート５２２が形成される。同時にメモリセル領域５１０のビットコンタクト溝の第２ＤＯＰＯＳ膜５４３は、ビットコンタクトプラグ５８９に加工される。
次に、図２１Ｂ〜図２１Ｅに示すように、第１ＳＷ窒化膜５４７となるシリコン窒化膜を、例えば膜厚８ｎｍとなるように成膜する。周辺回路領域５２０に形成されたシリコン窒化膜をエッチバックし、周辺ゲート５２２の側壁に形成された部分を除いて除去する。これにより、周辺ゲート５２２の側壁に第１ＳＷ窒化膜５４７が形成される。この後、周辺回路領域５２０の第２活性領域５２１に不純物をイオン注入し、周辺低濃度不純物拡散層５７４を形成する。
次に、ＳＷ酸化膜５７３となるシリコン酸化膜を、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて膜厚４０ｎｍとなるように成膜する。そして、周辺ゲート５２２の側壁上に残る第１ＳＷ窒化膜５４７の上に残存するように、形成したシリコン酸化膜をエッチバックする。これにより、周辺ゲート５２２の側壁の第１ＳＷ窒化膜５４７上にＳＷ酸化膜５７３が形成される。ＳＷ酸化膜５７３形成後、第２活性領域５２１に不純物をイオン注入し、周辺高濃度不純物拡散層５７５を形成する。
次に、第２ＳＷ窒化膜５４８となるシリコン窒化膜を例えば膜厚８ｎｍとなるように成膜する。このシリコン窒化膜は、次に成膜されるＳＯＤ膜をアニールする際の酸化防止用バリア膜として機能する。
次に、第１層間絶縁膜５４９となるＳＯＤ膜をスピンコーターで成膜する。そして、成膜したＳＯＤ膜を水蒸気雰囲気下でアニールしてシリコン酸化膜に改質し、第１層間絶縁膜５４９とする。その後、第１層間絶縁膜５４９をマスク窒化膜の最上層までＣＭＰを使ってエッチバックする。以上により、図２１Ｂ〜図２１Ｅに示す状態が得られる。
次に、図２２Ｂ〜図２２Ｅを参照する。メモリセル領域５１０の第１活性領域５１１の両側部上に容量コンタクト５１５用の孔を形成する。そして、形成した孔の内表面を覆うようにシリコン窒化膜を、例えば膜厚５ｎｍとなるように成膜する。成膜したシリコン窒化膜をエッチバックし、容量コンタクト５１５用の孔の側壁上にシリコン窒化膜を残すことで、容量コンタクトライナー５３４を形成する。
次に、容量コンタクト５１５用の孔の底部に露出する第１活性領域５１１に、Ｎ型不純物であるリンをイオン注入し、容量コンタクト高濃度不純物拡散層５３３を形成する。イオン注入のドーズ量としては１Ｅ１４〜５Ｅ１４ａｔｏｍｓ／ｃｍ２の範囲と例示することができる。この容量コンタクト高濃度不純物拡散層５３３は、メモリセル領域５１０に配置された埋め込みゲート型ＭＯＳトランジスタのソース／ドレインの一方として機能するとともに容量コンタクトプラグ５３５との接続抵抗を低下させる機能を有する。
次に、ＤＯＰＯＳ膜を５０ｎｍ程度成膜し、容量コンタクト５１５用の孔を埋め込む。形成したＤＯＰＯＳ膜をエッチバックし、容量コンタクト５１５用の孔の下部を埋める第３ＤＯＰＯＳ膜５３６を形成する。
次に、周辺回路領域５２０に、第２周辺コンタクト５２４及び第３周辺コンタクト５２５用の孔を形成する。また、メモリセル領域５１０に第１周辺コンタクト５１７用の孔を形成する。第１周辺コンタクト５１７用の孔は、ビット線５１３の端部上に位置するように、第２周辺コンタクト５２４用の孔は、周辺ゲート状に位置するように（図６Ｄ参照）、第３周辺コンタクト５２５用の孔は、第２活性領域５２１上に位置するように、それぞれ形成される。
次に、スパッタ法を用いて、膜厚１０ｎｍ程度のＣｏ膜を形成する。形成したＣｏ膜をアニールし、接触しているＳｉと反応させてＣｏＳｉ膜を形成する。その後、未反応のＣｏ膜をウエットエッチングにより除去し、容量コンタクト５１５の第３ＤＯＰＯＳ膜上にＣｏＳｉ膜５３７を残留させ、第２活性領域５２１上にも同様にＣｏＳｉ膜（図示せず）を残留させる。
次に、容量コンタクト５１５用の孔及び第１〜第３周辺コンタクト５１７、５２４，５２５用の孔の内表面を覆うようにＴｉＮ膜５３８を５ｎｍ厚程度に成膜する。続いて、ＣＶＤ法を用いて各コンタクト用の孔を全て埋設するように第２Ｗ膜５３９を成膜する。
次に、第２Ｗ膜５３９上に、Ｗ配線５２３のパターンに対応する有機膜などのマスクパターンを形成し、第２Ｗ膜５３９及びＴｉＮ膜５３８をドライエッチングし、ＴｉＮ膜５３８及び第２Ｗ膜５３９からなるＷ配線５２３を形成する。このとき、同時に、コンタクトプラグ５３５，５７６，５８４及び５８５（５８５については図６Ｃ参照）も完成する。即ち、各コンタクト用の孔を埋設するように形成されたタングステン膜は、コンタクトプラグ５３５，５７６，５８４及び５８５の一部となる。
この後、図６Ｂ〜図６Ｅに示すように、第２層間絶縁膜５７９を形成し、容量コンタクトプラグ５３５に接続されるキャパシタ５１６を形成する。キャパシタ５１６形成の際、メモリセル領域５１０の第２層間絶縁膜５７９は除去される。メモリセル領域５１０に第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜５５６、プレート電極５５７、プレート窒化膜５５８及び層間絶縁膜５６１を形成する。
次に、Ｗ配線５２３をキャパシタ５１６の上部電極５５５等に接続するための第１スルーホールプラグ５８１を形成する。さらに、最上層配線である第１〜第３メタル配線層５６２〜５６４を形成する。
以上のようにして、本実施の形態に係る半導体装置（ＤＲＡＭ）が完成する。
本実施の形態によれば、有機膜コアパターンを用いるピッチ縮小（半減）プロセスにおいて、有機膜コアパターンの直下にシリコン膜を配置したことで、有機膜コアパターンの両側壁に形成される絶縁膜サイドウォールの断面形状を矩形に近づけることができる。これにより、絶縁膜サイドウォールを用いて形成されるマスクの寸法バラツキを低減することができる。
また、本実施の形態では、絶縁膜サイドウォールのエッチバックを、サイドウォール絶縁膜上に有機膜を塗布形成した後、有機膜コアパターの最上面が露出するまで行う第１エッチバックと、有機膜及び有機膜コアパターンを除去した後、有機膜コアパターンのスペース部に当たる領域にシリコン膜を露出させる第２エッチバックとに分けて行うようにしたことで、有機膜コアパターンを挟んで隣り合う絶縁膜サイドウォール部分へのイオン照射量の差を無くすことができる。これにより、プロセス最小加工寸法２０ｎｍ以下が達成できるとともに、形成されるマスクの寸法のばらつきが抑制され、半導体装置の製造歩留まりの向上を実現できる。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱することなく種々の変更、変形が可能である。例えば、上記実施の形態では第１マスク層としてα−Ｓｉ膜を用いる例について説明したが、ポリシリコン膜や、α−Ｓｉ膜とポリシリコン膜の積層膜であってもよい。また、膜厚、成膜方法、エッチングガス等は単なる例示に過ぎない。
また、本願発明は、ＤＲＡＭに限らず、他のメモリデバイスにも適用可能である。また、メモリデバイスに限らず、繰り返しパターンを有する半導体装置であれば、本願発明は適用可能である。
１００ 半導体基板
１０１ 被エッチング基材
１０２ α−Ｃ（アモルファスカーボン）膜
１０２ａ α−Ｃ膜パターン
１０３ シリコン窒化膜
１０３ａ シリコン窒化パターン
１０４ 第１反射防止膜
１０４ａ コアパターン
１０５ 第２反射防止膜
１０６ ＡｒＦレジストパターン
１０７ スペーサフィルム
１０７ａ スペーサ
１０７ｂ スペーサパターン
１０７ｃ 第１の上面
１０７ｄ 第２の上面
１０８ ＫｒＦレジストパターン
２０１ α−Ｓｉ膜
２０１ａ,２０１ｂ α−Ｓｉ膜パターン
３０１，３０２ スペーサフィルムの一部分
４０１ 有機膜
５００ 半導体装置
５１０ メモリセル領域
５１１ 第１活性領域
５１２ 埋め込みゲート
５１３ ビット線
５１４ ビットコンタクト
５１５ 容量コンタクト
５１６ キャパシタ
５１７ 第１周辺コンタクト
５２０ 周辺回路領域
５２１ 第２活性領域
５２２ 周辺ゲート
５２３ Ｗ配線
５２４ 第２周辺コンタクト
５２５ 第３周辺コンタクト
５３１ 半導体基板
５３２ ＳＴＩ
５３３ 容量コンタクト高濃度不純物拡散層
５３４ 容量コンタクトライナー
５３５ 容量コンタクトプラグ
５３６ 第３ＤＯＰＯＳ膜
５３７ ＣｏＳｉ膜
５３８ ＴｉＮ膜
５３９ 第２Ｗ膜
５４１ マスク酸化膜
５４２ ビットコンタクト層間膜
５４３ 第２ＤＯＰＯＳ膜
５４４ ＷＳｉ／ＴｉＮ／Ｔｉ積層膜
５４５ 第１Ｗ膜
５４６ マスク窒化膜
５４７ 第１ＳＷ窒化膜
５４８ 第２ＳＷ窒化膜
５４９ 第１層間絶縁膜
５５１ ストッパー窒化膜
５５３ 下部電極
５５４ サポート窒化膜
５５５ 上部電極
５５６ 第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜
５５７ プレート電極
５５８ プレート窒化膜
５６１ 層間絶縁膜
５６２ 第１メタル配線層
５６３ 第２メタル配線層
５６４ 第３メタル配線層
５７１ 第１ＤＯＰＯＳ膜
５７３ ＳＷ酸化膜
５７４ 周辺低濃度不純物拡散層
５７５ 周辺高濃度不純物拡散層
５７６ 第３周辺コンタクトプラグ
５７９ 第２層間絶縁膜
５８０ 第１スルーホール
５８１ 第１スルーホールプラグ
５８２ ＴｉＮ膜
５８３ 第４Ｗ膜
５８４ 第１周辺コンタクトプラグ
５８５ 第２周辺コンタクトプラグ
５８６ 埋め込みゲート絶縁膜
５８７ キャップ絶縁膜
５８８ ビットコンタクト高濃度不純物層
５８９ ビットコンタクトプラグ
８０１ ＡｒＦレジストパターン

Claims (37)

  1. 半導体基板上の第１と第２の領域上に第１と第２の被エッチング層を積層して形成する工程と、
    前記半導体基板上の第１の領域上の前記第１の被エッチング層上に第１パターンを形成する工程と、
    前記第１パターンの上面と側面を覆う様にサイドウォール絶縁膜を形成する工程と、
    前記サイドウォール絶縁膜上に埋設膜を形成する工程と、
    前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程と、
    前記サイドウォール絶縁膜を残しながら、前記埋設膜と前記第１パターンを選択的に除去して前記第１の被エッチング層を露出させるとともに、既に露出している前記サイドウォール絶縁膜の第１の上面よりも低い位置にある前記サイドウォール絶縁膜の第２の上面を露出させる工程と、
    前記第１の被エッチング層を残しながら、前記サイドウォール絶縁膜をエッチバックし、前記第２の上面の下に位置する前記第１の被エッチング層を露出させる工程と、
    前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程と、
    前記第１の被エッチング層が選択的に除去された前記半導体基板上の第２の領域上にある前記第２の被エッチング層上に第２パターンを形成する工程と、
    前記第１の被エッチング層と前記第２パターンをマスクとして、前記第２のエッチング層を選択的に除去する工程と、を有する事を特徴とする半導体装置の製造方法。
  2. 前記第１パターンと前記第２パターンは有機膜で形成される事を特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の被エッチング層は、シリコン膜で形成される事を特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第２の被エッチング層は、アモルファスカーボン膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第１パターンは、複数のライン部を有し、前記複数のライン部は互いに隣り合う前記ライン部の間にスペース部を規定する事を特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記複数のライン部と前記スペース部は、ともに等ピッチで並ぶ繰り返しパターンを構成する事を特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記複数のライン部は、第１方向に延伸する事を特徴とする請求項５と請求項６に記載の半導体装置の製造方法。
  8. 前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程では、前記サイドウォール絶縁膜は、前記第１方向に垂直な第２方向に等ピッチで並ぶ繰り返しパターン部を有する事を特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記複数のライン部は、蛇行を繰り返しながら第１方向に延伸する事を特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記半導体基板上に第１の被エッチング層を形成する工程の前に、前記半導体基板上に前記第１方向に並ぶ複数の拡散層を前記第１方向とは異なる第２方向に並んで複数列形成する工程を有し、
    前記複数のライン部は、前記第２方向に隣り合う２列に含まれる前記複数の拡散層の各々の片側半分を跨ぐ様に延伸する事を特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記サイドウォール絶縁膜は、ＭＬＤ酸化膜である事を特徴とする、請求項１に記載の半導体装置の製造方法。
  12. 前記サイドウォール絶縁膜上に埋設膜を形成する工程では、前記埋設膜は、前記第１パターンによって規定される前記スペース部を埋める様に形成される事を特徴とする請求項５に記載の半導体装置の製造方法。
  13. 前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程の後、前記半導体基板上の第１の領域上に前記第１の被エッチング層の少なくとも一部を覆う第３パターンを形成する工程と、
    前記第１の被エッチング層が、前記第２の被エッチング層をストッパー膜として残しながら、前記第３パターンを使って選択的に除去される工程と、を有する事を特徴とする請求項１に記載の半導体装置の製造方法。
  14. 前記第３パターンは有機膜で形成される事を特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程では、前記埋設膜と前記サイドウォール絶縁膜の上面は、前記第１パターンの上面の高さと合う様に調整される事を特徴とする請求項１に記載の半導体装置の製造方法。
  16. 半導体基板上の第１と第２の領域上に第１と第２の被エッチング層を積層して形成する工程と、
    前記半導体基板上の第１の領域上の前記第１の被エッチング層上に、第１方向に延伸するライン部が前記第１方向とは垂直な第２方向に繰り返し配置された平行パターンを構成する第１パターンを形成する工程と、
    前記第１パターンの上面と側面を覆う様にサイドウォール絶縁膜を形成する工程と、
    前記サイドウォール絶縁膜上に埋設膜を形成する工程と、
    前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程と、
    前記サイドウォール絶縁膜を残しながら、前記埋設膜と前記第１パターンを選択的に除去して前記第１パターンが配置された以外の領域に前記サイドウォール絶縁膜を露出させる工程と、
    前記第１の被エッチング層を残しながら、前記サイドウォール絶縁膜が露出した領域内に前記第１の被エッチング層が露出する様に前記サイドウォール絶縁膜の一部をエッチバックする工程と、
    前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程と、
    前記第１の被エッチング層が選択的に除去された前記半導体基板上の第２の領域上にある前記第２の被エッチング層上に第２パターンを形成する工程と、
    前記第１の被エッチング層と前記第２パターンをマスクとして、前記第２のエッチング層を選択的に除去する工程と、を有する事を特徴とする半導体装置の製造方法。
  17. 前記第１パターンと前記第２パターンは有機膜で形成される事を特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記第１の被エッチング層は、シリコン膜で形成される事を特徴とする請求項１６に記載の半導体装置の製造方法。
  19. 前記第２の被エッチング層は、アモルファスカーボン膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項１６に記載の半導体装置の製造方法。
  20. 前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程では、前記サイドウォール絶縁膜は、前記第２方向に等ピッチで並ぶ繰り返しパターン部を有する事を特徴とする請求項１６に記載の半導体装置の製造方法。
  21. 前記半導体基板上に第１の被エッチング層を形成する工程の前に、前記半導体基板上に前記第１方向に並ぶ複数の拡散層を前記第１方向とは異なる第２方向に並んで複数列形成する工程を有し、
    前記複数のライン部は、前記第２方向に隣り合う２列に含まれる前記複数の拡散層の各々の片側半分を跨ぐ様に延伸する事を特徴とする請求項９に記載の半導体装置の製造方法。
  22. 前記ライン部は蛇行する事を特徴とする請求項１６に記載の半導体装置の製造方法。
  23. 前記サイドウォール絶縁膜は、ＭＬＤ酸化膜である事を特徴とする、請求項１６に記載の半導体装置の製造方法。
  24. 前記サイドウォール絶縁膜上に埋設膜を形成する工程では、前記埋設膜は、前記第１パターンによって規定されるスペース部を埋める様に形成される事を特徴とする請求項１６に記載の半導体装置の製造方法。
  25. 前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程の後、前記半導体基板上の第１の領域上に前記第１の被エッチング層の少なくとも一部を覆う第３パターンを形成する工程と、
    前記第１の被エッチング層が、前記第２の被エッチング層をストッパー膜として残しながら、前記第３パターンを使って選択的に除去される工程と、を有する事を特徴とする請求項１６に記載の半導体装置の製造方法。
  26. 前記第３パターンは有機膜で形成される事を特徴とする請求項２４に記載の半導体装置の製造方法。
  27. 前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程では、前記埋設膜と前記サイドウォール絶縁膜の上面は、前記第１パターンの上面の高さと合う様に調整される事を特徴とする請求項１６に記載の半導体装置の製造方法。
  28. 半導体基板上に第１と第２の被エッチング層を積層して形成する工程と、
    前記半導体基板上に平行に走る複数のライン状の蛇行パターンであって、前記複数のライン状の蛇行パターンの各々が一定周期の蛇行を複数回有する第１パターンを形成する工程と、
    前記第１パターンの上面と側面を覆う様にサイドウォール絶縁膜を形成する工程と、
    前記サイドウォール絶縁膜上に埋設膜を形成する工程と、
    前記埋設膜と前記サイドウォール絶縁膜をエッチバックし、前記第１パターンの上面を露出させる工程と、
    前記サイドウォール絶縁膜を残しながら、前記埋設膜と前記第１パターンを選択的に除去して前記第１の被エッチング層を露出させるとともに、既に露出している前記サイドウォール絶縁膜の第１の上面よりも低い位置にある前記サイドウォール絶縁膜の第２の上面を露出させる工程と、
    前記第１の被エッチング層を残しながら、前記サイドウォール絶縁膜をエッチバックし、前記第２の上面の下に位置する前記第１の被エッチング層を露出させる工程と、
    前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程と、
    前記第１の被エッチング層をマスクとして、前記第２のエッチング層を選択的に除去する工程と、を有する事を特徴とする半導体装置の製造方法。
  29. 前記第１パターンは、有機膜で形成される事を特徴とする請求項２８に記載の半導体装置の製造方法。
  30. 前記第１の被エッチング層は、シリコン膜で形成される事を特徴とする請求項２８に記載の半導体装置の製造方法。
  31. 前記第２の被エッチング層は、アモルファスカーボン膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項２８に記載の半導体装置の製造方法。
  32. 前記第１パターンの複数のライン状の蛇行パターンの各々は、互いに隣り合うその間にスペース部を規定する事を特徴とする請求項２８に記載の半導体装置の製造方法。
  33. 前記複数のライン状の蛇行パターンと前記スペース部は、ともに等ピッチで並ぶ繰り返しパターンを構成する事を特徴とする請求項３２に記載の半導体装置の製造方法。
  34. 前記複数のライン状の蛇行パターンは、第１方向に延伸する事を特徴とする請求項２８に記載の半導体装置の製造方法。
  35. 前記サイドウォール絶縁膜をマスクとして前記第１の被エッチング層を選択的に除去する工程では、前記サイドウォール絶縁膜は、前記第１方向に垂直な第２方向に等ピッチで並ぶ繰り返しパターン部を有する事を特徴とする請求項３４に記載の半導体装置の製造方法。
  36. 前記半導体基板上に第１の被エッチング層を形成する工程の前に、前記半導体基板上に前記第１方向に並ぶ複数の拡散層を前記第１方向に垂直な第２方向に並んで複数列形成する工程を有し、
    前記複数のライン部は、前記第２方向に隣り合う２列に含まれる前記複数の拡散層の各々の片側半分を跨ぐ様に延伸する事を特徴とする請求項３４に記載の半導体装置の製造方法。
  37. 前記サイドウォール絶縁膜は、ＭＬＤ酸化膜である事を特徴とする、請求項２８に記載の半導体装置の製造方法。
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