JP2017045869A - プラズマ処理方法 - Google Patents

プラズマ処理方法 Download PDF

Info

Publication number
JP2017045869A
JP2017045869A JP2015167416A JP2015167416A JP2017045869A JP 2017045869 A JP2017045869 A JP 2017045869A JP 2015167416 A JP2015167416 A JP 2015167416A JP 2015167416 A JP2015167416 A JP 2015167416A JP 2017045869 A JP2017045869 A JP 2017045869A
Authority
JP
Japan
Prior art keywords
gas
processing
plasma
semiconductor wafer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015167416A
Other languages
English (en)
Other versions
JP2017045869A5 (ja
JP6817692B2 (ja
Inventor
小川　秀平
Shuhei Ogawa
秀平 小川
朴　玩哉
Wan-Jae Park
玩哉 朴
嘉英 木原
Yoshihide Kihara
嘉英 木原
昌伸 本田
Masanobu Honda
昌伸 本田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2015167416A priority Critical patent/JP6817692B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to CN201680043730.7A priority patent/CN108028196A/zh
Priority to US15/747,900 priority patent/US10460963B2/en
Priority to PCT/JP2016/073648 priority patent/WO2017033754A1/ja
Priority to KR1020187002353A priority patent/KR102608178B1/ko
Priority to TW105126157A priority patent/TWI692029B/zh
Publication of JP2017045869A publication Critical patent/JP2017045869A/ja
Publication of JP2017045869A5 publication Critical patent/JP2017045869A5/ja
Application granted granted Critical
Publication of JP6817692B2 publication Critical patent/JP6817692B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

【課題】レジスト膜自体の加工精度を良好に維持する。【解決手段】有機膜、マスク膜、およびレジスト膜が順に積層された被処理体をプラズマにより処理するプラズマ処理方法であって、レジスト膜に所定のパターンが形成された被処理体が搬入されたチャンバ内にＨ２ガス、ハロゲン化水素ガス、または、希ガスとＨ２ガスまたはハロゲン化水素ガスとを含む混合ガスである改質ガスを供給する工程と、−２０℃以下の処理温度で、改質ガスのプラズマにより被処理体のレジスト膜を改質する改質工程とを有する。【選択図】図３

Description

本発明の種々の側面及び実施形態は、プラズマ処理方法に関する。
半導体デバイスの製造プロセスでは、被エッチング層上に所定パターンのマスクが形成され、エッチングにより、当該マスクのパターンが被エッチング層に転写される。マスクとしては、例えば、フォトリソグラフィ技術によって形成されるレジストマスクが用いられる。従って、被エッチング層に形成されるパターンの限界寸法は、フォトリソグラフィ技術によって形成されるレジストマスクの解像度の限界の影響を受ける。
近年、半導体デバイスの微細化・高集積化に伴い、ＡｒＦエキシマレーザ光よりも波長が短いＥＵＶ（Extreme Ultra-Violet）光を用いたフォトリソグラフィ技術が検討されている。ＥＵＶ光を用いたフォトリソグラフィでは、ＡｒＦエキシマレーザ光を用いたフォトリソグラフィよりも、レジストマスクに微細なパターンの形成が可能となる。ＥＵＶ光を用いたフォトリソグラフィでは、例えば１０ｎｍ以下の微細な加工が可能となる。
また、レジストマスクに形成されたパターンにおいて、パターン寸法に対するレジストマスクの高さの比が３以上にとなると、パターン倒れ等の不具合が発生する。そのため、パターン寸法に対するレジストマスクの高さの比は３以下にする必要がある。従って、半導体デバイスの微細化が進むと、レジストマスクの薄膜化も進むことになる。レジストマスクの高さは、１０ｎｍ世代では例えば３０ｎｍ以下となる。
被エッチング層をエッチングする際にはレジストマスクも一部エッチングされるが、レジストマスクの薄膜化が進むと、被エッチング層に所定のパターンが形成されるまでレジストマスクが所定のパターンを維持できなくなる。これにより、エッチング後の被エッチング層に形成されたパターンの寸法精度が低下する場合がある。
下記の特許文献１には、ＥＶＵフォトレジストのエッチング耐性を改善するために、パターン上のレジストに封入層を形成し、その後にハードマスクをパターニングするためのエッチング処理工程を実行することが開示されている。また、下記の特許文献２には、レジストダメージを抑制するために、所定のパターンが形成されたＡｒＦレジストをマスクとして有機反射防止膜をエッチングする工程のみにおいて、ウエハ温度を−４０℃〜０℃に制御する旨が開示されている。
特開２０１３−１４５８７４号公報 特開２００５−７２５１８号公報
ところで、フォトレジストをマスクとして被エッチング層をエッチングする場合、エッチングの前に、所定のパターンが形成されたフォトレジストの表面の粗さ等を改善するための改質工程が行われる。しかし、従来の改質工程では、改質工程の実行により、フォトレジストの厚さが、改質工程の実行前の厚さよりも薄くなる。ＥＵＶ光を用いたフォトリソグラフィでは、従来のＡｒＦエキシマレーザ光よりも微細な加工が可能となるため、フォトレジストを従来よりも薄くする必要がある。従って、ＥＵＶ光を用いたフォトリソグラフィによりパターンが形成されたフォトレジストに対して改質工程が実行されると、フォトレジストがさらに薄くなる。これにより、フォトレジストをマスクとして被エッチング層がエッチングされた場合、エッチング後の被エッチング層の寸法精度が悪化する。
本発明の一側面は、有機膜、マスク膜、およびレジスト膜が順に積層された被処理体をプラズマにより処理するプラズマ処理方法であって、前記レジスト膜に所定のパターンが形成された前記被処理体が搬入されたチャンバ内にＨ２ガス、ハロゲン化水素ガス、または、希ガスとＨ２ガスまたはハロゲン化水素ガスとを含む混合ガスである改質ガスを供給する工程と、−２０℃以下の処理温度で、前記改質ガスのプラズマにより前記被処理体の前記レジスト膜を改質する改質工程とを有する。
本発明の種々の側面および実施形態によれば、レジスト膜自体の加工精度を良好に維持することができる。
図１は、プラズマ処理装置の一例を示す断面図である。 図２は、半導体ウエハの一例を示す断面図である。 図３は、実施例１におけるプラズマ処理方法の一例を示すフローチャートである。 図４は、処理温度とフォトレジストの高さの減少量との関係の一例を示す図である。 図５は、処理温度に対するＬＷＲとＬＥＲの和の関係の一例を示す図である。 図６は、処理温度に対するＬＷＲとＬＥＲおよびフォトレジストの高さの関係の一例を示す図である。 図７は、Ｈ２ガスにおけるアレニウスプロットの一例を示す図である。 図８は、実施例２におけるプラズマ処理方法の一例を示すフローチャートである。 図９は、処理温度と選択比との関係の一例を示す図である。 図１０は、フッ素におけるアレニウスプロットの一例を示す図である。 図１１は、処理温度と溝の断面形状との関係の一例を示す模式図である。 図１２は、処理温度とテーパ角度との関係の一例を示す図である。 図１３は、実施例３におけるプラズマ処理方法の一例を示すフローチャートである。 図１４は、処理温度とＴｏｐ−ＢｔｍＣＤとの関係の一例を示す図である。 図１５は、Ｏ２ガスにおけるアレニウスプロットの一例を示す図である。 図１６は、処理温度と選択比との関係の一例を示す図である。 図１７は、実施例４におけるプラズマ処理方法の一例を示すフローチャートである。
以下に、開示するプラズマ処理方法の実施形態について、図面に基づいて詳細に説明する。なお、本実施形態により開示される発明が限定されるものではない。また、以下に示す各実施例は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
［プラズマ処理装置１００の構成］
図１は、プラズマ処理装置１００の一例を示す断面図である。プラズマ処理装置１００は、気密に構成され、電気的に接地電位とされたチャンバ１を有する。チャンバ１は、例えば表面に陽極酸化処理が施されたアルミニウム等により、略円筒状に形成される。チャンバ１の上部の開口には、シャワーヘッド１６が設けられ、その上には、円筒状の接地導体１ａが設けられている。チャンバ１内には、被処理体の一例である半導体ウエハＷを水平に支持する載置台２が設けられている。
載置台２は、基材２ａおよび静電チャック６を有する。基材２ａは、例えばアルミニウム等の導電性の金属で構成され、下部電極として機能する。基材２ａは、導体で構成された支持台４に支持されている。支持台４は、絶縁板３を介してチャンバ１の底部に支持されている。また、載置台２の上方の外周には、例えば単結晶シリコン等で形成されたフォーカスリング５が設けられている。さらに、載置台２および支持台４の周囲には、載置台２および支持台４を囲むように、例えば石英等からなる円筒状の内壁部材３ａが設けられている。
基材２ａの上面には、静電チャック６が設けられている。静電チャック６は、絶縁体６ｂと、絶縁体６ｂの間に設けられた電極６ａとを有する。電極６ａは、直流電源１２に接続されている。静電チャック６は、直流電源１２から電極６ａに印加された直流電圧によって静電チャック６の表面にクーロン力を発生させることにより、半導体ウエハＷを静電チャック６の上面に吸着保持する。
基材２ａの内部には、冷媒が流れる流路２ｂが形成されている。流路２ｂには、配管２ｃおよび２ｄを介してガルデンなどの冷媒が循環する。流路２ｂ内を循環する冷媒により、載置台２および静電チャック６が所定の温度に制御される。また、載置台２には、載置台２を貫通するように、半導体ウエハＷの裏面側にヘリウムガス等の熱伝達ガス（バックサイドガス）を供給するための配管３０が設けられている。配管３０は、図示しないバックサイドガス供給源に接続されている。流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、プラズマ処理装置１００は、静電チャック６の上面に吸着保持された半導体ウエハＷを、所定の温度に制御することができる。
載置台２の上方には、載置台２と略平行に対向するように、換言すれば、載置台２上に載置された半導体ウエハＷと対向するように、シャワーヘッド１６が設けられている。シャワーヘッド１６は、上部電極としても機能する。即ち、シャワーヘッド１６と載置台２とは、一対の電極（上部電極と下部電極）として機能する。載置台２上に載置された半導体ウエハＷと、シャワーヘッド１６との間を処理空間Ｓと呼ぶ。シャワーヘッド１６には、整合器１１ａを介して高周波電源１０ａが接続されている。また、載置台２の基材２ａには、整合器１１ｂを介して高周波電源１０ｂが接続されている。
高周波電源１０ａは、プラズマの発生に用いられる所定の周波数（例えば６０ＭＨｚ）の高周波電力をシャワーヘッド１６に印加する。また、高周波電源１０ｂは、イオンの引き込み（バイアス）に用いられる所定の周波数の高周波電力であって、高周波電源１０ａよりも低い周波数（例えば１３ＭＨｚ）の高周波電力を載置台２の基材２ａに印加する。
上記シャワーヘッド１６は、絶縁性部材４５を介してチャンバ１の上部に支持されている。シャワーヘッド１６は、本体部１６ａと上部天板１６ｂとを備える。本体部１６ａは、例えば表面が陽極酸化処理されたアルミニウム等により形成され、その下部に上部天板１６ｂを着脱自在に支持する。上部天板１６ｂは、例えば石英等のシリコン含有物質で形成される。
本体部１６ａの内部には、ガス拡散室１６ｃおよび１６ｄが設けられている。本体部１６ａの底部には、ガス拡散室１６ｃまたは１６ｄの下部に位置するように、多数のガス流通口１６ｅが形成されている。ガス拡散室１６ｃは、シャワーヘッド１６の略中央に設けられ、ガス拡散室１６ｄは、ガス拡散室１６ｃを囲むようにガス拡散室１６ｃの周囲に設けられている。ガス拡散室１６ｃおよび１６ｄは、処理ガスの流量等を独立に制御可能となっている。
上部天板１６ｂには、当該上部天板１６ｂを厚さ方向に貫通するようにガス流通口１６ｆが設けられており、それぞれのガス流通口１６ｆは、上記したガス流通口１６ｅに連通している。このような構成により、ガス拡散室１６ｃおよび１６ｄに供給された処理ガスは、ガス流通口１６ｅまたは１６ｆを介してチャンバ１内にシャワー状に拡散されて供給される。なお、本体部１６ａ等には、図示しないヒータや、冷媒を循環させるための図示しない配管等の温度調整機構が設けられており、半導体ウエハＷの処理中にシャワーヘッド１６を所望の範囲内の温度に制御できるようになっている。
シャワーヘッド１６の本体部１６ａには、ガス拡散室１６ｃに処理ガスを導入するためのガス導入口１６ｇと、ガス拡散室１６ｄに処理ガスを導入するためのガス導入口１６ｈとが設けられている。ガス導入口１６ｇには、配管１５ａの一端が接続されている。配管１５ａの他端は、弁Ｖ１およびマスフローコントローラ（ＭＦＣ）１５ｃを介して、半導体ウエハＷの処理に用いられるガスを供給するガス供給源１５に接続されている。また、ガス導入口１６ｈには、配管１５ｂの一端が接続されている。配管１５ｂの他端は、弁Ｖ２およびＭＦＣ１５ｄを介して、ガス供給源１５に接続されている。
ガス供給源１５から供給された処理ガスは、配管１５ａおよび１５ｂを介してガス拡散室１６ｃおよび１６ｄにそれぞれ供給され、それぞれのガス流通口１６ｅおよび１６ｆを介してチャンバ１内にシャワー状に拡散されて供給される。ガス供給源１５は、例えば、後述する改質工程を実行する場合に、改質ガスをチャンバ１内に供給する。
シャワーヘッド１６には、ローパスフィルタ（ＬＰＦ）５１およびスイッチ５３を介して負の直流電圧を出力する可変直流電源５２が電気的に接続されている。スイッチ５３は、可変直流電源５２からシャワーヘッド１６への直流電圧の印加および遮断を制御する。例えば、高周波電源１０ａから高周波電力がシャワーヘッド１６に印加され、高周波電源１０ｂから高周波電力が載置台２に印加され、チャンバ１内の処理空間Ｓにプラズマが生成される際には、必要に応じてスイッチ５３がオンとされ、上部電極として機能するシャワーヘッド１６に所定の大きさの負の直流電圧が印加される。
載置台２の周囲には、載置台２を囲むように排気路７１が設けられている。処理空間Ｓと排気路７１との間には、複数の貫通孔を有するバッフル板１８が、載置台２を囲むように載置台２の周囲に設けられている。排気路７１には排気管７２が接続され、排気管７２には排気装置７３が接続されている。排気装置７３は、ターボ分子ポンプ等の真空ポンプを有する。この真空ポンプを作動させることにより、排気装置７３は、排気路７１および排気管７２を介して、チャンバ１内を所定の真空度まで減圧することができる。
チャンバ１の側壁には、開口部７４が設けられており、開口部７４には、当該開口部７４を開閉するゲートバルブＧが設けられている。また、チャンバ１の内壁および載置台２の外周面には、デポシールド７６および７７が着脱自在に設けられている。デポシールド７６および７７は、チャンバ１の内壁にエッチング副生物（デポ）が付着することを防止する。静電チャック６上に吸着保持された半導体ウエハＷと略同じ高さのデポシールド７６の位置には、直流的にグランドに接続された導電性部材（ＧＮＤブロック）７９が設けられている。ＧＮＤブロック７９により、チャンバ１内の異常放電が抑制される。
上記のように構成されたプラズマ処理装置１００は、制御部６０によって、その動作が統括的に制御される。制御部６０は、ＣＰＵ（Central Processing Unit）を有しプラズマ処理装置１００の各部を制御するプロセスコントローラ６１と、ユーザインターフェース６２と、記憶部６３とを備える。
ユーザインターフェース６２は、オペレータがプラズマ処理装置１００を操作するためのコマンド等の入力に用いられるキーボード等の入力装置や、プラズマ処理装置１００の稼動状況を可視化して表示するディスプレイ等の出力装置を含む。
記憶部６３には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や、処理条件のデータ等が記憶されたレシピが格納されている。プロセスコントローラ６１は、記憶部６３内に記憶された制御プログラムに基づいて動作し、ユーザインターフェース６２を介して受け付けた指示等に応じて、レシピ等を記憶部６３から読み出す。そして、プロセスコントローラ６１が、読み出したレシピ等に応じてプラズマ処理装置１００を制御することにより、プラズマ処理装置１００によって所望の処理が行われる。また、プロセスコントローラ６１は、コンピュータで読み取り可能な記録媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された制御プログラムやレシピ等を、当該記録媒体から読み出して実行することも可能である。また、プロセスコントローラ６１は、他の装置の記憶部内に格納された制御プログラムやレシピ等を、例えば通信回線を介して当該他の装置から取得して実行することも可能である。
例えば、制御部６０は、後述するプラズマ処理方法を行うようにプラズマ処理装置１００の各部を制御する。詳細な一例を挙げると、制御部６０は、後述する改質工程を実行する場合に、チャンバ１内に改質ガスを供給し、静電チャック６上に吸着保持された半導体ウエハＷを所定の温度に制御する。そして、制御部６０は、上部電極として機能するシャワーヘッド１６に所定周波数の高周波電力および所定電圧の負の直流電圧を印加し、下部電極として機能する載置台２に、所定周波数の高周波電力を印加することにより、チャンバ１内に改質ガスのプラズマを生成する。そして、制御部６０は、生成した改質ガスのプラズマにより半導体ウエハＷに設けられたフォトレジストを改質する。
［半導体ウエハＷの構造］
本実施例において処理される半導体ウエハＷは、例えば図２に示すような構造である。図２は、半導体ウエハＷの一例を示す断面図である。半導体ウエハＷは、絶縁膜２０上に、有機膜２１、マスク膜２２、およびフォトレジスト（ＰＲ）２３が、この順に積層されて形成される。絶縁膜２０は、例えばＳｉＯ２等の酸化膜である。有機膜２１は、例えばスピンオンカーボン膜等の有機誘電体層（ＯＤＬ：Organic Dielectric Layer）である。マスク膜２２は、例えばシリコン含有反射防止膜（ＳｉＡＲＣ）である。なお、他の例として、マスク膜２２は、有機膜２１上にＳｉＯＮ膜が積層され、その上に有機反射防止膜（ＢＡＲＣ）が積層された２層構造であってもよい。フォトレジスト２３は、例えば、ＥＵＶ光を用いて所定のパターンが形成されたＥＵＶレジストである。フォトレジスト２３は、レジスト膜の一例である。
［プラズマ処理］
次に、図２に示した半導体ウエハＷに対して行われるプラズマ処理について説明する。図３は、実施例１におけるプラズマ処理方法の一例を示すフローチャートである。
まず、図１に示したプラズマ処理装置１００において、ゲートバルブＧが開かれ、半導体ウエハＷが図示しない搬送ロボット等により、開口部７４からチャンバ１内に搬入され、静電チャック６上に載置される（Ｓ１００）。そして、搬送ロボットがチャンバ１外に退避し、ゲートバルブＧが閉じられる。そして、静電チャック６の電極６ａに、直流電源１２から所定の直流電圧が印加され、半導体ウエハＷはクーロン力により静電チャック６に吸着保持される。そして、排気装置７３の真空ポンプによりチャンバ１内が所定の真空度まで排気される。
チャンバ１内が所定の真空度になった後、チャンバ１内にガス供給源１５から改質ガスが所定の流量で供給され、チャンバ１内が所定の圧力に維持される（Ｓ１０１）。本実施例において、改質ガスは、水素含有ガスである。具体的には、改質ガスは、例えばＡｒガスおよびＨ２ガスを含む混合ガスである。なお、改質ガスは、Ｈ２ガス、ハロゲン化水素ガス、または、希ガスとＨ２ガスまたはハロゲン化水素ガスとを含む混合ガスであればよい。ハロゲン化水素ガスとしては、例えばＨＢｒガス等を用いることができる。また、希ガスとしては、例えばＡｒガス等を用いることができる。
そして、載置台２の流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、半導体ウエハＷが所定の処理温度に制御される（Ｓ１０２）。ステップＳ１０２において、プラズマ処理装置１００は、半導体ウエハＷの処理温度を例えば−２０℃以下に制御する。好ましくは、プラズマ処理装置１００は、ステップＳ１０２において、半導体ウエハＷの処理温度を、例えば−６０℃以上−２０℃以下の範囲内の温度に制御する。
次に、シャワーヘッド１６に、高周波電源１０ａから所定周波数（例えば６０ＭＨｚ）の高周波電力が印加され、可変直流電源５２から所定電圧の負の直流電圧が印加される。また、載置台２に、高周波電源１０ｂから所定周波数（例えば１３ＭＨｚ）の高周波電力が印加される。これにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間に電界が形成され、半導体ウエハＷ上の処理空間Ｓ内に改質ガスのプラズマが生成される（Ｓ１０３）。ステップＳ１０３は、改質工程の一例である。改質ガスのプラズマにより、半導体ウエハＷのフォトレジスト２３の表面が改質される。これにより、フォトレジスト２３に形成された所定のパターンにおけるＬＷＲ（Line Width Roughness）およびＬＥＲ（Line Edge Roughness）が改善される。
半導体ウエハＷに対して改質ガスのプラズマによる処理が所定時間行われた後、ガス供給源１５からの改質ガスの供給が停止され、排気装置７３の真空ポンプによりチャンバ１内の改質ガスが排気される（Ｓ１０４）。そして、ゲートバルブＧが開かれ、搬送ロボット等により、静電チャック６上の半導体ウエハＷがチャンバ１の外部に搬出され（Ｓ１０５）、本フローチャートに示したプラズマ処理は終了する。本フローチャートに示したプラズマ処理が行われた後、半導体ウエハＷには、ＬＷＲおよびＬＥＲが改善されたフォトレジスト２３をマスクとして、マスク膜２２をエッチングする処理が行われる。
ここで、改質工程の温度条件によっては、改質工程の実行によりフォトレジスト２３の高さの減少量が大きくなる場合がある。図４は、処理温度とフォトレジストの高さの減少量との関係の一例を示す図である。図４では、−５０℃から＋２０℃までのそれぞれの温度において、半導体ウエハＷがプラズマに晒されている時間に対するフォトレジスト２３の高さの減少量の実験結果が示されている。なお、図４に示した「Dense」は、フォトレジスト２３に形成されたパターンの密度が高い領域におけるフォトレジスト２３の高さの減少量を示しており、図４に示した「Iso」は、フォトレジスト２３に形成されたパターンの密度が低い領域におけるフォトレジスト２３の高さの減少量を示している。
図４を参照すると、改質工程において、半導体ウエハＷの処理温度が低くなるほど、フォトレジスト２３の高さの減少量が少なくなっている。つまり、フォトレジスト２３の高さの減少量は、半導体ウエハＷの処理温度に依存している。なお、フォトレジスト２３に形成されたパターンの密度が高い領域でも、フォトレジスト２３に形成されたパターンの密度が低い領域でも、半導体ウエハＷの処理温度が低い方がフォトレジスト２３の高さの減少量が少ないという傾向は変わらない。
図５は、処理温度に対するＬＷＲとＬＥＲの和の関係の一例を示す図である。図５では、−５０℃から＋２０℃までのそれぞれの処理温度において、半導体ウエハＷがプラズマに晒されている時間に対するＬＷＲとＬＥＲの和の実験結果が示されている。なお、図５においても、フォトレジスト２３に形成されたパターンの密度が高い領域と、フォトレジスト２３に形成されたパターンの密度が低い領域とにおいて、それぞれＬＷＲとＬＥＲの和の値を測定した。
図５を参照すると、改質工程において、半導体ウエハＷがプラズマに晒されている時間が長くなると、ＬＷＲとＬＥＲの和の値が小さくなり、ＬＷＲとＬＥＲの和の値が改善する傾向にあることが分かる。しかし、半導体ウエハＷの処理温度を変えても、ＬＷＲとＬＥＲの和の値に変化は見られない。つまり、ＬＷＲとＬＥＲの和の値の改善度合いは、半導体ウエハＷがプラズマに晒されている時間に依存し、半導体ウエハＷの処理温度には依存していない。
処理温度に対するＬＷＲとＬＥＲおよびフォトレジストの高さの関係をまとめると、例えば図６のようになる。図６において、第一軸は処理温度に対するＬＷＲとＬＥＲの関係の一例を示しており、第二軸は処理温度に対するフォトレジストの高さの関係の一例を示している。図６を参照すると、ＬＷＲとＬＥＲの値は、半導体ウエハＷの処理温度が変わっても、同等に改善している。
また、図６を参照すると、半導体ウエハＷの処理温度が低い方が、フォトレジスト２３の高さの減少量が少ないことが分かる。また、半導体ウエハＷの処理温度が−２０℃の場合と−５０℃の場合とでは、フォトレジスト２３の高さの減少量はあまり差がない。これは、−２０℃付近に、Ｈラジカルの活性化エネルギーの閾値が存在するためと考えられる。従って、半導体ウエハＷの処理温度を−２０℃以下にすれば、フォトレジスト２３の高さの減少量を減らすことができる。なお、半導体ウエハＷの処理温度が−６０℃以上−２０℃以下の範囲内の温度であれば、一般的に用いられている冷媒を用いてその範囲の温度に制御することができるため、プラズマ処理におけるコストの上昇を抑えることもできる。
ここで、改質工程では、改質ガスのプラズマ中に存在するＨラジカルによる自発反応により、フォトレジスト２３の高さが減少すると考えられる。Ｈラジカルにおける反応の速度定数ｋは、下記に示すアレニウスの式（１）により算出することができる。
Figure 2017045869
 ただし、Ａは温度に無関係な定数（頻度因子）、Ｅaは１モルあたりの活性化エネルギー、Ｒは気体定数、Ｔは絶対温度である。
Ｈ２ガスについて、速度定数ｋの自然対数をプロットすると、例えば図７のようになる。図７は、Ｈ２ガスにおけるアレニウスプロットの一例を示す図である。図７から明らかなように、処理温度が低くなる、即ち、１０００／Ｔ（Ｋ）の値が高くなる程、Ｈラジカルの反応の速度定数ｋの値が低くなり、反応速度が低下する。従って、半導体ウエハＷの処理温度を下げることにより、改質ガスのプラズマ中に存在するＨラジカルによる自発反応の速度が低下し、フォトレジスト２３の高さの減少が抑えられると考えられる。
一方、フォトレジスト２３のＬＷＲおよびＬＥＲは、ＶＵＶ（Vacuum Ultra-Vioret）反応の効果により改善される。ＶＵＶ光が照射されたフォトレジスト２３は、ＶＵＶ光を吸収し、表面において化学反応が起こり表面が流動する。これにより、フォトレジスト２３の表面が滑らかになり、ＬＷＲやＬＥＲの原因となる表面の凹凸が減少する。ＶＵＶ反応は、ＶＵＶ光の発光強度に依存する。ＶＵＶ光の発光強度Ｉは、例えば下記に示す式（２）により表される。
Figure 2017045869
 ただし、αおよびβは比例定数、ｋex（ｐ）は励起速度係数、ｎ（１）はラジカル密度、ｎｅは電子密度である。
上記の式（２）から明らかなように、改質工程におけるＶＵＶ光の発光強度Ｉは、Ｈラジカルの密度に依存するが、温度には依存しない。そのため、半導体ウエハＷの処理温度以外の条件が同じであれば、低温の条件においても、常温または高温の条件と同等のＬＷＲおよびＬＥＲの改善効果が得られる。
このように、改質工程を−２０℃以下の低温の条件で実行することにより、Ｈラジカルによるフォトレジスト２３の高さの減少を抑えつつ、ＶＵＶ効果によりフォトレジスト２３のＬＷＲおよびＬＥＲを改善することができる。これにより、改質工程の実行後においてもフォトレジスト２３の加工精度を良好に維持することができる。これにより、改質工程の実行により改質されたフォトレジスト２３をマスクとするエッチング工程において、エッチング後の半導体ウエハＷの加工精度を向上させることができる。
実施例１では、改質ガスのプラズマを用いて半導体ウエハＷのフォトレジスト２３を改質する改質工程が実行された。本実施例では、実施例１に示した改質工程が実行された後に、さらに、フォトレジスト２３をマスクとして、マスク膜２２をエッチングする第１のエッチング工程が実行される。なお、本実施例において、プラズマ処理装置１００の構成は図１に示した実施例１におけるプラズマ処理装置１００と同様であるため、詳細な説明は省略する。
［プラズマ処理］
図８は、実施例２におけるプラズマ処理方法の一例を示すフローチャートである。なお、図８において、図３と同一の符号を付した処理は、図３において説明した処理と同様であるため、詳細な説明を省略する。
まず、図１に示したプラズマ処理装置１００において、ゲートバルブＧが開かれ、半導体ウエハＷが静電チャック６上に載置され、静電チャック６上に吸着保持される（Ｓ１００）。そして、排気装置７３の真空ポンプにより、チャンバ１内が所定の真空度まで排気される。そして、図３に示したステップＳ１０１〜Ｓ１０４の処理が実行される。
次に、チャンバ１内にガス供給源１５から第１の処理ガスが所定の流量で供給され、チャンバ１内が所定の圧力に維持される（Ｓ１１０）。本実施例において、第１の処理ガスにはＳＦ６ガスが含まれる。なお、第１の処理ガスには、ハロゲン化化合物ガスであって、ＣＦ結合またはＳＦ結合を含むガスが含まれていればよい。例えば、第１の処理ガスには、ＣＦ４ガスやＳＦ６ガス等が含まれていてもよい。
そして、載置台２の流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、半導体ウエハＷが所定の処理温度に制御される（Ｓ１１１）。ステップＳ１１１において、プラズマ処理装置１００は、半導体ウエハＷの処理温度を常温（例えば０℃以上４０℃以下の範囲内の温度）に制御する。
次に、シャワーヘッド１６に、高周波電源１０ａから所定周波数（例えば６０ＭＨｚ）の高周波電力が印加され、可変直流電源５２から所定電圧の負の直流電圧が印加される。また、載置台２に、高周波電源１０ｂから所定周波数（例えば１３ＭＨｚ）の高周波電力が印加される。これにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間に電界が形成され、半導体ウエハＷ上の処理空間Ｓ内に第１の処理ガスのプラズマが生成される（Ｓ１１２）。第１の処理ガスのプラズマにより、フォトレジスト２３をマスクとして、マスク膜２２がエッチングされる。ステップＳ１１２は、第１のエッチング工程の一例である。
第１の処理ガスのプラズマによるマスク膜２２のエッチングが所定時間実行された後、ガス供給源１５からの第１の処理ガスの供給が停止され、排気装置７３の真空ポンプによりチャンバ１内の第１の処理ガスが排気される（Ｓ１１３）。そして、ゲートバルブＧが開かれ、静電チャック６上の半導体ウエハＷがチャンバ１の外部に搬出され（Ｓ１０５）、本フローチャートに示したプラズマ処理は終了する。本フローチャートに示したプラズマ処理が行われた後、半導体ウエハＷには、エッチングによりフォトレジスト２３のパターンが転写されたマスク膜２２をマスクとして、フォトレジスト２３をエッチングする処理が行われる。
ここで、フォトレジスト２３をマスクとするマスク膜２２のエッチングには、第１の処理ガスが用いられる。第１の処理ガスとしてＳＦ６またはＣＦ４を用いた場合、フォトレジスト２３に対するマスク膜２２の選択比を測定すると、例えば図９のような結果となった。図９は、処理温度と選択比との関係の一例を示す図である。図９を参照すると、第１の処理ガスとしてＳＦ６を用いた場合の選択比は、ＣＦ４を用いた場合の選択比よりも高い値となった。また、第１の処理ガスとしてＳＦ６を用いた場合の選択比と、ＣＦ４を用いた場合の選択比との差は、常温領域（０℃〜４０℃の範囲）においてさらに大きくなった。
ここで、フォトレジスト２３に対するマスク膜２２の選択比は、第１の処理ガスに含まれる元素と、フォトレジスト２３に含まれる炭素とが結合して発生する副生成物が保護膜としてフォトレジスト２３上に堆積することにより改善する。Ｃ−Ｓ結合の結合エネルギーは２７２（kJ/mol）であり、Ｃ−Ｃ結合の結合エネルギーは３４６（kJ/mol）であるため、Ｃ−Ｓ結合は、Ｃ−Ｃ結合よりも少ないエネルギーで結合し、副生成物を作る。そのため、第１の処理ガスとしてＳＦ６を用いた方が、副生成物が生成されやすく、フォトレジスト２３の上に保護膜が形成されやすい。従って、第１の処理ガスとしてＳＦ６を用いた場合の選択比が、ＣＦ４を用いた場合の選択比よりも高い値となる。
また、本実施例において、マスク膜２２は、ＳｉＡＲＣ、または、ＢＡＲＣおよびＳｉＯＮの２重構造である。そのため、マスク膜２２中にはシリコン元素が含まれる。そして、マスク膜２２がエッチングされる過程で、第１の処理ガスに含まれる元素と、マスク膜２２中に含まれるシリコンとが結合して発生する副生成物は、保護膜としてフォトレジスト２３上に堆積する。これによっても、フォトレジスト２３に対するマスク膜２２の選択比は改善する。
ここで、Ｓｉ−Ｓ結合の結合エネルギーは２９３（kJ/mol）であり、Ｓｉ−Ｃ結合の結合エネルギーは３１８（kJ/mol）であるため、Ｓｉ−Ｓ結合は、Ｓｉ−Ｃ結合よりも少ないエネルギーで結合し、副生成物を作る。そのため、第１の処理ガスとしてＳＦ６を用いた方が、副生成物が生成されやすく、フォトレジスト２３の上に保護膜が形成されやすい。従って、第１の処理ガスとしてＳＦ６を用いた場合の選択比が、ＣＦ４を用いた場合の選択比よりも高い値となる。
また、第１の処理ガスとしてＳＦ６またはＣＦ４を用いた場合、プラズマ中のＦラジカル（Ｆ*）およびＦイオン（Ｆ+）のいずれもがマスク膜２２のプラズマエッチングに寄与する。ただし、マスク膜２２に含まれる炭素と反応した副生成物が、マスク膜２２の側壁や底面に保護膜を形成する。そのため、プラズマエッチングによりマスク膜２２に形成される溝の形状は、下方向のエッチングに寄与するＦイオンと、等方性のエッチングに寄与するＦラジカルと、保護膜との相関関係で決まる。
ここで、Ｓ−Ｆ結合の結合エネルギーは２８４（kJ/mol）であり、Ｃ−Ｆ結合の結合エネルギーは４８５（kJ/mol）であるため、第１の処理ガスとしてＳＦ６を用いた場合のプラズマ中のＦラジカルの絶対量は、第１の処理ガスとしてＣＦ４を用いた場合のプラズマ中のＦラジカルの絶対量よりも多い。そのため、第１の処理ガスとしてＳＦ６を用いた場合には、第１の処理ガスとしてＣＦ４を用いた場合よりも、Ｆラジカルによる等方性のエッチングが促進される。
図１０は、フッ素におけるアレニウスプロットの一例を示す図である。例えば図１０に示すように、フッ素における反応の速度定数ｋは、処理温度が高くなる、即ち、１０００／Ｔ（Ｋ）の値が低くなるほど、反応の速度定数ｋの値が高くなり、反応速度が上昇する。一方、処理温度が低くなる、即ち、１０００／Ｔ（Ｋ）の値が高くなるほど、反応の速度定数ｋの値が低くなり、反応速度が低下する。
図１１は、処理温度と溝の断面形状との関係の一例を示す模式図である。図１１（ａ）は、低温（例えば０℃未満）の処理温度でエッチングが行われた場合にマスク膜２２に形成された溝の断面形状の一例を示す。図１１（ｂ）は、常温（例えば０℃以上４０℃未満）の処理温度でエッチングが行われた場合にマスク膜２２に形成された溝の断面形状の一例を示す。図１１（ｃ）は、高温（例えば４０℃以上）の処理温度でエッチングが行われた場合にマスク膜２２に形成された溝の断面形状の一例を示す。
図１０に示したアレニウスプロットによると、処理温度が低温の場合、Ｆラジカルによる自発反応が抑制される。そのため、側壁の保護膜形成が支配的となる。これにより、例えば図１１（ａ）に示すように、マスク膜２２に形成される溝の側壁がテーパ形状となり、さらには、溝の底部が保護膜により閉塞してエッチストップとなる。
一方、処理温度が高温の場合、図１０に示したアレニウスプロットによると、Ｆラジカルによる自発反応が促進される。そのため、Ｆラジカルによる等方性のエッチングが支配的となる。これにより、例えば図１１（ｃ）に示すように、マスク膜２２に形成される溝の形状がＢｏｗｉｎｇ形状となる。
これに対し、処理温度が常温の場合、溝の側壁に形成される保護膜と、Ｆラジカルによる等方性のエッチングのバランスが良好であるため、例えば図１１（ｂ）に示すように、マスク膜２２に形成される溝の側壁は垂直に近い角度となる。
図１２は、処理温度とテーパ角度との関係の一例を示す図である。図１２を参照すると、第１の処理ガスとしてＳＦ６またはＣＦ４を用いた場合、処理温度が上昇するに従って、溝の側壁の角度が上昇している。第１の処理ガスとしてＳＦ６を用いた場合には、処理温度が約０℃以上になると、テーパ角度が８０度以上となる。また、図１２を参照すると、第１の処理ガスとしてＳＦ６を用いた場合には、処理温度の上昇に対するテーパ角度の上昇の傾向から、処理温度が約４０℃になると、テーパ角度が９０度となる。
ここで、マスク膜２２に形成される溝の側壁は、８０度以上９０度以下の範囲内の角度であることが好ましい。そのため、第１の処理ガスとしてＳＦ６を用いる場合には、処理温度が０℃以上４０℃以下の範囲内であれば、溝の側壁のテーパ角度が８０度以上９０度以下の範囲内の角度となる。従って、マスク膜２２をエッチングする第１のエッチング工程において、第１の処理ガスとしてＳＦ６を用いる場合には、処理温度が０℃以上４０℃以下の範囲内であることが好ましい。
なお、図１２を参照すると、第１の処理ガスとしてＣＦ４を用いた場合でも、処理温度が約２０℃以上４０℃以下の範囲内であれば、溝の側壁のテーパ角度が８０度以上９０度以下の範囲内の角度となる。そのため、マスク膜２２をエッチングする第１のエッチング工程において、第１の処理ガスとしてＣＦ４を用いる場合には、処理温度が２０℃以上４０℃以下の範囲内であることが好ましい。
実施例２では、改質ガスのプラズマを用いて半導体ウエハＷのフォトレジスト２３を改質する改質工程が実行された後、フォトレジスト２３をマスクとして半導体ウエハＷのマスク膜２２をエッチングする第１のエッチング工程が実行された。本実施例では、実施例２に示した改質工程および第１のエッチング工程が実行された後に、第１のエッチング工程でエッチングされたマスク膜２２をマスクとして、さらに半導体ウエハＷの有機膜２１をエッチングする第２のエッチング工程が実行される。なお、本実施例において、プラズマ処理装置１００の構成は図１に示した実施例１におけるプラズマ処理装置１００と同様であるため、詳細な説明は省略する。
［プラズマ処理］
図１３は、実施例３におけるプラズマ処理方法の一例を示すフローチャートである。なお、図１３において、図３または図８と同一の符号を付した処理は、図３または図８において説明した処理と同様であるため、詳細な説明を省略する。
まず、図１に示したプラズマ処理装置１００において、ゲートバルブＧが開かれ、半導体ウエハＷが静電チャック６上に載置され、静電チャック６上に吸着保持される（Ｓ１００）。そして、排気装置７３の真空ポンプにより、チャンバ１内が所定の真空度まで排気される。
次に、図３に示したステップＳ１０１〜Ｓ１０４の処理が実行される。これにより、フォトレジスト２３が改質され、フォトレジスト２３のＬＷＲおよびＬＥＲが低減される。次に、図８に示したステップＳ１１０〜Ｓ１１３の処理が実行される。これにより、ＬＷＲおよびＬＥＲが低減されたフォトレジスト２３のパターンが、マスク膜２２に転写される。
次に、チャンバ１内にガス供給源１５から第２の処理ガスが所定の流量で供給され、チャンバ１内が所定の圧力に維持される（Ｓ１２０）。本実施例において、第２の処理ガスは、ＡｒガスおよびＯ２ガスの混合ガスである。なお、第２の処理ガスは、希ガスと酸素原子を含むガスとの混合ガスであればよい。希ガスとしては、例えばＡｒガス等を用いることができる。また、酸素原子を含むガスとしては、Ｏ２ガスの他、例えばＣＯ２ガス等を用いることができる。
そして、載置台２の流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、半導体ウエハＷが所定の処理温度に制御される（Ｓ１２１）。ステップＳ１２１において、プラズマ処理装置１００は、半導体ウエハＷの処理温度を例えば−２０℃以下に制御する。好ましくは、プラズマ処理装置１００は、ステップＳ１２１において、半導体ウエハＷの処理温度を、例えば−６０℃以上−２０℃以下の範囲内の温度に制御する。
次に、シャワーヘッド１６に、高周波電源１０ａから所定周波数（例えば６０ＭＨｚ）の高周波電力が印加され、可変直流電源５２から所定電圧の負の直流電圧が印加される。また、載置台２に、高周波電源１０ｂから所定周波数（例えば１３ＭＨｚ）の高周波電力が印加される。これにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間に電界が形成され、半導体ウエハＷ上の処理空間Ｓ内に第２の処理ガスのプラズマが生成される（Ｓ１２２）。第２の処理ガスのプラズマにより、フォトレジスト２３のパターンが転写されたマスク膜２２をマスクとして、有機膜２１がエッチングされる。ステップＳ１２２は、第２のエッチング工程の一例である。
第２の処理ガスのプラズマによる有機膜２１のエッチングが所定時間実行された後、ガス供給源１５からの第２の処理ガスの供給が停止され、排気装置７３の真空ポンプによりチャンバ１内の第２の処理ガスが排気される（Ｓ１２３）。そして、ゲートバルブＧが開かれ、静電チャック６上の半導体ウエハＷがチャンバ１の外部に搬出され（Ｓ１０５）、本フローチャートに示したプラズマ処理は終了する。本フローチャートに示したプラズマ処理が行われた後、半導体ウエハＷには、エッチングによりマスク膜２２のパターンが転写された有機膜２１をマスクとして、絶縁膜２０をエッチングする処理が行われる。
ここで、マスク膜２２をマスクとする有機膜２１のエッチングには、第２の処理ガスが用いられる。第２の処理ガスとしてＡｒガスおよびＯ２ガスの混合ガスを用いた場合、例えば図１４に示すように、Ｔｏｐ−ＢｔｍＣＤの値は、半導体ウエハＷの処理温度が低くなるほど大きくなる。図１４は、処理温度とＴｏｐ−ＢｔｍＣＤとの関係の一例を示す図である。図１４において、縦軸はＴｏｐ−ＢｔｍＣＤの値を示し、横軸は半導体ウエハＷの処理温度を示す。
なお、Ｔｏｐ−ＢｔｍＣＤは、ＴｏｐＣＤからＢｔｍＣＤを引いた値を示す。ＴｏｐＣＤは、有機膜２１に形成された溝の開口部のＣＤ（Critical Dimension）であり、ＢｔｍＣＤは、有機膜２１に形成された溝の底部のＣＤである。また、図１４に示した「Dense」は、有機膜２１に形成された溝の密度が高い領域における溝のＴｏｐ−ＢｔｍＣＤを示しており、「Iso」は、有機膜２１に形成された溝の密度が低い領域における溝のＴｏｐ−ＢｔｍＣＤを示している。
また、Ｔｏｐ−ＢｔｍＣＤの値が０より大きい場合、有機膜２１に形成された溝の側壁は、テーパ形状である。また、Ｔｏｐ−ＢｔｍＣＤの値が０より小さい場合、有機膜２１に形成された溝の側壁は、Ｂｏｗｉｎｇ形状である。また、Ｔｏｐ−ＢｔｍＣＤの値が０の場合、有機膜２１に形成された溝の側壁は、ほぼ垂直である。
図１４を参照すると、第２の処理ガスとしてＡｒガスおよびＯ２ガスの混合ガスを用いた場合、半導体ウエハＷの処理温度が高くなるほど、Ｔｏｐ−ＢｔｍＣＤの値がマイナス方向に大きくなる。即ち、半導体ウエハＷの処理温度が高くなるほど、有機膜２１に形成される溝がＢｏｗｉｎｇ形状となる。一方、半導体ウエハＷの処理温度が低くなるほど、Ｔｏｐ−ＢｔｍＣＤの値が０に近づく。即ち、半導体ウエハＷの処理温度が低くなるほど、有機膜２１に形成される溝のＢｏｗｉｎｇ形状が抑制される。
また、図１４を参照すると、第２の処理ガスとしてＡｒガスおよびＣＯ２ガスの混合ガスを用いた場合も、半導体ウエハＷの処理温度が低くなるほど、Ｔｏｐ−ＢｔｍＣＤの値が０に近づく。即ち、半導体ウエハＷの処理温度が低くなるほど、有機膜２１に形成される溝のＢｏｗｉｎｇ形状が抑制される。従って、第２の処理ガスとしてＡｒガスおよびＣＯ２ガスの混合ガスを用いた場合も、半導体ウエハＷの処理温度を低く設定することにより、有機膜２１に形成される溝のＢｏｗｉｎｇ形状を抑制することができる。
図１５は、Ｏ２ガスにおけるアレニウスプロットの一例を示す図である。例えば図１５に示すように、処理温度が高くなる、即ち、１０００／Ｔ（Ｋ）の値が低くなると、Ｏラジカル等の反応の速度定数ｋの値が高くなり、反応速度が上昇する。つまり、処理温度が高くなるほど、等方性エッチングに寄与するＯラジカルの反応速度が上昇し、有機膜２１に形成される溝の側壁の自発反応が促進され、溝がＢｏｗｉｎｇ形状となる。
一方、例えば図１５に示すように、処理温度が低くなる、即ち、１０００／Ｔ（Ｋ）の値が高くなると、Ｏラジカル等の反応の速度定数ｋの値が低くなり、反応速度が低下する。つまり、処理温度が低くなるほど、等方性エッチングに寄与するＯラジカルの反応速度が低下し、有機膜２１に形成される溝の側壁の自発反応が抑制され、溝のＢｏｗｉｎｇ形状が抑制される。従って、マスク膜２２をマスクとする有機膜２１のエッチングにおいて、半導体ウエハＷの処理温度を低く設定することにより、有機膜２１に形成される溝のＢｏｗｉｎｇ形状を抑制することができる。
また、図１４を参照すると、半導体ウエハＷの処理温度が約−２０℃以下になると、Ｔｏｐ−ＢｔｍＣＤの値は、いずれの条件においても−２．０ｎｍ以上となり、溝のＢｏｗｉｎｇ形状が十分に抑制される。そのため、マスク膜２２をマスクとする有機膜２１のエッチングにおいて、第２の処理ガスとしてＡｒガスおよびＯ２ガスの混合ガス、または、ＡｒガスおよびＣＯ２ガスの混合ガスを用いる場合、半導体ウエハＷの処理温度は−２０℃以下に設定されることが好ましい。
また、図１４を参照すると、半導体ウエハＷの処理温度が約−６０℃以下になると、第２の処理ガスとしてＡｒガスおよびＯ２ガスの混合ガスを用いた場合の「Iso」におけるＴｏｐ−ＢｔｍＣＤの値が＋２．０ｎｍ以上となる。Ｔｏｐ−ＢｔｍＣＤの値がプラス方向に大きくなり過ぎると、有機膜２１に形成される溝の側壁がテーパ形状となり、底部が閉塞してエッチストップとなる場合がある。そのため、マスク膜２２をマスクとする有機膜２１のエッチングにおいて、第２の処理ガスとしてＡｒガスおよびＯ２ガスの混合ガス、または、ＡｒガスおよびＣＯ２ガスの混合ガスを用いる場合、半導体ウエハＷの処理温度は、−６０℃以上−２０℃以下の範囲内の温度に設定されることがより好ましい。
また、第２の処理ガスとしてＡｒガスおよびＯ２ガスの混合ガスを用いる場合のマスク膜２２に対する有機膜２１の選択比と処理温度との関係は、例えば図１６のようになる。図１６は、処理温度と選択比との関係の一例を示す図である。図１６では、マスク膜２２としてＳｉＡＲＣを用いた。例えば図１６に示すように、マスク膜２２のエッチングレートは、半導体ウエハＷの処理温度に対する依存性はほとんどないが、有機膜２１のエッチングレートは、半導体ウエハＷの処理温度が低くなるほど高くなる。従って、半導体ウエハＷの処理温度が低くなるほど、マスク膜２２に対する有機膜２１の選択比は高くなる。そのため、マスク膜２２をマスクとする有機膜２１のエッチングにおいて、半導体ウエハＷの処理温度を低く設定することにより、高い選択比で有機膜２１のエッチングを行うことができる。
実施例３では、改質工程、第１のエッチング工程、および第２のエッチング工程が、同一のプラズマ処理装置１００内で実行された。これに対し、本実施例では、改質工程および第２のエッチング工程が第１のプラズマ処理装置１００において実行され、第１のエッチング工程が第２のプラズマ処理装置１００において実行される点が実施例３とは異なる。なお、本実施例において、第１のプラズマ処理装置１００および第２のプラズマ処理装置１００の構成は、図１に示した実施例１におけるプラズマ処理装置１００と同様であるため、詳細な説明は省略する。
［プラズマ処理］
図１７は、実施例４におけるプラズマ処理方法の一例を示すフローチャートである。まず、第１のプラズマ処理装置１００において、ゲートバルブＧが開かれ、半導体ウエハＷが搬送ロボット等により、開口部７４からチャンバ１内に搬入され、静電チャック６上に載置される（Ｓ２００）。そして、ゲートバルブＧが閉じられ、半導体ウエハＷが静電チャック６に吸着保持される。そして、排気装置７３の真空ポンプによりチャンバ１内が所定の真空度まで排気される。
第１のプラズマ処理装置１００のチャンバ１内が所定の真空度になった後、チャンバ１内にガス供給源１５から改質ガスが所定の流量で供給され、チャンバ１内が所定の圧力に維持される（Ｓ２０１）。本実施例において、改質ガスは、水素含有ガスである。具体的には、改質ガスには、例えばＡｒガスおよびＨ２ガスが含まれる。なお、改質ガスは、Ｈ２ガス、ハロゲン化水素ガス、または、希ガスとＨ２ガスまたはハロゲン化水素ガスとを含む混合ガスであればよい。そして、載置台２の流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、半導体ウエハＷが所定の処理温度に制御される（Ｓ２０２）。ステップＳ２０２において、プラズマ処理装置１００は、半導体ウエハＷの処理温度を例えば−２０℃以下に制御する。好ましくは、プラズマ処理装置１００は、ステップＳ２０２において、半導体ウエハＷの処理温度を、例えば−６０℃以上−２０℃以下の範囲内の温度に制御する。
次に、シャワーヘッド１６に、所定周波数の高周波電力と、所定電圧の負の直流電圧とが印加され、載置台２に、所定周波数の高周波電力が印加される。これにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間に電界が形成され、半導体ウエハＷ上の処理空間Ｓ内に改質ガスのプラズマが生成される（Ｓ２０３）。ステップＳ２０３は、改質工程の一例である。改質ガスのプラズマにより、半導体ウエハＷのフォトレジスト２３の表面が改質され、ＬＷＲおよびＬＥＲが改善される。
半導体ウエハＷに対して改質ガスのプラズマによる処理が所定時間行われた後、ガス供給源１５からの改質ガスの供給が停止され、排気装置７３の真空ポンプによりチャンバ１内の改質ガスが排気される（Ｓ２０４）。そして、第１のプラズマ処理装置１００において、ゲートバルブＧが開かれ、搬送ロボット等により、静電チャック６上の半導体ウエハＷがチャンバ１から搬出される（Ｓ２０５）。
次に、第２のプラズマ処理装置１００において、ゲートバルブＧが開かれ、ステップＳ２０５において第１のプラズマ処理装置１００から搬出された半導体ウエハＷが搬送ロボット等により、第２のプラズマ処理装置１００のチャンバ１内に搬入され、静電チャック６上に載置される（Ｓ３００）。そして、ゲートバルブＧが閉じられ、半導体ウエハＷが静電チャック６に吸着保持される。そして、排気装置７３の真空ポンプによりチャンバ１内が所定の真空度まで排気される。
第２のプラズマ処理装置１００のチャンバ１内が所定の真空度になった後、チャンバ１内にガス供給源１５から第１の処理ガスが所定の流量で供給され、チャンバ１内が所定の圧力に維持される（Ｓ３０１）。本実施例において、第１の処理ガスにはＳＦ６ガスが含まれる。なお、第１の処理ガスには、ハロゲン化化合物ガスであって、ＣＦ結合またはＳＦ結合を含むガスが含まれていればよい。そして、載置台２の流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、半導体ウエハＷが所定の処理温度に制御される（Ｓ３０２）。ステップＳ３０２において、プラズマ処理装置１００は、半導体ウエハＷの処理温度を常温（例えば０℃以上４０℃以下の範囲内の温度）に制御する。
次に、シャワーヘッド１６に、所定周波数の高周波電力と、所定電圧の負の直流電圧が印加され、載置台２に、所定周波数の高周波電力が印加される。これにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間に電界が形成され、半導体ウエハＷ上の処理空間Ｓ内に第１の処理ガスのプラズマが生成される（Ｓ３０３）。第１の処理ガスのプラズマにより、フォトレジスト２３をマスクとして、マスク膜２２がエッチングされる。ステップＳ３０３は、第１のエッチング工程の一例である。
第１の処理ガスのプラズマによるマスク膜２２のエッチングが所定時間実行された後、ガス供給源１５からの第１の処理ガスの供給が停止され、排気装置７３の真空ポンプによりチャンバ１内の第１の処理ガスが排気される（Ｓ３０４）。そして、第２のプラズマ処理装置１００において、ゲートバルブＧが開かれ、静電チャック６上の半導体ウエハＷがチャンバ１から搬出される（Ｓ３０５）。
次に、第１のプラズマ処理装置１００において、ゲートバルブＧが開かれ、ステップＳ３０５において第２のプラズマ処理装置１００から搬出された半導体ウエハＷが搬送ロボット等により、第１のプラズマ処理装置１００のチャンバ１内に搬入され、静電チャック６上に載置される（Ｓ２０６）。そして、ゲートバルブＧが閉じられ、半導体ウエハＷが静電チャック６に吸着保持される。そして、排気装置７３の真空ポンプによりチャンバ１内が所定の真空度まで排気される。
第１のプラズマ処理装置１００のチャンバ１内が所定の真空度になった後、チャンバ１内にガス供給源１５から第２の処理ガスが所定の流量で供給され、チャンバ１内が所定の圧力に維持される（Ｓ２０７）。本実施例において、第２の処理ガスには、ＡｒガスおよびＯ２ガスの混合ガスである。なお、第２の処理ガスは、希ガスと酸素原子を含むガスとの混合ガスであればよい。そして、載置台２の流路２ｂ内を流れる冷媒と、半導体ウエハＷの裏面側に供給される熱伝達ガスによって、半導体ウエハＷが所定の処理温度に制御される（Ｓ２０８）。ステップＳ２０８において、プラズマ処理装置１００は、半導体ウエハＷの処理温度を例えば−２０℃以下に制御する。好ましくは、プラズマ処理装置１００は、ステップＳ２０８において、半導体ウエハＷの処理温度を、例えば−６０℃以上−２０℃以下の範囲内の温度に制御する。
次に、シャワーヘッド１６に、所定周波数の高周波電力と、所定電圧の負の直流電圧が印加され、載置台２に、所定周波数の高周波電力が印加される。これにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間に電界が形成され、半導体ウエハＷ上の処理空間Ｓ内に第２の処理ガスのプラズマが生成される（Ｓ２０９）。第２の処理ガスのプラズマにより、マスク膜２２をマスクとして、有機膜２１がエッチングされる。ステップＳ２０９は、第２のエッチング工程の一例である。
第２の処理ガスのプラズマによる有機膜２１のエッチングが所定時間実行された後、ガス供給源１５からの第２の処理ガスの供給が停止され、排気装置７３の真空ポンプによりチャンバ１内の第２の処理ガスが排気される（Ｓ２１０）。そして、第１のプラズマ処理装置１００において、ゲートバルブＧが開かれ、静電チャック６上の半導体ウエハＷがチャンバ１の外部に搬出され（Ｓ２１１）、本フローチャートに示したプラズマ処理は終了する。本フローチャートに示したプラズマ処理が行われた後、半導体ウエハＷには、エッチングによりマスク膜２２のパターンが転写された有機膜２１をマスクとして、絶縁膜２０をエッチングする処理が行われる。
本実施例では、第１のプラズマ処理装置１００が、改質工程（ステップＳ２０３）および第２のエッチング工程（ステップＳ２０９）を実行し、第２のプラズマ処理装置１００が、第１のエッチング工程を実行する。そして、第１のプラズマ処理装置１００は、改質工程および第２のエッチング工程において、半導体ウエハＷの処理温度を例えば−２０℃以下に制御し、第２のプラズマ処理装置１００は、第１のエッチング工程において、半導体ウエハＷの処理温度を例えば常温に制御する。
ここで、改質工程および第１のエッチング工程を１つのプラズマ処理装置１００において連続して処理する場合、−２０℃以下の処理温度で改質工程を行った後に、第１のエッチング工程を開始する前に、半導体ウエハＷおよびチャンバ１内の各部が常温になるまで待機する必要がある。また、第１のエッチング工程および第２のエッチング工程を１つのプラズマ処理装置１００において連続して処理する場合、常温で第１のエッチング工程を行った後に、第２のエッチング工程を開始する前に、半導体ウエハＷおよびチャンバ１内の各部の温度が−２０℃以下になるまで待機する必要がある。
これに対し、本実施例では、−２０℃以下で行われる改質工程および第２のエッチング工程を第１のプラズマ処理装置１００で実行し、常温で行われる第１のエッチング工程を第２のプラズマ処理装置１００で実行する。このため、それぞれのプラズマ処理装置１００内を所定の温度に保ったまま、それぞれの処理を実行することができる。そのため、プラズマ処理装置１００のチャンバ１内の各部が所定の温度になるまで待機する時間を削減することができる。また、複数の半導体ウエハＷに対して、改質工程、第１のエッチング工程、および第２のエッチング工程が連続して実行される場合のスループットを向上させることができる。
なお、図１７に示したプラズマ処理において、第２のプラズマ処理装置１００は、第１のプラズマ処理装置１００でステップＳ２００〜Ｓ２０５に示した処理が行われている間に、ステップＳ３０２に示した処理を先に行ってもよい。これにより、第１のエッチング工程をより迅速に開始することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に多様な変更または改良を加えることが可能であることが当業者には明らかである。また、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
Ｗ 半導体ウエハ
１００ プラズマ処理装置
１ チャンバ
２ 載置台
１６ シャワーヘッド
２０ 絶縁膜
２１ 有機膜
２２ マスク膜
２３ フォトレジスト

Claims (6)

  1. 有機膜、マスク膜、およびレジスト膜が順に積層された被処理体をプラズマにより処理するプラズマ処理方法であって、
    前記レジスト膜に所定のパターンが形成された前記被処理体が搬入されたチャンバ内にＨ２ガス、ハロゲン化水素ガス、または、希ガスとＨ２ガスまたはハロゲン化水素ガスとを含む混合ガスである改質ガスを供給する工程と、
    −２０℃以下の処理温度で、前記改質ガスのプラズマにより前記被処理体の前記レジスト膜を改質する改質工程と
    を有することを特徴とするプラズマ処理方法。
  2. 前記チャンバ内にエッチング用の第１の処理ガスを供給する工程と、
    ０℃以上４０℃以下の範囲内の処理温度で、前記第１の処理ガスのプラズマにより、前記改質工程で改質された前記レジスト膜をマスクとして、前記マスク膜をエッチングする第１のエッチング工程と
    を有することを特徴とする請求項１に記載のプラズマ処理方法。
  3. 前記第１の処理ガスには、
    ハロゲン化化合物ガスであって、ＣＦ結合またはＳＦ結合を含むガスが含まれることを特徴とする請求項２に記載のプラズマ処理方法。
  4. 前記チャンバ内にエッチング用の第２の処理ガスを供給する工程と、
    −２０℃以下の処理温度で、前記第２の処理ガスのプラズマにより、前記第１のエッチング工程でエッチングされた前記マスク膜をマスクとして、前記有機膜をエッチングする第２のエッチング工程と
    を有することを特徴とする請求項２または３に記載のプラズマ処理方法。
  5. 前記チャンバ内にエッチング用の第２の処理ガスを供給する工程と、
    −２０℃以下の処理温度で、前記第２の処理ガスのプラズマにより、前記改質工程で改質された前記レジスト膜のパターンが転写された前記マスク膜をマスクとして、前記有機膜をエッチングする第２のエッチング工程と
    を有することを特徴とする請求項１に記載のプラズマ処理方法。
  6. 前記第２の処理ガスには、
    希ガスと酸素原子を含むガスとの混合ガスが含まれることを特徴とする請求項４または５に記載のプラズマ処理方法。
JP2015167416A 2015-08-27 2015-08-27 プラズマ処理方法 Active JP6817692B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2015167416A JP6817692B2 (ja) 2015-08-27 2015-08-27 プラズマ処理方法
US15/747,900 US10460963B2 (en) 2015-08-27 2016-08-10 Plasma processing method
PCT/JP2016/073648 WO2017033754A1 (ja) 2015-08-27 2016-08-10 プラズマ処理方法
KR1020187002353A KR102608178B1 (ko) 2015-08-27 2016-08-10 플라즈마 처리 방법
CN201680043730.7A CN108028196A (zh) 2015-08-27 2016-08-10 等离子体处理方法
TW105126157A TWI692029B (zh) 2015-08-27 2016-08-17 電漿處理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015167416A JP6817692B2 (ja) 2015-08-27 2015-08-27 プラズマ処理方法

Publications (3)

Publication Number Publication Date
JP2017045869A true JP2017045869A (ja) 2017-03-02
JP2017045869A5 JP2017045869A5 (ja) 2018-06-14
JP6817692B2 JP6817692B2 (ja) 2021-01-20

Family

ID=58100040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015167416A Active JP6817692B2 (ja) 2015-08-27 2015-08-27 プラズマ処理方法

Country Status (6)

Country Link
US (1) US10460963B2 (ja)
JP (1) JP6817692B2 (ja)
KR (1) KR102608178B1 (ja)
CN (1) CN108028196A (ja)
TW (1) TWI692029B (ja)
WO (1) WO2017033754A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019125952A1 (en) * 2017-12-18 2019-06-27 Tokyo Electron Limited Plasma treatment method to enhance surface adhesion for lithography
JP2019179889A (ja) * 2018-03-30 2019-10-17 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
JP2020096142A (ja) * 2018-12-14 2020-06-18 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP2020177958A (ja) * 2019-04-15 2020-10-29 東京エレクトロン株式会社 基板処理方法及び基板処理装置
WO2021262371A1 (en) * 2020-06-22 2021-12-30 Lam Research Corporation Surface modification for metal-containing photoresist deposition
WO2022219977A1 (ja) * 2021-04-14 2022-10-20 東京エレクトロン株式会社 基板処理方法
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11988965B2 (en) 2020-01-15 2024-05-21 Lam Research Corporation Underlayer for photoresist adhesion and dose reduction

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112103166A (zh) * 2019-06-18 2020-12-18 东京毅力科创株式会社 基板处理装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168918A (ja) * 1992-11-30 1994-06-14 Sony Corp ドライエッチング方法及びドライエッチング装置
JP2000221698A (ja) * 1999-01-29 2000-08-11 Sony Corp 電子装置の製造方法
JP2005072518A (ja) * 2003-08-28 2005-03-17 Hitachi Ltd 半導体装置の製造方法およびその装置
JP2005223360A (ja) * 1999-03-09 2005-08-18 Tokyo Electron Ltd 半導体装置の製造方法
JP2005243681A (ja) * 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
JP2005302811A (ja) * 2004-04-07 2005-10-27 Tokyo Electron Ltd 半導体装置の製造方法
JP2008218959A (ja) * 2007-02-09 2008-09-18 Tokyo Electron Ltd エッチング方法および記憶媒体
JP2011138871A (ja) * 2009-12-28 2011-07-14 Renesas Electronics Corp 半導体装置の製造方法
JP2013145874A (ja) * 2011-12-21 2013-07-25 Imec Ｅｕｖフォトレジスト封入
JP2014082475A (ja) * 2012-09-25 2014-05-08 Tokyo Electron Ltd プラズマ処理方法
JP2015012178A (ja) * 2013-06-28 2015-01-19 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP2015138914A (ja) * 2014-01-23 2015-07-30 マイクロン テクノロジー， インク． 半導体装置の製造方法
US20150228497A1 (en) * 2014-02-07 2015-08-13 Katholieke Universiteit Leuven, KU LEUVEN R&D Plasma Method for Reducing Post-Lithography Line Width Roughness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008096752A1 (ja) * 2007-02-09 2008-08-14 Tokyo Electron Limited エッチング方法および記憶媒体
JP2008218867A (ja) * 2007-03-07 2008-09-18 Elpida Memory Inc 半導体装置の製造方法
JP5578782B2 (ja) 2008-03-31 2014-08-27 東京エレクトロン株式会社 プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
JP2010205967A (ja) * 2009-03-04 2010-09-16 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5606060B2 (ja) * 2009-12-24 2014-10-15 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP5894106B2 (ja) * 2012-06-18 2016-03-23 信越化学工業株式会社 レジスト下層膜形成用化合物、これを用いたレジスト下層膜材料、レジスト下層膜形成方法、パターン形成方法
US9793127B2 (en) * 2013-11-13 2017-10-17 Taiwan Semiconductor Manufacturing Company Limited Plasma generation and pulsed plasma etching

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168918A (ja) * 1992-11-30 1994-06-14 Sony Corp ドライエッチング方法及びドライエッチング装置
JP2000221698A (ja) * 1999-01-29 2000-08-11 Sony Corp 電子装置の製造方法
JP2005223360A (ja) * 1999-03-09 2005-08-18 Tokyo Electron Ltd 半導体装置の製造方法
JP2005072518A (ja) * 2003-08-28 2005-03-17 Hitachi Ltd 半導体装置の製造方法およびその装置
JP2005243681A (ja) * 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
JP2005302811A (ja) * 2004-04-07 2005-10-27 Tokyo Electron Ltd 半導体装置の製造方法
JP2008218959A (ja) * 2007-02-09 2008-09-18 Tokyo Electron Ltd エッチング方法および記憶媒体
JP2011138871A (ja) * 2009-12-28 2011-07-14 Renesas Electronics Corp 半導体装置の製造方法
JP2013145874A (ja) * 2011-12-21 2013-07-25 Imec Ｅｕｖフォトレジスト封入
JP2014082475A (ja) * 2012-09-25 2014-05-08 Tokyo Electron Ltd プラズマ処理方法
JP2015012178A (ja) * 2013-06-28 2015-01-19 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
JP2015138914A (ja) * 2014-01-23 2015-07-30 マイクロン テクノロジー， インク． 半導体装置の製造方法
US20150228497A1 (en) * 2014-02-07 2015-08-13 Katholieke Universiteit Leuven, KU LEUVEN R&D Plasma Method for Reducing Post-Lithography Line Width Roughness

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11243465B2 (en) 2017-12-18 2022-02-08 Tokyo Electron Limited Plasma treatment method to enhance surface adhesion for lithography
KR20200090910A (ko) * 2017-12-18 2020-07-29 도쿄엘렉트론가부시키가이샤 리소그래피를 위한 표면 접착력을 강화하기 위한 플라즈마 처리 방법
KR102632799B1 (ko) * 2017-12-18 2024-02-01 도쿄엘렉트론가부시키가이샤 리소그래피를 위한 표면 접착력을 강화하기 위한 플라즈마 처리 방법
WO2019125952A1 (en) * 2017-12-18 2019-06-27 Tokyo Electron Limited Plasma treatment method to enhance surface adhesion for lithography
JP2019179889A (ja) * 2018-03-30 2019-10-17 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11921427B2 (en) 2018-11-14 2024-03-05 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11557485B2 (en) 2018-12-14 2023-01-17 Tokyo Electron Limited Plasma processing method and plasma processing apparatus
JP7229750B2 (ja) 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7418632B2 (ja) 2018-12-14 2024-01-19 東京エレクトロン株式会社 プラズマ処理装置
JP2020096142A (ja) * 2018-12-14 2020-06-18 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US11881410B2 (en) 2019-04-15 2024-01-23 Tokyo Electron Limited Substrate processing apparatus and plasma processing apparatus
JP2020177958A (ja) * 2019-04-15 2020-10-29 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7467708B2 (ja) 2019-04-15 2024-04-15 東京エレクトロン株式会社 基板処理装置
US11988965B2 (en) 2020-01-15 2024-05-21 Lam Research Corporation Underlayer for photoresist adhesion and dose reduction
WO2021262371A1 (en) * 2020-06-22 2021-12-30 Lam Research Corporation Surface modification for metal-containing photoresist deposition
WO2022219977A1 (ja) * 2021-04-14 2022-10-20 東京エレクトロン株式会社 基板処理方法

Also Published As

Publication number Publication date
KR20180043784A (ko) 2018-04-30
JP6817692B2 (ja) 2021-01-20
TWI692029B (zh) 2020-04-21
CN108028196A (zh) 2018-05-11
TW201719748A (zh) 2017-06-01
US10460963B2 (en) 2019-10-29
KR102608178B1 (ko) 2023-11-30
WO2017033754A1 (ja) 2017-03-02
US20180226279A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
WO2017033754A1 (ja) プラズマ処理方法
EP2819151B1 (en) Plasma etching method and plasma etching apparatus
US11380551B2 (en) Method of processing target object
US20100224587A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
KR102482619B1 (ko) 에칭 방법
US8216485B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20090203218A1 (en) Plasma etching method and computer-readable storage medium
US8609549B2 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
US10453699B2 (en) Etching method and etching apparatus
US10580655B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
JP2014096500A (ja) プラズマエッチング方法及びプラズマエッチング装置
US9653321B2 (en) Plasma processing method
KR20150016498A (ko) 플라즈마 에칭 방법
US20220059361A1 (en) Etching method and plasma processing apparatus
US20080014755A1 (en) Plasma etching method and computer-readable storage medium
US9754797B2 (en) Etching method for selectively etching silicon oxide with respect to silicon nitride
KR20160110153A (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US9633864B2 (en) Etching method
US20070197040A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US10811275B2 (en) Plasma etching method and plasma etching apparatus

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180425

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190717

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20191210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200309

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200309

C11 Written invitation by the commissioner to file amendments

Free format text: JAPANESE INTERMEDIATE CODE: C11

Effective date: 20200324

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200330

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200331

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200626

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200630

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200818

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20201027

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20201201

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20201201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201225

R150 Certificate of patent or registration of utility model

Ref document number: 6817692

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250