JP2015141929A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】配線の幅に対してコンタクトプラグのボトム径を拡大できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１マスク層の上に、第１方向に第１の幅を有する第１部分とそれより小さい第２の幅を有する第２、第３部分を有し、第１部分が第２、第３部分に挟まれるように、第１、第２及び第３部分が第２方向に連続して並ぶスペース部を複数規定する第１有機膜パターンを形成する工程と、第１有機膜パターン上に絶縁膜を形成する工程と、絶縁膜をエッチバックし、第１有機膜パターンの最上面と第１部分の下にある第１マスク層を一部露出させて、各々のスペース部の第１部分の側壁に平面視で矩形枠状のサイドウォールを形成する工程と、サイドウォールの長辺側の一辺の第２部分に近い第１サイドウォール部分と他辺の第３部分に近い第２サイドウォール部分を除去し、サイドウォールを第３サイドウォール部分と第４サイドウォール部分に二分する工程と、を含む。
【選択図】図３０Ｂ

Description

本発明は、半導体装置及びその製造方法に関する。
液浸露光技術の限界解像度を超える加工寸法を実現する技術として、ダブルパターニング技術が開発された。その一つに自己整合ダブルパターニングリソグラフィ（ＳＡＤＰＬ：Self-aligned Double Patterning Lithography）がある（例えば、特許文献１参照）。
ＳＡＤＰＬでは、まず、コアパターンを形成し、その両側壁にスペーサを形成する。その後、コアパターンを除去し、残ったスペーサをマスクとして利用する。この方法によれば、コアパターンのピッチの１／２ピッチでの加工を実現することが可能になる。ＳＡＤＰＬは、例えば、特許文献２の図２に示されるビット配線１５のような同一パターンが一定の間隔で繰り返し配置される繰り返しパターンを形成する場合に適している。この様な繰り返しパターンの形成にＳＡＤＰＬを用いれば、プロセス最小加工寸法を約２０ｎｍにまで縮小することができる。
特表２０１３−５０２７２６号公報 特開２０１２−８４７３８号公報
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、多層配線構造が採用され、異なる層の配線間の接続には、コンタクトプラグが用いられる。
コンタクトプラグの形成は、下層側の配線を覆うように形成された絶縁膜にコンタクト孔を形成し、形成したコンタクト孔内に導体を埋設することにより行われる。
ここで、コンタクト孔の形成が、平面視で配線の外側にはみ出すように行われると、配線の下地層もエッチングされ、その下に位置する半導体基板が露出する。その様なコンタクト孔に形成されたコンタクトプラグは配線のみならず半導体基板にも電気的に接続される。すなわち、コンタクトプラグと半導体基板との間にリークが生じる。したがって、コンタクト孔は、平面視で配線上に形成されなければならない。また、位置合わせ精度を考慮すると、コンタクト孔のボトム径は配線幅よりも小さくなければならない。
一方、コンタクトプラグと配線との間の接続抵抗は、これらの接続面積に依存する。したがって、コンタクトプラグのボトム径は大きい方が望ましい。しかし、配線の幅は縮小が求められており、コンタクトプラグとの接続抵抗は増加する傾向にある。
そこで、本発明は、接続される配線の幅に対するコンタクトプラグのボトム径を拡大できる半導体装置の製造方法を提供することを課題の一つとする。また、本発明は、コンタクトプラグと配線との間の接続抵抗を低減した半導体装置を提供することを他の課題の一つとする。
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に配線材料膜を形成する工程と、前記配線材料膜上に第１マスク層を形成する工程と、前記第１マスク層の上に、第１方向に第１の幅を有する第１部分と前記第１方向に前記第１の幅よりも小さい第２の幅を有する第２部分と第３部分を有し、前記第１部分が前記第２部分と前記第３部分とに挟まれるように、前記第１部分、前記第２部分及び前記第３部分が前記第１方向とは異なる第２方向に連続して並ぶスペース部を複数規定する第１有機膜パターンを形成する工程と、前記第１有機膜パターン上に絶縁膜を形成する工程と、前記絶縁膜をエッチバックし、前記第１有機膜パターンの最上面と前記第１部分の下にある前記第１マスク層を一部露出させて、前記各々のスペース部の前記第１部分の側壁に平面視で矩形枠状のサイドウォールを形成する工程と、前記矩形枠状のサイドウォールの長辺側の一辺の前記第２部分に近い第１サイドウォール部分と他辺の前記第３部分に近い第２サイドウォール部分を除去し、前記矩形枠状のサイドウォールを第３サイドウォール部分と第４サイドウォール部分に二分する工程と、前記第３と第４サイドウォール部分と前記第２部分と第３部分に残る前記絶縁膜をマスクとして、前記第１マスク層を選択的にエッチングする工程と、前記第１マスク層の残存部分をマスクとして、前記配線材料膜を選択的にエッチングする工程と、前記第２部分と第３部分の下にある前記配線材料膜上にコンタクト孔を形成する工程と、を含む事を特徴とする。
また、本発明の他の実施の形態に係る半導体装置の製造方法は、
半導体基板上に配線材料膜を形成する工程と、
前記配線材料膜上に第１マスク層を形成する工程と、
前記第１マスク層の上に、第１方向に第１の幅を有する第１部分と前記第１方向に前記第１の幅よりも小さい第２の幅を有する第２部分と第３部分を有し、前記第１部分が前記第２部分と前記第３部分とに挟まれるように、前記第１部分、前記第２部分及び前記第３部分が前記第１方向とは異なる第２方向に連続して並ぶスペース部を複数規定する第１有機膜パターンを形成する工程と、前記第１有機膜パターン上に絶縁膜を形成する工程と、前記絶縁膜をエッチバックし、前記各々のスペース部の第１部分内に、前記第１方向に延伸する第１と第２のサイドウォールと、前記第２方向に延伸する第３と第４のサイドウォールを形成する工程と、前記第３のサイドウォールの前記第２部分に近い部分の一部と前記第４のサイドウォールの前記第３部分に近い部分の一部をエッチングして、前記第３と第４のサイドウォールをそれぞれ２分する工程と、前記第１と第２と第３と第４のサイドウォールと前記第２部分と第３部分に残る前記絶縁膜をマスクとして、前記第１マスク層をエッチングする工程と、前記第１マスク層をマスクとして、前記配線材料をエッチングする工程と、前記第２部分と第３部分の下にある前記配線材料膜上にコンタクト孔を形成する工程と、を含む事を特徴とする。
さらに、本発明の一実施の形態に係る半導体装置は、半導体基板と、半導体基板上に、第１の方向に延伸する第１部分と第２部分を有し、更に、前記第１部分と前記第２部分を繋ぎ前記第１の方向とは反対の第２の方向に延伸する第３部分を有し、前記第１部分の前記第１の方向での長さは、前記第２部分の前記第１の方向での長さよりも長い、第１配線と、前記第２の方向に延伸する第４部分と第５部分を有し、更に、前記第４部分と前記第５部分を繋ぎ前記第１の方向に延伸する第６部分を有し、前記第４部分の前記第２の方向での長さは、前記第５部分の前記第２の方向での長さよりも長い、第２配線と、を有し、前記第２配線は、前記第１配線と重ならず点対称の位置に在り、前記第１部分と前記第５部分、及び前記第２部分と前記第４部分は、それぞれが前記第１方向に延伸する第１と第２の直線上にある事を特徴とする。
さらにまた、本発明の他の実施の形態に係る半導体装置は、半導体基板と、半導体基板上にメモリセル領域と、メモリセル領域に隣接する第１周辺回路領域と第２周辺回路領域と、第１の方向に延伸する第１部分と第２部分を有し、更に、前記第１部分と前記第２部分を繋ぎ前記第１の方向に延伸する第３部分を有し、前記第１部分は少なくとも前記メモリセル領域上に在り、前記第２部分と前記第３部分は前記第１周辺回路領域上に在る、第１配線と、前記第１の方向に延伸する第４部分と第５部分を有し、更に、前記第４部分と前記第５部分を繋ぎ前記第１の方向に延伸する第６部分を有し、前記第４部分は少なくとも前記メモリセル領域上に在り、前記第５部分と前記第６部分は前記第２周辺回路領域上に在る、第２配線とを備え、前記第２配線は、前記第１配線と重ならず点対称の位置に在り、前記第１部分と前記第５部分、及び前記第２部分と前記第４部分は、それぞれが前記第１方向に延伸する第１と第２の直線上にある事を特徴とする。
本発明によれば、プロセス最少加工寸法の幅を有する配線に接続されるコンタクトプラグの径を、その配線の幅以上にすることが可能になる。これにより、コンタクトプラグと配線との間の接続抵抗を低減することができる。
関連技術に係る半導体装置の製造方法を説明するための平面図である。 図１ＡのＩ−Ｉ’線断面図である。 図１Ａ及び図１Ｂに示す工程に続く工程を説明するための平面図である。 図２ＡのＩ−Ｉ’線断面図である。 図２Ａ及び図２Ｂに示す工程に続く工程を説明するための平面図である。 図３ＡのＩ−Ｉ’線断面図である。 図３Ａ及び図３Ｂに示す工程に続く工程を説明するための平面図である。 図４ＡのＩ−Ｉ’線断面図である。 図４Ａ及び図４Ｂに示す工程に続く工程を説明するための平面図である。 図５ＡのＩ−Ｉ’線断面図である。 図５Ａ及び図５Ｂに示す工程に続く工程を説明するための平面図である。 図６ＡのＩ−Ｉ’線断面図である。 図６Ａ及び図６Ｂに示す工程に続く工程を説明するための平面図である。 図７ＡのＩ−Ｉ’線断面図である。 図７Ａ及び図７Ｂに示す工程に続く工程を説明するための平面図である。 図８ＡのＩ−Ｉ’線断面図である。 図８Ａ及び図８Ｂに示す工程に続く工程を説明するための平面図である。 図９ＡのＩ−Ｉ’線断面図である。 関連技術における問題点を説明するための断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 図１１ＡのＩ−Ｉ’線断面図である。 図１１ＡのII−II’線断面図である。 図１１Ａ〜図１１Ｃに示す工程に続く工程を説明するための平面図である。 図１２ＡのＩ−Ｉ’線断面図である。 図１２ＡのII−II’線断面図である。 図１２Ａ〜図１２Ｃに示す工程に続く工程を説明するための平面図である。 図１３ＡのＩ−Ｉ’線断面図である。 図１３ＡのII−II’線断面図である。 図１３Ａ〜図１３Ｃに示す工程に続く工程を説明するための平面図である。 図１４ＡのＩ−Ｉ’線断面図である。 図１４ＡのII−II’線断面図である。 図１４Ａ〜図１４Ｃに示す工程に続く工程を説明するための平面図である。 図１５ＡのＩ−Ｉ’線断面図である。 図１５ＡのII−II’線断面図である。 図１５Ａ〜図１５Ｃに示す工程に続く工程を説明するための平面図である。 図１６ＡのＩ−Ｉ’線断面図である。 図１６ＡのII−II’線断面図である。 図１６Ａ〜図１６Ｃに示す工程に続く工程を説明するための平面図である。 図１７ＡのＩ−Ｉ’線断面図である。 図１７ＡのII−II’線断面図である。 図１７Ａ〜図１７Ｃに示す工程に続く工程を説明するための平面図である。 図１８ＡのＩ−Ｉ’線断面図である。 図１８ＡのII−II’線断面図である。 図１８Ａ〜図１８Ｃに示す工程に続く工程を説明するための平面図である。 図１９ＡのＩ−Ｉ’線断面図である。 図１９ＡのII−II’線断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 図２０ＡのＩ−Ｉ’線断面図である。 図２０ＡのII−II’線断面図である。 図２０Ａ〜図２０Ｃに示す工程に続く工程を説明するための平面図である。 図２０ＡのＩ−Ｉ’線断面図である。 図２０ＡのII−II’線断面図である。 図２１Ａ〜図２１Ｃに示す工程に続く工程を説明するための平面図である。 図２２ＡのＩ−Ｉ’線断面図である。 図２２ＡのII−II’線断面図である。 図２２Ａ〜図２２Ｃに示す工程に続く工程を説明するための平面図である。 図２３ＡのＩ−Ｉ’線断面図である。 図２３ＡのII−II’線断面図である。 図２３Ａ〜図２３Ｃに示す工程に続く工程を説明するための平面図である。 図２４ＡのＩ−Ｉ’線断面図である。 図２４ＡのII−II’線断面図である。 図２４Ａ〜図２４Ｃに示す工程に続く工程を説明するための平面図である。 図２５ＡのＩ−Ｉ’線断面図である。 図２５ＡのII−II’線断面図である。 図２５Ａ〜図２５Ｃに示す工程に続く工程を説明するための平面図である。 図２６ＡのＩ−Ｉ’線断面図である。 図２６ＡのII−II’線断面図である。 図２６Ａ〜図２６Ｃに示す工程に続く工程を説明するための平面図である。 図２７ＡのＩ−Ｉ’線断面図である。 図２７ＡのII−II’線断面図である。 図２７Ａ〜図２７Ｃに示す工程に続く工程を説明するための平面図である。 図２８ＡのＩ−Ｉ’線断面図である。 図２８ＡのII−II’線断面図である。 本発明の第３の実施の形態に係る半導体装置の概略構成を示すブロック図である。 図２９に示す半導体装置の一部分の概略構成を示す平面図である。 図３０ＡのＩ−Ｉ’線断面図である。 図３０ＡのII−II’線断面図である。 図３０ＡのIII−III’線断面図である。 図３０ＡのIV−IV’線断面図である。 図３０ＡのＶ−Ｖ’線断面図である。 図３０Ａ〜図３０Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３１ＡのＩ−Ｉ’線断面図である。 図３１ＡのII−II’線断面図である。 図３１ＡのIII−III’線断面図である。 図３１ＡのIV−IV’線断面図である。 図３１ＡのＶ−Ｖ’線断面図である。 図３１Ａ〜図３１Ｆに示す工程に続く工程を説明するための平面図である。 図３２ＡのＩ−Ｉ’線断面図である。 図３２ＡのII−II’線断面図である。 図３２ＡのIII−III’線断面図である。 図３２ＡのIV−IV’線断面図である。 図３２ＡのＶ−Ｖ’線断面図である。 図３２Ａ〜図３２Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３３ＡのＩ−Ｉ’線断面図である。 図３３ＡのII−II’線断面図である。 図３３ＡのIII−III’線断面図である。 図３３ＡのIV−IV’線断面図である。 図３３ＡのＶ−Ｖ’線断面図である。 図３３Ａ〜図３３Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３４ＡのIII−III’線断面図である。 図３４ＡのIV−IV’線断面図である。 図３４ＡのＶ−Ｖ’線断面図である。 図３４Ａ、図３４Ｄ〜図３４Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３５ＡのIII−III’線断面図である。 図３５ＡのIV−IV’線断面図である。 図３５ＡのＶ−Ｖ’線断面図である。 図３５Ａ、図３５Ｄ〜図３５Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３６ＡのIII−III’線断面図である。 図３６ＡのIV−IV’線断面図である。 図３６ＡのＶ−Ｖ’線断面図である。 図３６Ａ、図３６Ｄ〜図３６Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３７ＡのIII−III’線断面図である。 図３７ＡのIV−IV’線断面図である。 図３７ＡのＶ−Ｖ’線断面図である。 図３７Ａ、図３７Ｄ〜図３７Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３８ＡのIII−III’線断面図である。 図３８ＡのIV−IV’線断面図である。 図３８ＡのＶ−Ｖ’線断面図である。 図３８Ａ、図３８Ｄ〜図３８Ｆに示す半導体装置の製造方法を説明するための平面図である。 図３９ＡのIII−III’線断面図である。 図３９ＡのIV−IV’線断面図である。 図３９ＡのＶ−Ｖ’線断面図である。 図３９Ａ、図３９Ｄ〜図３９Ｆに示す半導体装置の製造方法を説明するための平面図である。 図４０ＡのIII−III’線断面図である。 図４０ＡのIV−IV’線断面図である。 図４０ＡのＶ−Ｖ’線断面図である。 図４０Ａ、図４０Ｄ〜図４０Ｆに示す半導体装置の製造方法を説明するための平面図である。 図４１ＡのIII−III’線断面図である。 図４１ＡのIV−IV’線断面図である。 図４１ＡのＶ−Ｖ’線断面図である。 ビット線の構成を説明するための模式図である。 図４１Ａ、図４１Ｄ〜図４１Ｆに示す半導体装置の製造方法を説明するための平面図である。 図４３ＡのIII−III’線断面図である。 図４３ＡのIV−IV’線断面図である。 図４３ＡのＶ−Ｖ’線断面図である。 図４３Ａ、図４３Ｄ〜図４３Ｆに示す半導体装置の製造方法を説明するための平面図である。 図４４ＡのIII−III’線断面図である。 図４４ＡのIV−IV’線断面図である。 図４４ＡのＶ−Ｖ’線断面図である。
まず、本発明の理解を容易にするため、本発明の説明に先立ち、関連技術について説明する。
図１Ａ〜図９Ｂは、関連技術に係る半導体装置の製造方法を説明するための図である。各図Ａは、各工程における平面図であり、各図Ｂは、対応する図ＡにおけるＩ−Ｉ’線断面図である。
まず、図１Ａおよび図１Ｂを参照する。図１Ｂに示すように、下地層１０１上に、配線導電膜１０２とマスク窒化膜１０３とを積層形成し、エッチング基材１０４を形成する。それから、エッチング基材１０４の上にアモルファスカーボン膜１０５とシリコン窒化膜１０６とを順に堆積させて第１マスク層１０７を形成する。そして、第１マスク層１０７の上に第１有機膜パターン１０８を形成する。
第１マスク層１０７を構成するアモルファスカーボン膜１０５及びシリコン窒化膜１０６は、ともにプラズマＣＶＤ製法を用いて形成することができる。また、アモルファスカーボン膜１０５及びシリコン窒化膜１０６の膜厚は、それぞれ、１８０ｎｍ及び１００ｎｍとすることができる。
第１有機膜パターン１０８の形成は、例えば、以下のように行うことができる。
まず、ＢＡＲＣ１膜（第１反射防止膜、ＢＡＲＣ：Bottom Anti-Reflection Coating）、Ｓｉ含有ＢＡＲＣ膜、及びＡｒＦ（レーザ露光用）レジストを、スピンコーターを用いて順次形成する。ＡｒＦレジスト／Ｓｉ含有ＢＡＲＣ膜／ＢＡＲＣ１膜の厚みは、それぞれ９０ｎｍ／３２ｎｍ／１３０ｎｍとすることができる。
次に、ＡｒＦレジストに所定のパターンを形成する露光及び現像を行う。露光には、液浸ＡｒＦ露光装置を使用することができる。
それから、形成されたＡｒレジストパターンをマスクとして、Ｓｉ含有ＢＡＲＣ膜を選択的エッチングし、さらに、残ったＳｉ含有ＢＡＲＣをマスクとして第１ＢＡＲＣ膜の選択的エッチングを行う。ここでのエッチングは、酸素ガスを主に用いたドライエッチングとして、有機物が主に反応する条件で行う。
以上により、ＡｒＦレジストパターンが、そのまま第１ＢＡＲＣ膜に転写され、第１有機膜パターン１０８となる。なお、Ｓｉ含有ＢＡＲＣ膜をマスクとしたＢＡＲＣ１の選択的エッチング後には、ＡｒＦレジストとＳｉ含有ＢＡＲＣは消滅する。
第１有機膜パターン１０８は、第１方向（図１Ａの上下方向）に同一ピッチＰ１（ここでは、８０ｎｍ）で配置された複数のスペース部１１０を規定する。各スペース部は、平面視で、第１方向に一定の幅を持ち、第１方向とは異なる第２方向（図１Ａの左右方向）に延在する矩形に形成されている。ここでは、第１有機膜パターンが各々独立した複数のスペース部を規定するパターンを示したが、各々独立したライン部を規定するパターンであってもよい。
次に、図２Ａ及び図２Ｂに示すように、スペース部１１０の側壁と底面を覆う様に、第１有機膜パターン１０８上にＭＬＤ（Molecular Layer Deposition）酸化膜１１１を成膜する。ＭＬＤ酸化膜１１１の膜厚は、スペース部１１０を埋め込まない膜厚、例えば２０ｎｍとする。このとき、スペース部１１０は、第１マスク層１０７に近い側（底面側）がＭＬＤ酸化膜１１１で充填されるが、開口部側には空間が残る。
次に、ＭＬＤ酸化膜１１１を違法性ドライエッチングにより選択的にエッチバックする。このエッチバックは、第１有機膜パターン１０８の最上面が露出し、第１有機膜パターン１０８のスペース部１１０内に第１マスク層１０７の一部が露出するまで行う。このドライエッチングは、ＣＦ４やＣ２Ｆ４等のＣｘＦｙ系のガスを主に使用することにより、第１有機膜パターン１０８と第１マスク層１０７の上層であるシリコン窒化膜１０６のエッチングレートを極力抑える様に行う。
ＭＬＤ酸化膜１１１のエッチバック後、第１有機膜パターン１０８を選択的に除去する。これにより、図３Ａ及び図３Ｂに示すように、第１有機膜パターン１０８のスペース部１１０であった領域に、それぞれ矩形枠状のサイドウォール１１２が形成される。サイドウォール１１２の幅は、ＭＬＤ酸化膜１１１の膜厚に等しい２０ｎｍである。
次に、図４Ａ及び図４Ｂに示すように、第１マスク層１０７及びサイドウォール１１２の一部を覆う有機膜を成膜し、第２有機膜パターン１１３を形成する。第２有機膜パターン１１３は、矩形枠状のサイドウォール１１２の一対の短辺部分（第１、第２のサイドウォールという）が露出するように形成される。
第２有機膜パターン１１３で覆われているサイドウォール１１２の一対の長辺部分（第３、第４のサイドウォールという）は、ラインアンドスペースパターンのライン部に相当する。サイドウォール１１２の短辺部分は、ラインアンドスペースパターンの隣り合うライン部分同士を連結する余計な部分である。第２有機膜パターン１１３は、この余計な連結部分を除去するためのエッチングマスクとして用いられる。
第２有機膜パターン１１３の形成には、サイドウォール１１２を形成するときのような高い加工精度は要求されない。それゆえ、第２有機膜パターン１１３の形成には、ＫｒＦ（レーザ露光用）レジストを用いることができる。しかし、ＫｒＦレジストは、現像後に微細な部分にレジスト残りが生じやすい。したがって、露出させようとするサイドウォール間にレジスト残りが生じないように、平坦パターン上の最適露光量に対して１５０％以上のオーバー露光を行う必要がある。
次に、図５Ａ及び図５Ｂに示すように、第２有機膜パターン１１３で覆われていないＭＬＤ酸化膜１１１（サイドウォール１１２）の露出部分を選択的にドライエッチングで除去する。ＭＬＤ酸化膜１１１のドライエッチングには、ＣＦ４やＣ２Ｆ４などのＣｘＦｙ系のガスを主として使用することができる。このドライエッチングにより、サイドウォール１１２の短辺部分（第１、第２のサイドウォール全体と、第３、第４のサイドウォールの一部）が除去される。そして、残っているサイドウォールの長辺部分（第３、第４のサイドウォールの大部分）１１２ａによりラインアンドスペースパターンが形成される。サイドウォール１１２ａが形成するライアンドパターンのピッチＰ２は、第１有機膜パターン１０８のピッチＰ１の１／２となっている。換言すると、所定領域に形成される第１有機膜パターン１０８のピッチ数に対し、サイドウォール１１２ａが形成するパターンのピッチ数は２倍になっている。このように、ピッチ数を２倍するプロセスを倍ピッチ数プロセスと呼ぶことがある。
その後、酸剥離液（Ｈ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏ）を用いて、第２有機膜パターン１１３（ＫｒＦレジスト）を除去する。
次に、残存したＭＬＤ酸化膜１１１（サイドウォール１１２ａ）をマスクとして第１マスク層１０７の上層であるシリコン窒化膜１０６を選択的にドライエッチングする。続いて、残存するシリコン窒化膜１０６をマスクとして、第１マスク層１０７の下層であるアモルファスカーボン膜１０５を選択的にドライエッチングする。これにより、図６Ａ及び図６Ｂに示すような、アモルファスカーボン膜１０５からなるライン部を有するラインアンドスペースパターンが形成される。
シリコン窒化膜１０６のドライエッチングには、ＣＦ４やＣ２Ｆ４などのＣｘＦｙ系ガスを主に使用することができる。また、アモルファスカーボン膜１０５のドライエッチングには、ＣｘＦｙ系ガスにＡｒガスを加えたガスを主に使用することができる。
なお、アモルファスカーボン膜１０５をエッチングする際にマスクとして用いたシリコン窒化膜１０６は、多くの場合、アモルファスカーボン膜１０５をエッチングしている間に消滅する。シリコン窒化膜１０６が完全に消滅せずに残存しても、その後大きな問題とはらない。
次に、残存するアモルファスカーボン膜１０５をマスクとして、エッチング基材１０４のマスク窒化膜１０３を選択的にドライエッチングする。続いて、残存するマスク窒化膜１０３をマスクとして、エッチング基材１０４の配線導電膜１０２をドライエッチングする。これにより、図７Ａ及び図７Ｂに示すような、エッチング基材１０４からなるライン部を有するラインアンドスペースパターンが形成される。
マスク窒化膜１０３のドライエッチングには、ＣＦ４やＣ２Ｆ４などのＣｘＦｙ系ガスを主に使用することができる。また、配線導電膜１０２のドライエッチングには、Ｃｌ２＋ＨＢｒの混合ガスを主に使用することができ、これにＣＦ４ガスを添加するようにしてもよい。
次に、ドライエッチングが完了したエッチング基材１０４を覆うようにシリコン窒化膜を、膜厚８ｎｍ程度で成膜する。そして、製膜したシリコン窒化膜エッチバックして、図８Ｂに示すように、ライン状のエッチング基材１０４の側壁にサイドウォール窒化膜１１５を形成する。
次に、図８Ａ及び図８Ｂに示すように、ＳＯＤ（Spin On Dielectric）膜１１６をスピンコーターで成膜する。それから、形成したＳＯＤ膜１１６を水蒸気アニールによりシリコン酸化膜に改質して層間絶縁膜１１６ａとする。更に、ＣＭＰ（Chemical Mechanical Polishing）法を使って形成した層間絶縁膜１１６ａの上面を平坦化する。
次に、図９Ａ及び図９Ｂに示すように、層間絶縁膜１１６ａにコンタクト孔１１７を開口する。コンタクト孔１１７は、マスク窒化膜１０３を貫いて、配線導電膜１０２に達するように形成される。すなわち、コンタクト孔１１７は、その底部に配線導電膜１０２が露出するように形成される。
コンタクト孔１１７内に形成されるコンタクトプラグと配線導電膜１０２との間の接続抵抗を考慮すると、コンタクト孔１１７の底部の径は、図１０に示すように配線導電膜１０２の幅に等しいことが望ましい。しかしながら、目合わせマージンを考慮すると、その径は配線導電膜１０２の幅よりも小さくせざるを得ない。
本発明は、このような制限を緩和しようとするものである。すなわち、本発明は、配線導電膜の幅を維持または縮小しても、その幅と同じかそれ以上の径を持つコンタクト孔の形成を可能にする半導体装置の製造方法を提供しようとするものである。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
図１１Ａ〜図１９Ｃは、本発明の第１の実施の形態に係る半導体装置の製造方法について説明するための工程図である。各図Ａは平面図、各図Ｂ及び図Ｃは対応する図ＡにおけるＩ−Ｉ’線断面図及びＩＩ−ＩＩ‘’線断面図である。なお、これらの図において、関連技術と同一または対応する構成要素には、同一の参照符号を付与している。
まず、図１１Ａ，図１１Ｂ及び図１１Ｃに示すように、関連技術と同様の工程を経て、下地層１０１の上に、配線導電膜１０２、マスク窒化膜１０３、アモルファスカーボン膜１０５、シリコン窒化膜１０６、及び第１有機膜パターン１０８ａを形成する。
本実施の形態と関連技術との相違は、第１有機膜パターン１０８ａが規定するスペース部１１０ａの平面形状が、スペース部１１０の平面形状と異なる点である。
第１有機膜パターン１０８ａが規定する複数のスペース部１１０ａは、図１１Ａに示すように、第１方向（図の上下方向）に同一ピッチＰ１（例えば、８０ｎｍ）で配置される点、及び第１方向と異なる第２方向（図の左右方向）に延伸する点で関連技術と共通する。しかし、スペース部１１０が単一幅の矩形形状であるのに対して、スペース部１１０ａは、幅の異なる３つの部分を有している。具体的には、各スペース部１１０ａは、第１の幅Ｘ１を有する第１部分１２１と、第１の幅よりも小さい第２の幅Ｘ２を有する第２部分１２２及び第３部分１２３を有している。第２部分１２２及び第３部分１２３は、第１部分１２１を挟むように、第１部分１２１の両端部に配置されている。第１部分１２１の第１方向の幅Ｘ１は、例えば６０ｎｍとし、第２部分１２２と第３部分１２３の第１方向の幅Ｘ２は、例えば４０ｎｍとすることができる。なお、第２の幅Ｘ２は、第１の幅Ｘ１の１／２以上２／３以下とするのが好ましい。
次に、図１２Ａ、図１２Ｂ及び図１２Ｃに示すように、第１有機膜パターン１０８ａの上面を覆うとともに、スペース部１１０ａの側壁と底面をも覆う様に、ＭＬＤ酸化膜１１１を成膜する。ＭＬＤ酸化膜１１１の膜厚は、スペース部１１０ａの第２部分１２２と第３部分１２３が完全にＭＬＤ酸化膜１１１で埋設されるが、第１部分１２１に空所が残るように設定される。スペース部１１０ａの幅Ｘ１及びＸ２が、上記例の場合、ＭＬＤ酸化膜１１１の膜厚を２０ｎｍとすることができる。この時、第１有機膜パターン１０８ａのスペース部１１０ａは、第２部分１２２と第３部分１２３に関しては、全てＭＬＤ酸化膜１１１で充填されるが、第１部分１２１は、第１マスク層１０７に近い底部側の部分的な充填となる。
次に、図１３Ａ、図１３Ｂ及び図１３Ｃに示すように、関連技術と同様の工程により、ＭＬＤ酸化膜１１１を選択的にエッチング（エッチバック）し、その後、第１有機膜パターン１０８ａを除去する。
図１３Ａから理解されるように、第１有機膜パターン１０８ａのスペース部１１０ａの第１部分１２１であった領域には、矩形枠状のサイドウォール１１２が形成される。以下では、サイドウォール１１２の一対の短辺部分を第１、第２のサイドウォールと呼ぶことがある。また、サイドウォール１１２の一対の長辺部分を第３、第４のサイドウォールと呼ぶことがある。
第３、第４のサイドウォールは、ラインアンドスペースパターンを形成する。第３、第４のサイドウォールの幅は、ＭＬＤ酸化膜１１１の膜厚に依存する。第３、第４のサイドウォールの幅（ライン幅）は、ＭＬＤ酸化膜１１１の膜厚に実質上等しく、例えば２０ｎｍである。
第１有機膜パターン１０８ａのスペース部１１０ａの第２部分１２２と第３部分１２３であった領域には、ＭＬＤ酸化膜１１１が残存してタブ部分１３１を形成し、第１マスク層１０７は露出していない。タブ部分１３１は、第１、第２のサイドウォールに連続している。
次に、サイドウォール１１２及びタブ部分１３１を覆うように第１マスク層１０７上に有機膜を形成し、図１４Ａ、図１４Ｂ及び図１４Ｃに示すように第２有機膜パターン１１３ａを形成する。第２有機膜パターン１１３ａには、複数の開口部１３２が形成されている。
複数の開口部１３２は、サイドウォール１１２の長辺部分（第３、第４のサイドウォール）の一部が露出するように形成される。第３のサイドウォールについては、スペース部１１０ａの第２部分１２２であった領域に近い箇所、他方については、スペース部１１０ａの第３部分１２３であった領域に近い箇所が、それぞれ開口部１３２内に露出する。
第２有機膜パターン１１３ａを構成する有機膜として、ＡｒＦレジストを使用することができる。ＡｒＦレジストを成膜した後、通常の（液浸ではない）のＡｒＦ露光装置による露光と現像工程を実施することで開口部１３２を形成することができる。各開口部１３２は、５０ｎｍ×５０ｎｍの正方形とすることができる。開口部１３２のサイズは比較的小さいので、現像後のレジスト残りが発生する恐れがある。レジスト残りの発生を防止するため、露光は、平坦パターン上の最適露光量に対して１５０％以上のオーバー露光量で行うことが望ましい。
次に、第２有機膜パターン１１３ａをマスクとし、ＣＦ４やＣ２Ｆ４などのＣｘＦｙ系のガスを主として使用するドライエッチングを行い、開口部１３２に露出するＭＬＤ酸化膜１１１を除去する。これにより、第３、第４のサイドウォールはそれぞれ二分される。その後、第２有機膜パターン１１３ａを酸剥離液（Ｈ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏ）で除去し、図１５Ａ、図１５Ｂ及び図１５Ｃに示す状態を得る。
ここで、ＭＬＤ酸化膜１１１の開口部１３２内に露出した部分を、新たに第１サイドウォール部分及び第２サイドウォール部分と呼ぶならば、矩形枠状のサイドウォール１１２の各々は、第１サイドウォール部分及び第２サイドウォール部分が除去されたことにより、第３サイドウォール部分１３５と第４サイドウォール部分１３６に二分されたということができる。第３サイドウォール部分１３５は、第１のサイドウォールと第３のサイドウォールの大部分及び第４のサイドウォールの一部を含む。第４サイドウォール部分１３６は、第２のサイドウォールと第３のサイドウォールの一部及び第４のサイドウォールの大部分を含む。
この後、関連技術と同様の工程を実施し、シリコン窒化膜１０６及びアモルファスカーボン膜１０５の選択的エッチング（図１６Ａ、図１６Ｂ及び図１６Ｃ）、マスク窒化膜１０３及び配線導電膜１０２の選択的エッチング（図１７Ａ、図１７Ｂ及び図１７Ｃ）を行う。以上により、関連技術で形成されたラインアンドスペースパターンの配線と同様のパターン部分を持つエッチング基材１０４のパターンが形成される。
この後、関連技術と同様の工程を実施し、サイドウォール窒化膜１１５の形成と層間絶縁膜１１６ａの形成（図１８Ａ、図１８Ｂ及び図１８Ｃ）を行う。
次に、層間絶縁膜１１６ａにコンタクト孔１１７ａを開口する。関連技術と同様の工程により、層間絶縁膜１１６ａ及びマスク窒化膜１０３の一部をエッチング除去し、底部に配線導電膜１０２が露出するように、コンタクト孔１１７ａ形成する。
コンタクト孔１１７ａの形成位置は、ＭＬＤ酸化膜１１１のタブ部分１３１（スペース部１１０ａの第２部分１２２及び第３部分１３３に対応する部分）に対応する位置とする。タブ部分１３１は、サイドウォール１１２の長辺部分に比べて、第１方向の幅が広い（例えば、２倍である）。この関係は、配線導電膜１０２にも引き継がれる。したがって、コンタクト孔１１７ａを、タブ部分１３１に対応する位置に形成すれば、そのボトム径をサイドウォール１１２の長辺部分に対応する位置での配線導電膜１０２の幅と同じあるいはそれ以上にすることが可能になる。すなわち、そこに形成されるコンタクトプラグと配線との間の接続抵抗を関連技術よりも低減することができる。
また、位置合わせ精度のマージンが大きくなるので、合わせズレによるコンタクトプラグ１１７ａと配線導電膜１０２の間の接続抵抗増加や、下地膜のエッチングによるコンタクトプラグと基板間のリークの問題を回避できる。
しかも、本実施の形態では、関連技術に比べて工程数を増やすことなく、最少加工寸法でのラインアドスペースパターンの配線を形成することができる。
次に、本発明の第２の実施の形態について図２０Ａ〜図２８Ｃを参照して説明する。
図２０Ａから理解されるように、本実施の形態では、第１有機膜パターン１０８ｂのスペース部１１０ｂの平面形状が、第１の実施の形態における第１有機膜パターン１０８ａのスペース部１１０ａの平面形状と異なっている。
本実施の形態のスペース部１１０ｂは、第１方向（図２０Ａの左右方向）に同一ピッチ（例えば、８０ｎｍ）で繰り返し配置されている。各スペース部１１０ｂは、第１の幅Ｘ１（例えば、６０ｎｍ）を有する第１部分１２１と、第１の幅Ｘ１よりも小さい第２の幅Ｘ２（例えば、４０ｎｍ）を有する第２部分１２２ｂ及び第３部分１２３ｂとを有している。第２部分１２２ｂ及び第３部分１２３ｂは、第１部分１２１を挟むように第１部分１２１の両側に位置し、各スペース部１１０ｂは、全体として、第２方向に延伸している。なお、第１の実施の形態と同様、第２の幅Ｘ２は第１の幅Ｘ１の１／２以上２／３以下とするのが好ましい。
本実施の形態では、第１部分１２１の一対の長辺の一方と第２部分１２２ｂの一対の長辺の一方とが一直線に連続し、第１部分１２１の一対の長辺の他方と第３部分１２３ｂの一対の長辺の一方とが一直線に連続している。換言すると、第１部分１２１の長辺に当たる一対の側壁の一方は第２部分１２２ｂの側壁の一つと同一面を形成し、他方は第３部分１２３ｂの側壁の一つと同一面を形成している。そして、第２部分１２２ｂと第３部分１２３ｂとは、第１部分１２１の対角に位置している。
本実施の形態は、第１有機膜パターン１０８ａのパターン形状が異なる点以外は、第１の実施の形態と同様であるので、コンタクト孔１１７ａ形成までの工程を図２０Ａ〜図２８Ｃに示し、その説明を省略する。
次に、図２９〜図４４Ｆを参照して、本発明の第３の実施の形態について説明する。
まず、本実施の形態が適用される半導体装置について説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示する。
図２９は、半導体装置（ＤＲＡＭ）５００の概略構成を示すブロック図である。図示のように、半導体装置５００は、配列形成された複数（ここでは１６個）のメモリセル領域５１０と、その周囲にある周辺回路領域５２０とを有している。メモリセル領域５１０には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ及びキャパシタを含む複数のメモリセルが形成されている。また、周辺回路領域５２０には、メモリセルへのアクセス制御や外部回路との入出力制御を行なう回路が形成されている。
図３０Ａは、メモリセル領域５１０の一部とそれに隣接する周辺回路領域５２０の一部の概略構成を示す図である。視認性を考慮して上層側に形成されるメタル配線層等は省略されている。図の左に位置する周辺回路領域５２０を第１周辺回路領域、右に位置する周辺回路領域を第２周辺回路領域と呼ぶことがある。
メモリセル領域５１０は、第１活性領域５１１、埋め込みゲート５１２、ビット線５１３、ビットコンタクト５１４、容量コンタクト５１５、キャパシタ５１６及び第１周辺コンタクト５１７を備えている。
複数の第１活性領域５１１は、Ｘ方向及びＹ方向に配列されている。各第１活性領域５１１の平面形状は、Ｙ方向に対して傾きを有するθ方向に長い楕円形である。
複数の埋め込みゲート５１２は、Ｘ方向に延在し、Ｙ方向に繰り返し配置されている。具体的には、Ｘ方向に並ぶ第１活性領域５１１の列毎に一対の埋め込みゲート５１２が設けられている。埋め込みゲート５１２は、各第１活性領域５１１を３つの領域（中央及びその両側）に分割するように形成されている。なお、第１活性領域５１１の中央領域がトランジスタのソース（又はドレイン）として機能し、両側領域が夫々ドレイン（又はソース）として機能する。
複数のビット線５１３は、第１の実施の形態と同様のプロセスを経て形成されたものである。これらのビット線５１３は、Ｙ方向に延在する共にＸ方向に等間隔で繰り返し配置された部分（第１、第４部分）を有している。また、ビット線５１３は、第１、第４部分とは反対方向に延伸する部分（第３、第６部分）と、第１、第４部分と同方向に延伸する短い部分（第２、第５部分）を有している。第１．第４部分は、第３、第６部分を介して、第２、第５部分にそれぞれ接続されている。
各ビット線５１３は、Ｙ方向に並ぶ第１活性領域５１１の列に対応している。また、各ビット線５１３は、対応する列の各第１活性領域５１１の中央領域の上方を通過する。
複数のビットコンタクト５１４は、複数の第１活性領域５１１にそれぞれ対応している。各ビットコンタクト５１４は、対応する第１活性領域５１１の中央領域上に設けられる。各第１活性領域５１１の中央領域はビットコンタクト５１４を介して対応するビット線５１３に電気的に接続されている。
複数対の容量コンタクト５１５は、複数の第１活性領域５１１にそれぞれ対応している。各対の容量コンタクト５１５は、対応する第１活性領域の両側領域の上に設けられている。また、各容量コンタクト５１５上にはそれぞれキャパシタ５１６が形成されている。第１活性領域５１１の両側領域は、それぞれ容量コンタクト５１５を介してキャパシタ５１６の下部電極と電気的に接続されている。
複数の第１周辺コンタクト５１７は、各ビット線５１３のいずれか一方の端部に設けられている。複数の第１周辺コンタクト５１７は、複数のビット線５１３の並びに対し、図の左右に交互に設けられている。第１周辺コンタクト５１７は、対応するビット線を第１又は第２周辺回路領域５２０のＷ（タングステン）配線５２３に電気的に接続する。
各周辺回路領域５２０には、第２活性領域５２１、周辺ゲート５２２、Ｗ配線５２３、第２周辺コンタクト５２４及び第３周辺コンタクト５２５が含まれる。
第２活性領域５２１は、第１活性領域５１１に比べて著しく大きい。各第２活性領域５２１は、一対の周辺ゲート５２２により３つの領域（中央と両側）に分割されている。
各周辺ゲート５２２は、隣接する４つの第２活性領域５２１を跨ぐように形成されている。
Ｗ配線５２３は、第１〜第３周辺コンタクト間を接続したり、各配線層間を接続したりするために用いられる。
第２周辺コンタクト５２４は、Ｗ配線５２３のいずれかと周辺ゲート５２２のいずれかとの接続に用いられ、第３周辺コンタクト５２５は、Ｗ配線５２３のいずれかと第２活性領域５２１との接続に用いられる。
図３０ＡにおけるＩ−Ｉ’線断面図、II−II’線断面図、III−III’線断面図、IV−IV’線断面図を及びＶ−Ｖ’線断面図を、それぞれ図３０Ｂ、図３０Ｃ、図３０Ｄ、図３０Ｅ及び図３０Ｆに示す。
図３０Ｂは、４本のビット線５１３のＸ方向断面を含む断面図である。これらのビット線５１３の形成に、第１の実施の形態において説明したのと同様の工程（倍ピッチ数プロセス）が用いられる。
図３０Ｂを参照すると、半導体基板５３１には、第１活性領域５１１を画定すべくＳＴＩ（Shallow Trench Isolation）５３２が形成されている。
第１活性領域５１１の上部には、容量コンタクト高濃度不純物拡散層５３３が形成されている。容量コンタクト高濃度不純物拡散層５３３は、ソース／ドレインの一方の少なくとも一部を構成する。そして、容量コンタクト高濃度不純物拡散層５３３の上には、容量コンタクト５１５が形成されている。容量コンタクト５１５は、隣接するビット線５１３の間に形成される。
容量コンタクト５１５は、コンタクト孔の側壁を覆う容量コンタクトライナー５３４とその内側に形成された容量コンタクトプラグ５３５とを含む。また、容量コンタクトプラグ５３５は、第３ＤＯＰＯＳ（DOped POly-Silicon）膜５３６、ＣｏＳｉ膜５３７、ＴｉＮ膜５３８及び第２Ｗ膜５３９を含む。
また、ＳＴＩ５３２上には、マスク酸化膜５４１、ビットコンタクト層間膜５４２、及びビット線５１３が形成されている。マスク酸化膜５４１は、埋め込みゲート５１２用の溝を形成する際にマスクとして使用されたものである。
ビット線５１３は、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５、及びマスク窒化膜５４６を含む。また、ビット線５１３の側壁には、第１ＳＷ（サイドウォール）窒化膜５４７、第２ＳＷ窒化膜５４８、及び第１層間絶縁膜５４９が形成されている。第１ＳＷ窒化膜５４７及び第２ＳＷ窒化膜５４８は、第１層間絶縁膜５４９を形成する際の酸化防止用バリア膜として機能し、ビット線５１３の酸化を防止する。
ビット線５１３上には、ストッパー窒化膜５５１が形成されている。また、容量コンタクト５１５上には、キャパシタ５１６を構成する下部電極５５３が形成されている。各下部電極５５３は、クラウン形状を有し、その下端部は、容量コンタクトプラグ５３５を介して容量コンタクト高濃度不純物拡散層５３３（ソースまたはドレイン）に電気的に接続されている。また、各下部電極５５３は、上端部においてサポート窒化膜５５４により隣接する他の下部電極５５３に連結されている。
ストッパー窒化膜５５１の上面、下部電極５５３の内外周面、及びサポート窒化膜５５４の上下面を覆うように、図示しない容量絶縁膜が形成され、さらにその表面を覆うようにキャパシタ５１６の上部電極５５５が形成されている。
キャパシタ５１６の周囲を埋めるように第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜５５６が形成されている。そして、第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜５５６の上に、プレート電極５５７及びプレート窒化膜５５８が形成されている。さらにプレート窒化膜５５８の上には、層間絶縁膜５６１を介して、第１メタル配線層５６２、第２メタル配線層５６３及び第３メタル配線層５６４が形成されている。
図３０Ｃは、第１活性領域５１１の長径方向（θ方向）断面を含む断面図である。図３０Ｃには、メモリセルを構成する一対のトランジスタ（ソース／ドレインのいずれか一方を共有）とそれらに各々対応する２つのキャパシタ５１６の断面が示されている。
図３０Ｃを参照すると、埋め込みゲート５１２は、半導体基板５３１に形成されたゲート溝に埋め込み形成されている。ゲート溝の下部側の内壁には、埋め込みゲート絶縁膜５８６が形成されており、その内側に埋め込みゲート５１２が形成されている。ゲート溝の上部は、シリコン窒化膜であるキャップ絶縁膜５８７で埋め込まれている。
一対の埋め込みゲート５１２の間の領域における半導体基板５３１の表面側には、ビットコンタクト高濃度不純物拡散層５８８が形成されている。ビットコンタクト高濃度不純物拡散層５８８とビット線５１３との間はビットコンタクト５１４により電気的に接続される。ビットコンタクト５１４は、ビット線５１３を構成する第２ＤＯＰＯＳ膜５４３と同時に形成されるビットコンタクトプラグ５８９を含む。
図３０Ｄは、ビット線５１３の端部近傍のＸ方向断面を含む断面図である。倍ピッチ数化プロセスにおける矩形枠状のサイドウォール１１２の切断箇所に対応する位置での断面図であって、互いに隣接する２つのビット線５１３のうちの一方（２組）の切断面を含む断面図である。
図３０Ｅは、ビット線５１３の端部（タブ部分）の断面を含む断面図である。図３０Ｅに示すように、ビット線５１３は、第１周辺コンタクト５１７を介してＷ配線５２３に接続されている。
図３０Ｆは、第２活性領域５２１とそれをＹ方向に横切る２本の周辺ゲート５２２のＸ線方向断面を含む断面図である。図３０Ｆを参照すると、ＳＴＩ５３２により第２活性領域５２１が画定されている。第２活性領域５２１上には、第２活性領域５２１を３つの領域に分割する位置に２つの周辺ゲート５２２が設けられている。
周辺ゲート５２２は、第１ＤＯＰＯＳ膜５７１、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５及びマスク窒化膜５４６を含む。また、その側壁には、第１ＳＷ窒化膜５４７、ＳＷ酸化膜５７３及び第２ＳＷ窒化膜５４８からなるサイドウォールが形成されている。
周辺ゲート５２２の側壁に形成されたサイドウォールの下部には、周辺低濃度不純物拡散層５７４が形成され、さらにその側方には、周辺高濃度不純物拡散層５７５が形成されている。
周辺高濃度不純物拡散層５７５を覆うとともに周辺ゲート５２２の周囲を埋める第１層間絶縁膜５４９上には、Ｗ配線５２３が形成されている。Ｗ配線５２３と周辺高濃度不純物拡散層５７５との間は、第３周辺コンタクト５２５により電気的に接続される。第３周辺コンタクト５２５は、第３周辺コンタクトプラグ５７６を含む。第３周辺コンタクトプラグ５７６は、Ｗ配線５２３の形成と同時に形成され、第３周辺コンタクト５２５用の孔の内壁を覆うＴｉＮ膜５３８とその孔を埋め込む第２Ｗ膜５３９とを含む。
Ｗ配線５２３を覆う第２層間絶縁膜５７９を介して、第１〜第３メタル配線層５６２〜５６４が設けられている。また、第１メタル配線層５６２とＷ配線５２３とを電気的に接続する第１スルーホール５８０が設けられている。第１スルーホール５８０は、第２層間絶縁膜５７９を貫通するように形成された孔を埋め込むように形成された第１スルーホールプラグ５８１を含む。第１スルーホールプラグ５８１は、ＴｉＮ膜５８２及び第４Ｗ膜５８３により構成されている。
次に、図３０Ａ〜図３０Ｆに示した半導体装置の製造方法について、図３１Ａ〜図４４Ｆを参照して説明する。ここで、各Ａ図は、図３０Ａにおいて破線で囲んだ領域に対応する領域の平面図である。各Ｂ〜Ｆ図は、対応するＡ図のＩ−Ｉ’線断面図、II−II’線断面図、III−III’線断面図、IV−IV’線断面図及びＶ−Ｖ’線断面図をそれぞれ表している。
まず、図３１Ａ〜図３１Ｆに示すように、半導体基板５３１の一面側にＳＴＩ５３２を形成して第１活性領域５１１及び第２活性領域５２１を画定し、続いて、メモリセル領域５１０に埋め込みゲート５１２を形成する。
埋め込みゲート５１２は、ゲート溝の下部に形成し、ゲート溝の上部は、キャップ絶縁膜５８７で埋め込む。埋め込みゲート５１２は、ゲート溝の下側内面を覆う埋め込みゲート絶縁膜５８６上に形成されたＴｉ膜とその内側を埋め込むＷ膜とで構成される。
半導体基板５３１及びＳＴＩ５３２の上面には、埋め込みゲート溝の形成に使用されたマスク酸化膜５４１が残されている。
次に、図３２Ａ〜図３２Ｆに示すように、ビットコンタクト層間膜５４２、第１ＤＯＰＯＳ膜５７１、第２ＤＯＰＯＳ膜５４３、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第１Ｗ膜５４５及びマスク窒化膜５４６の形成、及びビットコンタクト高濃度不純物拡散層５８８の形成を行う。
詳述すると、まず、マスク酸化膜５４１及びキャップ絶縁膜５８７上にビットコンタクト層間膜５４２を１５ｎｍ程度の膜厚で形成する。それから、周辺回路領域５２０に形成されたビットコンタクト層間膜５４２とマスク酸化膜５４１とを除去する。そして、露出した第２活性領域５２１の表面に図示しない周辺ゲート酸化膜を形成する。
次に、膜厚１５ｎｍ程度の第１ＤＯＰＯＳ膜５７１を全面に形成する。
それから、周辺回路領域５２０にレジストマスクを形成し、メモリセル領域５１０の第１活性領域５１１にＮ型不純物であるリンを選択的にイオン注入し、図示しない低濃度不純物拡散層を形成する。イオン注入のドーズ量として、例えば、５Ｅ１２〜５Ｅ１３ａｔｏｍｓ／ｃｍ２の範囲を例示することができる。導入した不純物をアニールにより活性化することで、低濃度不純物拡散層は、メモリセル領域５１０に配置された埋め込みゲート型ＭＯＳトランジスタのソース／ドレインとして機能する。
次に、周辺回路領域５２０にレジストマスクを形成し、メモリセル領域５１０にある第１ＤＯＰＯＳ膜５７１をドライエッチングにより除去する。さらに、メモリセル領域５１０のビットコンタクト５１４が形成される領域にあるビットコンタクト層間膜５４２とマスク酸化膜５４１とをドライエッチングを用いて除去する。このとき、Ｘ方向に並ぶ複数の第１活性領域５１１を跨ぐ溝（ビットコンタクト溝）を形成するように、ビットコンタクト層間膜５４２とマスク酸化膜５４１の一部を除去するようにしてもよい。即ち、このとき使用されるマスクの開口部平面形状は、Ｘ方向に延在するライン状とすることができる。
次に、形成されたビットコンタクト溝内に露出する第１活性領域５１１にＮ型不純物であるリンをイオン注入し、ビットコンタクト高濃度不純物拡散層５８８を形成する。イオン注入のドーズ量としては１Ｅ１４〜５Ｅ１４ａｔｏｍｓ／ｃｍ２の範囲を例示することができる。このビットコン高濃度不純物拡散層５８８は、メモリセル領域５１０に配置された埋め込みゲート型ＭＯＳトランジスタのソース／ドレインの一方として機能するとともにビット線５１３との接続抵抗を低下させる機能を有する。
次に、膜厚が例えば２０ｎｍの第２ＤＯＰＯＳ膜５４３を形成する。続いて、Ｔｉ膜、ＴｉＮ膜及びＷＳｉ膜を順次堆積させてＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４を形成する。Ｔｉ膜、ＴｉＮ膜及びＷＳｉ膜の膜厚は、この順に、例えば、３ｎｍ、５ｎｍ及び５ｎｍとする。更に、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４上にタングステン（Ｗ）を堆積させ、第１Ｗ膜５４５を形成させる。最後に、プラズマＣＶＤ製法によりシリコン窒化膜をマスク窒化膜５４６として１５０ｎｍ程度堆積させる。
これ以降、第１又は第２の実施の形態と同様の工程を実施する。
まず、マスク窒化膜５４６上に、図３３Ａ〜図３３Ｆに示すように、第１マスク層１０７であるアモルファスカーボン膜１０５及びシリコン窒化膜１０６と、第１有機膜パターン１０８ａを形成する。
第１有機膜パターン１０８は、メモリセル領域５１０を跨ぐように配置され、Ｙ方向に延伸し、Ｘ方向に等ピッチで繰り返し配置された複数のスペース部１１０ａを規定する。
各スペース部１１０ａは、Ｙ方向の中央部に位置する第１部分１２１と、第１部分１２１を挟むように第１部分のＹ方向両端に位置する第２部分１２２及び第３部分１２３を有している。第１部分は、Ｘ方向に第１の幅Ｘ１を有し、第２及び第３部分１２３は、Ｘ方向に第１の幅Ｘ１よりも小さい第２の幅Ｘ２を持つ。第２の幅Ｘ２は、第１の幅Ｘ１の１／２以上２／３以下とするのが好ましい。たとえば、Ｘ１が５０ｎｍのとき、Ｘ２は３０ｎｍとすることができる。
第１有機膜パターン１０８は、第１部分１２１がメモリセル領域５１０を跨ぐように形成される。第２部分１２２及び第３部分は、メモリセル領域５１０を挟むように位置する第１及び第２周辺回路領域５２０内にそれぞれ配置される。第１有機膜パターン１０８は、メモリセル領域５１０内でラインアンドスペース（Ｌ／Ｓ）パターンを形成する。そのライン幅及びスペース幅は、例えば、それぞれ２０ｎｍ及び５０ｎｍとすることができる。
次に、図３４Ａ及び図３４Ｄ〜図３４Ｆに示すように、第１有機膜パターン１０８ａの上面を覆うとともに、スペース部１１０ａの側壁と底面をも覆う様に、ＭＬＤ酸化膜１１１を成膜する。ＭＬＤ酸化膜１１１の膜厚は、スペース部１１０ａの第２部分１２２と第３部分１２３が完全にＭＬＤ酸化膜１１１で埋設されるが、第１部分１２１に空所が残るように設定される。スペース部１１０ａの幅Ｘ１及びＸ２が、上記例の場合、ＭＬＤ酸化膜１１１の膜厚を１５ｎｍとすることができる。この時、第１有機膜パターン１０８ａのスペース部１１０ａは、第２部分１２２と第３部分１２３に関しては、全てＭＬＤ酸化膜１１１で充填されるが、第１部分１２１は、第１マスク層１０７に近い底部側の部分的な充填となる。
次に、図３５Ａ及び図３５Ｄ〜図３５Ｆに示すように、第１又は第２の実施の形態と同様の工程により、ＭＬＤ酸化膜１１１を選択的にエッチング（エッチバック）する。これにより、第１有機膜パターン１０８ａの最上面を露出させるとともに、第１有機膜パターン１０８ａのスペース部１１０ａの第１部分１２１内の底面にシリコン窒化膜１０６（第１マスク層１０７）を一部露出させる。
次に、図３６Ａ及び図３６Ｄ〜図３６Ｆに示すように、第１有機膜パターン１０８ａをすべて除去する。
図３６Ａから理解されるように、第１有機膜パターン１０８ａのスペース部１１０ａの第１部分１２１であった領域には、矩形枠状のサイドウォール１１２が形成される。サイドウォール１１２の一対の長辺部分（第３、第４のサイドウォール）は、メモリセル領域５１０上にラインアンドスペースパターンを形成する。サイドウォール１１２の幅は、ＭＬＤ酸化膜１１１の膜厚に依存する。サイドウォール１１２の長辺部分の幅（ライン幅）は、ＭＬＤ酸化膜１１１の膜厚に実質上等しく、例えば１５ｎｍである。
第１有機膜パターン１０８ａのスペース部１１０ａの第２部分１２２と第３部分１２３であった領域には、ＭＬＤ酸化膜１１１が残存してタブ部分１３１を形成し、第１マスク層１０７（シリコン窒化膜１０６）は露出していない。タブ部分１３１は、サイドウォール１１２の一対の短辺部分（第１、第２のサイドウォール）にそれぞれ連続している。
次に、図３７Ａ及び図３７Ｄ〜図３７Ｆに示すように、サイドウォール１１２及びタブ部分１３１を覆う第２有機膜パターン１１３ａを形成する。第２有機膜パターン１１３ａには、複数の開口部１３２が形成されており、サイドウォール１１２の長辺部分の一部（第１及び第２サイドウォール部分）が露出している。開口部は、周辺回路領域５２０内に配置され、メモリセル領域５１０と境界を接するように、又は近くに位置するように配置される。
次に、第２有機膜パターン１１３ａをマスクとし、開口部１３２に露出する第１サイドウォール部分及び第２サイドウォール部分（ＭＬＤ酸化膜１１１）を除去する。その後、第２有機膜パターン１１３ａを除去し、図３８Ａ及び図３８Ｄ〜図３８Ｆに示す状態を得る。図３８Ａ及び図３８Ｄ〜図３８Ｆに示すように、矩形枠状のサイドウォール１１２の各々は、第１サイドウォール部分及び第２サイドウォール部分が除去されたことにより、第３サイドウォール部分１３５と第４サイドウォール部分１３６に二分される。
次に、図３９Ａ及び図３９Ｄ〜図３９Ｆに示すように、周辺回路領域５２０に周辺ゲート形成用の第３有機膜パターン６００を形成する。第３有機膜パターン６００としてＡｒＦレジストを用いることができる。ＡｒＦレジストを前面に塗布し、露光・現像を行い第３有機膜パターン６００とする。なお、周辺ゲートの最小寸法は約５０ｎｍである為、Ａｒレジストの露光には通常のＡｒＦ露光機を使用することができる。
この時点で第１マスク層１０７上には、メモリセル領域５１０及びメモリセル領域５１０に近接する周辺回路領域５２０に倍ピッチ数化プロセスで形成されたＭＬＤ酸化膜パターン（１３５，１３６，１３１）と、周辺回路領域５２０に形成された第３有機膜パターン６００が同時に存在する。
次に、残存するＭＬＤ酸化膜パターンと第３有機膜パターン６００をマスクとして、第１マスク層１０７の上層であるシリコン窒化膜１０６を選択的にドライエッチングする。続いて、残存するシリコン窒化膜１０６をマスクとして、第１マスク層１０７の下層であるアモルファスカーボン膜１０５を選択的にドライエッチングする。これらのドライエッチングは、第１又は第２の実施の形態と同様の工程により実現できる。この結果、図４０Ａ及び図４０Ｄ〜図４０Ｆに示すように、メモリセル領域５１０及びその周辺に、倍ピッチ数化されたラインアンドスペースを構成する部分を含むアモルファスカーボン膜１０５のパターンが形成される。また、周辺回路領域５２０には、アモルファスカーボン膜１０５からなる周辺ゲートパターンが形成される。
次に、アモルファスカーボン膜１０５からなるパターンをマスクとして、マスク窒化膜５４６を選択的にエッチングする。その後、アモルファスカーボン膜１０５を除去する。
次に、図４１Ａ及び図４１Ｄ〜図４１Ｆに示すように、残存するマスク窒化膜５４６をマスクとしてエッチングを行い、第１Ｗ膜５４５、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第２ＤＯＰＯＳ膜５４３及び第１ＤＯＰＯＳ膜５７１を順次選択的に除去する。こうして、メモリセル領域５１０及びそれに近接する周辺回路領域５２０には、マスク窒化膜５４６、第１Ｗ膜５４５、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４及び第２ＤＯＰＯＳ膜５４３を含むビット線５１３が形成される。同時に、メモリセル領域５１０では、第２ＤＯＰＯＳ膜からなるビットコンタクトプラグ（図３０Ｃの５８９）が形成される。また、周辺回路領域５２０には、マスク窒化膜５４６、第１Ｗ膜５４５、ＷＳｉ／ＴｉＮ／Ｔｉ積層膜５４４、第２ＤＯＰＯＳ膜５４３及び第１ＤＯＰＯＳ膜５７１を含む周辺ゲート５２２が形成される。
形成されたビット線５１３の各々は、図４２に示すように、３つの部分（第１〜第３、又は第４〜第６の部分）を有している。これらのビット線５１３は、２本で一対を成す。
ここで、図４２において図の右方向（−Ｙ方向）を第１方向、図の左方向（＋Ｙ方向）を第２方向と規定する。これら第１及び第２方向は、第１有機膜パターン１０８ａのスペース部１１０ａの説明に使用した第１及び第２方向とは異なる。
対を成す一方のビット線（第１配線）は、第１方向に延伸する第１部分５１３−１と第２部分５１３−２、及びこれらの間を相互に繋ぐとともに第２（又は第１）方向に延伸する第３部分５１３−３を有する。これら第１乃至第３部分５１３−１〜５１３−３のうち、少なくとも第１部分５１３−１の一部はメモリセル領域５１０上に在り、第２及び第３部分５１３−２，５１３−３は第１周辺回路領域５２０上に在る。
対を成す他方のビット線（第２配線）は、第２方向に延伸する第４部分５１３−４と第５部分５１３−５、及びこれらの間を相互に繋ぐとともに第１（又は第２）方向に延伸する第６部分５１３−６を有する。これら第４乃至第６部分５１３−４〜５１３−６のうち、少なくとも第４部分５１３−４の一部はメモリセル領域５１０上に在り、第５及び第６部分５１３−５，５１３−６は第２周辺回路領域５２０上に在る。
対を成す２つのビット線（配線）５１３は互いに重なることなく、対称点Ｐを中心とする点対称の位置にあり、第１部分５１３−１と第５部分５１３−５は、第１（または第２）方向に延伸する直線（第１直線という）上にあり、第２部分５１３−２と第４部分５１３−４は、第１の直線とは異なる第１（または第２）方向に延伸する別の直線（第２の直線）上にある。
次に、第１ＳＷ窒化膜５４７となるシリコン窒化膜を例えば膜厚８ｎｍで形成する。周辺回路領域５２０に形成されたシリコン窒化膜をエッチバックし、図４３Ａ，図４３Ｄ〜図４３Ｆに示すように、周辺ゲート５２２の側壁に形成されたシリコン窒化膜を第１ＳＷ窒化膜５４７として残存させる。説明の便宜のため、メモリセル領域５１０に残存するシリコン窒化膜についても第１ＳＷ窒化膜５４７と呼ぶ。
次に、イオン注入により、周辺ゲート５２２の置かれた第２活性領域５２１に不純物を導入し、周辺低濃度不純物拡散層５７４を形成する。
次に、ＳＷ酸化膜５７３となるシリコン酸化膜を、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）製法を用いて膜厚４０ｎｍとなるように成膜する。そして、周辺ゲート５２２の側壁上に残る第１ＳＷ窒化膜５４７の上に残存させるように、形成したシリコン酸化膜をエッチバックする。これにより、周辺ゲート５２２の側壁の第１ＳＷ窒化膜５４７上にＳＷ酸化膜５７３が形成される。ＳＷ酸化膜５７３形成後、第２活性領域５２１に不純物をイオン注入し、周辺高濃度不純物拡散層５７５を形成する。
次に、第２ＳＷ窒化膜５４８となるシリコン窒化膜を例えば膜厚８ｎｍとなるように成膜する。この段階では、シリコン窒化膜は周辺ゲート５２２の上面も覆っている。また、説明の便宜のため、メモリセル領域５１０に残存するシリコン窒化膜についても第２ＳＷ窒化膜５４８と呼ぶ。このシリコン窒化膜は、次に成膜されるＳＯＤ膜をアニールする際の酸化防止用バリア膜として機能する。
次に、第１層間絶縁膜５４９となるＳＯＤ膜をスピンコーターで成膜する。そして、成膜したＳＯＤ膜を水蒸気雰囲気下でアニールしてシリコン酸化膜に改質し、第１層間絶縁膜５４９とする。その後、第１層間絶縁膜５４９をマスク窒化膜５４６の最上層までＣＭＰを使って研削する。
次に、図４３Ａ及び図４３Ｄ〜図４３Ｆには示されていないが（図３０Ｃ参照）、メモリセル領域５１０の第１活性領域５１１の両側部上に容量コンタクト５１５用の孔を形成する。そして、形成した孔の内表面を覆うようにシリコン窒化膜を、例えば膜厚５ｎｍとなるように成膜する。成膜したシリコン窒化膜をエッチバックし、容量コンタクト５１５用の孔の側壁上にシリコン窒化膜を残すことで、容量コンタクトライナー５３４を形成する。
次に、容量コンタクト５１５用の孔の底部に露出する第１活性領域５１１に、Ｎ型不純物であるリンをイオン注入し、容量コンタクト高濃度不純物拡散層５３３を形成する（図３０Ｃ参照）。イオン注入のドーズ量としては１Ｅ１４〜５Ｅ１４ａｔｏｍｓ／ｃｍ２の範囲と例示することができる。この容量コンタクト高濃度不純物拡散層５３３は、メモリセル領域５１０に配置された埋め込みゲート型ＭＯＳトランジスタのソース／ドレインの一方として機能するとともに容量コンタクトプラグ５３５との接続抵抗を低下させる機能を有する。
さらに、ＤＯＰＯＳ膜を５０ｎｍ程度成膜した後、容量コンタクトの孔の下部側にＤＯＰＯＳ膜が残留する様にエッチバックし、第３ＤＯＰＯＳ膜５３６を形成する。
次に、図４３Ａ及び図４３Ｄ〜図４３Ｆに示すように、第４有機膜パターン６０１を、例えばＡｒＦレジストを用いて形成する。第４有機膜パターン６０１には、第１乃至第３周辺コンタクト５１７，５２４及び５２５を形成するための開口部６０２が形成されている。第１周辺コンタクト５１７用の開口部６０２は、図４３Ｅに示すように、ビット線５１３の端部（タブ部分）上に形成される。第２周辺コンタクト５２４用の開口部は、図示しない位置において周辺ゲート５２２上に形成される。第３周辺コンタクト５２５用の開口部６０２は、図４３Ｆに示すように第２活性領域５２１上に形成される。
次に、第４有機膜パターン６０１をマスクとするエッチングを行い、第１乃至第３の周辺コンタクト用の孔を形成する。その後、スパッタ法を用いて、膜厚１０ｎｍ程度のＣｏ膜を形成する。形成したＣｏ膜をアニールし、接触しているＳｉと反応させてＣｏＳｉ膜を形成する。その後、未反応のＣｏ膜をウエットエッチングにより除去し、容量コンタクト５１５の第３ＤＯＰＯＳ膜５３６上にＣｏＳｉ膜５３７を残留させ（図３０Ｃ参照）、第３周辺コンタクト５２５用の孔内に露出する第２活性領域５２１上にも同様にＣｏＳｉ膜（図示せず）を残留させる。
次に、容量コンタクト５１５用の孔及び第１〜第３周辺コンタクト５１７、５２４，５２５用の孔の内表面を覆うようにＴｉＮ膜５３８を５ｎｍ厚程度に成膜する。続いて、ＣＶＤ法を用いて各コンタクト用の孔を全て埋設するように第２Ｗ膜５３９を成膜する。
次に、第２Ｗ膜５３９上に、Ｗ配線５２３のパターンに対応する有機膜パターンなどのマスクパターンを形成し、第２Ｗ膜５３９及びＴｉＮ膜５３８をドライエッチングする。こうして、図４４Ａ，図４４Ｄ〜図４４Ｆに示すように、ＴｉＮ膜５３８及び第２Ｗ膜５３９からなるＷ配線５２３を形成する。同時に、各コンタクト孔内には、第３周辺コンタクトプラグ５７６を含むコンタクトプラグが形成される。第１乃至第３周辺コンタクト５１７、５２４及び５２５の上部は、Ｗ配線５２３で覆われている。
この後、図３０Ｂ〜図３０Ｆに示すように、第２層間絶縁膜５７９を形成し、容量コンタクトプラグ５３５に接続される下部電極５５３を形成する。メモリセル領域５１０の第２層間絶縁膜５７９を除去し、容量絶縁膜及び上部電極５５５を形成する。さらに、メモリセル領域５１０に第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜５５６、プレート電極５５７、プレート窒化膜５５８及び層間絶縁膜５６１を形成する。
次に、Ｗ配線５２３をキャパシタ５１６の上部電極５５５等に接続するための第１スルーホールプラグ５８１を形成する。さらに、最上層配線である第１〜第３メタル配線層５６２〜５６４を形成する。
以上のようにして、本実施の形態に係る半導体装置（ＤＲＡＭ）が完成する。
本実施の形態によれば、関連技術に比べて工程数を増加させたり、処理の複雑化を招いたりすることなしに、倍ピッチ数化プロセスにより形成されるライン状の配線の端部に、他の部分（中央部）よりも広い幅を有する部分（タブ部分）を形成することができる。その結果、配線に接続されるコンタクトプラグ形成用の孔を形成する際に、孔が配線上からはみ出すこと可能性を実質上無くすことができる。これにより、配線とコンタクトプラグとの接続を安定して行うことができる。また、コンタクトプラグの底部径を配線の中央部の幅に対応する値よりも大きくすることができるので、コンタクトプラグと配線との間の接続抵抗を低減することができる。これにより、接続抵抗に起因する信号遅延による製品不良の発生を低減し、製品歩留まりを改善することができる。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨の範囲内において種々の変形、変更が可能である。たとえば、本発明はＤＲＡＭに限らず、ラインパターンを形成する配線を有するデバイス全般に適用可能である。
１０１ 下地層
１０２ 配線導電膜
１０３ マスク窒化膜
１０４ エッチング基材
１０５ アモルファスカーボン膜
１０６ シリコン窒化膜
１０７ 第１マスク層
１０８，１０８ａ，１０８ｂ 第１有機膜パターン
１１０，１１０ａ，１１０ｂ スペース部
１１１ ＭＬＤ酸化膜
１１２，１１２ａ サイドウォール
１１３，１１３ａ 第２有機膜パターン
１１５ サイドウォール窒化膜
１１６ ＳＯＤ膜
１１６ａ 層間絶縁膜
１１７，１１７ａ コンタクト孔
１２１ 第１部分
１２２，１２２ｂ 第２部分
１２３，１２３ｂ 第３部分
１３１ タブ部分
１３２ 開口部
１３５ 第３サイドウォール部分
１３６ 第４サイドウォール部分
５００ 半導体装置
５１０ メモリセル領域
５２０ 周辺回路領域
５１１ 第１活性領域
５１２ 埋め込みゲート
５１３ ビット線
５１３−１〜５１３−６ ビット線の第１〜第６部分
５１４ ビットコンタクト
５１５ 容量コンタクト
５１６ キャパシタ
５１７ 第１周辺コンタクト
５２１ 第２活性領域
５２２ 周辺ゲート
５２３ Ｗ配線
５２４ 第２周辺コンタクト
５２５ 第３周辺コンタクト
５３１ 半導体基板
５３２ ＳＴＩ
５３３ 容量コンタクト高濃度不純物拡散層
５３４ 容量コンタクトライナー
５３５ 容量コンタクトプラグ
５３６ 第３ＤＯＰＯＳ膜
５３７ ＣｏＳｉ膜
５３８ ＴｉＮ膜
５３９ 第２Ｗ膜
５４１ マスク酸化膜
５４２ ビットコンタクト層間膜
５４３ 第２ＤＯＰＯＳ膜
５４４ ＷＳｉ／ＴｉＮ／Ｔｉ積層膜
５４５ 第１Ｗ膜
５４６ マスク窒化膜
５４７ 第１ＳＷ窒化膜
５４８ 第２ＳＷ窒化膜
５４９ 第１層間絶縁膜
５５１ ストッパー窒化膜
５５３ 下部電極
５５４ サポート窒化膜
５５５ 上部電極
５５６ 第４ＤＯＰＯＳ／ＢＳｉＧｅ積層膜
５５７ プレート電極
５５８ プレート窒化膜
５６１ 層間絶縁膜
５６２ 第１メタル配線層
５６３ 第２メタル配線層
５６４ 第３メタル配線層
５７１ 第１ＤＯＰＯＳ膜
５７３ ＳＷ酸化膜
５７４ 周辺低濃度不純物拡散層
５７５ 周辺高濃度不純物拡散層
５７６ 第３周辺コンタクトプラグ
５７９ 第２層間絶縁膜
５８０ 第１スルーホール
５８１ 第１スルーホールプラグ
５８２ ＴｉＮ膜
５８３ 第４Ｗ膜
５８６ ゲート絶縁膜
５８７ キャップ絶縁膜
５８８ ビットコンタクト高濃度不純物拡散層
５８９ ビットコンタクトプラグ
６００ 第３有機膜パターン
６０１ 第４有機膜パターン
６０２ 開口部

Claims (30)

  1. 半導体基板上に配線材料膜を形成する工程と、
    前記配線材料膜上に第１マスク層を形成する工程と、
    前記第１マスク層の上に、第１方向に第１の幅を有する第１部分と前記第１方向に前記第１の幅よりも小さい第２の幅を有する第２部分と第３部分を有し、前記第１部分が前記第２部分と前記第３部分とに挟まれるように、前記第１部分、前記第２部分及び前記第３部分が前記第１方向とは異なる第２方向に連続して並ぶスペース部を複数規定する第１有機膜パターンを形成する工程と、
    前記第１有機膜パターン上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチバックし、前記第１有機膜パターンの最上面と前記第１部分の下にある前記第１マスク層を一部露出させて、前記各々のスペース部の前記第１部分の側壁に平面視で矩形枠状のサイドウォールを形成する工程と、
    前記矩形枠状のサイドウォールの長辺側の一辺の前記第２部分に近い第１サイドウォール部分と他辺の前記第３部分に近い第２サイドウォール部分を除去し、前記矩形枠状のサイドウォールを第３サイドウォール部分と第４サイドウォール部分に二分する工程と、
    前記第３と第４サイドウォール部分と前記第２部分と第３部分に残る前記絶縁膜をマスクとして、前記第１マスク層を選択的にエッチングする工程と、
    前記第１マスク層の残存部分をマスクとして、前記配線材料膜を選択的にエッチングする工程と、
    前記第２部分と第３部分の下にある前記配線材料膜上にコンタクト孔を形成する工程と、を含む事を特徴とする半導体装置の製造方法。
  2. 前記第１有機膜パターンにより規定される複数のスペース部は、前記第１方向に等ピッチで並ぶ事を特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記矩形枠状のサイドウォールを形成する工程の後に、
    前記第１有機膜パターンを選択的に除去する工程をさらに含む事を特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁膜は、ＭＬＤ酸化膜である事を特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記矩形枠状のサイドウォールを形成する工程では、
    前記第２部分と前記第３部分の下にある前記第１マスク層が露出しない事を特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記矩形枠状のサイドウォールの長辺側の一辺の前記第２部分に近い第１サイドウォール部分と他辺の前記第３部分に近い第２サイドウォール部分を除去し、前記矩形枠状のサイドウォールを第３サイドウォール部分と第４サイドウォール部分に二分する工程では、
    前記第１サイドウォール部分と前記第２サイドウォール部分以外の領域上に第２有機膜パターンを形成し、前記第２の有機膜パターンをマスクとして前記サイドウォールを選択的に除去する工程を含む事を特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第３と第４サイドウォール部分と前記第２部分と第３部分に残る前記絶縁膜をマスクとして、前記第１マスク層を選択的にエッチングする工程では、
    前もって前記第１マスク層上に第３有機膜パターンを形成した上で、前記第３有機膜パターンもマスクとして用いて、前記第１マスク層を選択的にエッチングする事を特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１マスク層は、アモルファスカーボン膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記配線材料膜は、導電膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記第１マスク層の残存部分をマスクとして、前記配線材料膜を選択的にエッチングする工程では、
    前記第１マスク層の残存部分をマスクとして、前記配線材料膜の前記シリコン窒化膜を選択的にエッチングし、更に残存した前記シリコン窒化膜をマスクとして前記導電膜を選択的にエッチングする事を特徴とする請求項９に記載の半導体装置の製造方法。
  11. 半導体基板上に配線材料膜を形成する工程と、
    前記配線材料膜上に第１マスク層を形成する工程と、
    前記第１マスク層の上に、第１方向に第１の幅を有する第１部分と前記第１方向に前記第１の幅よりも小さい第２の幅を有する第２部分と第３部分を有し、前記第１部分が前記第２部分と前記第３部分とに挟まれるように、前記第１部分、前記第２部分及び前記第３部分が前記第１方向とは異なる第２方向に連続して並ぶスペース部を複数規定する第１有機膜パターンを形成する工程と、
    前記第１有機膜パターン上に絶縁膜を形成する工程と、
    前記絶縁膜をエッチバックし、前記各々のスペース部の第１部分内に、前記第１方向に延伸する第１と第２のサイドウォールと、前記第２方向に延伸する第３と第４のサイドウォールを形成する工程と、
    前記第３のサイドウォールの前記第２部分に近い部分の一部と前記第４のサイドウォールの前記第３部分に近い部分の一部をエッチングして、前記第３と第４のサイドウォールをそれぞれ２分する工程と、
    前記第１と第２と第３と第４のサイドウォールと前記第２部分と第３部分に残る前記絶縁膜をマスクとして、前記第１マスク層をエッチングする工程と、
    前記第１マスク層をマスクとして、前記配線材料をエッチングする工程と、
    前記第２部分と第３部分の下にある前記配線材料膜上にコンタクト孔を形成する工程と、を含む事を特徴とする半導体装置の製造方法。
  12. 前記第１有機膜パターンにより規定される複数のスペース部は、前記第１方向に等ピッチで並ぶ事を特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記各々のスペース部の第１部分内に、前記第１方向に延伸する第１と第２のサイドウォールと、前記第２方向に延伸する第３と第４のサイドウォールを形成する工程の後に、
    前記第１有機膜パターンを選択的に除去する工程をさらに含む事を特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 前記絶縁膜は、ＭＬＤ酸化膜である事を特徴とする請求項１１に記載の半導体装置の製造方法。
  15. 前記各々のスペース部の第１部分内に、前記第１方向に延伸する第１と第２のサイドウォールと、前記第２方向に延伸する第３と第４のサイドウォールを形成する工程では、
    前記第２部分と前記第３部分の下にある前記第１マスク層が露出しない事を特徴とする請求項１１に記載の半導体装置の製造方法。
  16. 前記第３のサイドウォールの前記第２部分に近い部分の一部と前記第４のサイドウォールの前記第３部分に近い部分の一部をエッチングして、前記第３と第４のサイドウォールをそれぞれ２分する工程では、
    前記第３のサイドウォールの一部と前記第４のサイドウォールの一部以外の領域上に第２有機膜パターンを形成し、前記第２の有機膜パターンをマスクとして前記サイドウォールを選択的に除去する工程を含む事を特徴とする請求項１１に記載の半導体装置の製造方法。
  17. 前記第１と第２と第３と第４のサイドウォールと前記第２部分と第３部分に残る前記絶縁膜をマスクとして、前記第１マスク層をエッチングする工程では、前もって前記第１マスク層上に第３有機膜パターンを形成した上で、前記第３有機膜パターンもマスクとして用いて、前記第１マスク層を選択的にエッチングする事を特徴とする請求項１１に記載の半導体装置の製造方法。
  18. 前記第１マスク層は、アモルファスカーボン膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項１１に記載の半導体装置の製造方法。
  19. 前記配線材料膜は、導電膜とシリコン窒化膜を順に成膜した積層膜である事を特徴とする請求項１１に記載の半導体装置の製造方法。
  20. 前記第１マスク層をマスクとして、前記配線材料膜を選択的にエッチングする工程では、
    前記第１マスク層の残存部分をマスクとして、前記配線材料膜の前記シリコン窒化膜を選択的にエッチングし、更に残存した前記シリコン窒化膜をマスクとして前記導電膜を選択的にエッチングする事を特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 半導体基板と、
    半導体基板上に、第１の方向に延伸する第１部分と第２部分を有し、更に、前記第１部分と前記第２部分を繋ぎ前記第１の方向とは反対の第２の方向に延伸する第３部分を有し、前記第１部分の前記第１の方向での長さは、前記第２部分の前記第１の方向での長さよりも長い、第１配線と、
    前記第２の方向に延伸する第４部分と第５部分を有し、更に、前記第４部分と前記第５部分を繋ぎ前記第１の方向に延伸する第６部分を有し、前記第４部分の前記第２の方向での長さは、前記第５部分の前記第２の方向での長さよりも長い、第２配線と、を有し、
    前記第２配線は、前記第１配線と重ならず点対称の位置に在り、前記第１部分と前記第５部分、及び前記第２部分と前記第４部分は、それぞれが前記第１方向に延伸する第１と第２の直線上にある事を特徴とする半導体装置。
  22. 前記第１配線は、前記第３部分で第１プラグを介して第３配線と電気的に接続され、前記第２配線は、前記第６部分で第２プラグを介して第４配線と電気的に接続される事を特徴とする請求項２１に記載の半導体装置。
  23. 前記第１配線と前記第２配線は、メモリセル領域上を跨ぐとともに、
    前記第１配線はメモリセル領域上の第１側に接した第１周辺領域上の第１トランジスタと前記第３配線を介して電気的に接続し、前記第２配線はメモリ領域上の第２側に接した第２周辺領域上の第２トランジスタと前記第４配線を介して電気的に接続する事を特徴とした請求項２２に記載の半導体装置。
  24. 前記第１配線は、前記第１の方向に並ぶ複数の活性領域上を跨ぎ、前記第１配線は、前記複数の活性領域の各々の第１不純物拡散層と電気的に接続する事を特徴とする請求項２１に記載の半導体装置。
  25. 前記第１配線は、前記第１の方向に並ぶ複数の第１活性領域上を跨ぎ、前記第１配線は、跨いだ前記複数の第１活性領域の各々の第１不純物拡散層と電気的に接続し、
    前記第２配線は、前記第１活性領域の隣にあって前記第１の方向に並ぶ複数の第２活性領域上を跨ぎ、前記第２配線は、跨いだ前記複数の第２活性領域の各々の第２不純物拡散層と電気的に接続する事を特徴とする請求項２１に記載の半導体装置。
  26. 半導体基板と、
    半導体基板上にメモリセル領域と、
    メモリセル領域に隣接する第１周辺回路領域と第２周辺回路領域と、
    第１の方向に延伸する第１部分と第２部分を有し、更に、前記第１部分と前記第２部分を繋ぎ前記第１の方向に延伸する第３部分を有し、前記第１部分は少なくとも前記メモリセル領域上に在り、前記第２部分と前記第３部分は前記第１周辺回路領域上に在る、第１配線と、
    前記第１の方向に延伸する第４部分と第５部分を有し、更に、前記第４部分と前記第５部分を繋ぎ前記第１の方向に延伸する第６部分を有し、前記第４部分は少なくとも前記メモリセル領域上に在り、前記第５部分と前記第６部分は前記第２周辺回路領域上に在る、第２配線とを備え、
    前記第２配線は、前記第１配線と重ならず点対称の位置に在り、前記第１部分と前記第５部分、及び前記第２部分と前記第４部分は、それぞれが前記第１方向に延伸する第１と第２の直線上にある事を特徴とする半導体装置。
  27. 前記第１配線は、前記第３部分で第１プラグを介して第３配線と電気的に接続され、前記第２配線は、前記第６部分で第２プラグを介して第４配線と電気的に接続される事を特徴とする請求項２６に記載の半導体装置。
  28. 前記第１周辺回路領域と前記第２周辺回路領域は、前記メモリセル領域を挟んでおり、
    前記第１配線は、前記第１周辺回路領域上の第１トランジスタと前記第３配線を介して電気的に接続し、前記第２配線は、前記第２周辺回路領域上の第２トランジスタと前記第４配線を介して電気的に接続する事を特徴とした請求項２７に記載の半導体装置。
  29. 前記第１配線は、前記第１の方向に並ぶ前記メモリセル領域上に在る複数の活性領域上を跨ぎ、前記第１配線は、前記複数の活性領域の各々の第１不純物拡散層と電気的に接続する事を特徴とする請求項２６に記載の半導体装置。
  30. 前記第１配線は、前記第１の方向に並ぶ前記メモリセル領域上の複数の第１活性領域上を跨ぎ、前記第１配線は、跨いだ前記複数の第１活性領域の各々の第１不純物拡散層と電気的に接続し、
    前記第２配線は、前記第１活性領域の隣にあって前記第１の方向に並ぶ前記メモリセル上の複数の第２活性領域上を跨ぎ、前記第２配線は、跨いだ前記複数の第２活性領域の各々の第２不純物拡散層と電気的に接続する事を特徴とする請求項２６に記載の半導体装置。
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