KR102420150B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 방법은, 반전 DPT 공정으로 다수의 홀들을 포함하는 마스크 패턴을 형성하는 것과, 반전 DPT 공정을 수행하는 동안 주변 영역을 블로킹하는 것을 포함한다. 주변 영역을 블로킹한 후, 셀 영역에 반전 DPT 공정을 수행하여 공정을 보다 효율적으로 진행할 수 있다. 반전 DPT 공정을 수행하여 액티브 영역들을 한정하는 트렌치를 형성함으로써 다수의 노광 단계를 생략할 수 있다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 반도체 소자의 제조 방법에 관련된 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 사업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 향상된 신뢰성을 가지며 보다 고집적화된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은: 셀 영역 및 주변 영역을 포함하는 기판을 마련하는 단계; 상기 기판의 셀 영역 상에 일 방향으로 연장하며 서로 평행한 제1 셀 패턴들을 형성하는 단계; 상기 제1 셀 패턴들 사이를 매립하며 상기 기판의 셀 영역 및 주변 영역 상에 제2 물질막을 형성하는 단계; 상기 셀 영역의 제2 물질막 상에 제1 홀들을 포함하는 제2 셀 패턴과, 상기 주변 영역의 제2 물질막 상에 주변 패턴을 형성하는 단계; 상기 제2 셀 패턴의 제1 홀들을 매립하는 다수의 필라들을 형성하는 단계; 상기 주변 패턴 상에 상기 주변 영역을 선택적으로 덮는 블로킹막을 형성하는 단계; 상기 제2 셀 패턴을 제거하여, 상기 필라들을 노출시키는 단계; 상기 필라들의 외측벽에 셀 스페이서들을 형성하여, 인접한 4개의 셀 스페이서들에 의해 정의되는 제2 홀들을 형성하는 단계; 상기 필라들을 제거하여, 상기 셀 스페이서들 각각에 의해 정의되는 제3 홀들을 형성하는 단계; 및 상기 셀 스페이서들 및 상기 제1 셀 패턴들과, 상기 주변 패턴을 식각 마스크로 사용하여, 상기 기판을 식각하여, 트렌치를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 셀 패턴들은 상기 제2 물질막 및 상기 셀 스페이서들과 식각 선택비를 갖는 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 셀 패턴들 각각은 폴리실리콘(polysilicon)을 포함하며, 상기 제2 물질막은 SOH(spin on hardmask)을 포함하며, 상기 셀 스페이서들 각각은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 셀 패턴, 상기 주변 패턴, 상기 필라들 및 상기 블로킹막을 형성하는 단계는: 상기 제2 물질막 상에 제3 물질막을 형성하는 단계; 상기 셀 영역의 제3 물질막 상에 상기 제1 홀들에 대응되는 홀들을 갖는 셀 마스크 패턴과, 상기 주변 영역의 제3 물질막 상에 주변 마스크 패턴을 형성하는 단계; 상기 셀 마스크 패턴 및 상기 주변 마스크 패턴을 식각 마스크로 사용하여 상기 제3 물질막을 식각하여, 상기 제2 셀 패턴 및 상기 주변 패턴을 형성하는 단계; 상기 제2 셀 패턴의 제1 홀들을 매립하도록 상기 제2 셀 패턴 및 상기 주변 패턴 상에 제4 물질막을 형성하는 단계; 상기 주변 영역의 제4 물질막 상에 상기 블로킹막을 형성하는 단계; 상기 블로킹막에 의해 노출된 상기 셀 영역의 제4 물질막을, 상기 제2 셀 패턴의 상부면이 노출될 때까지 에치백하여, 상기 필라들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 블로킹막은 상기 셀 영역의 제4 물질막을 에치백하는 동안 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제4 물질막은 상기 제3 물질막과 식각 선택비를 갖는 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 물질막은 실리콘 산화물을 포함하고, 상기 제4 물질막은 SOH을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 블로킹막은 포토레지스트를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 셀 스페이서들이 형성된 제2 물질막 상에 컨포멀하게 스페이서막을 형성하는 단계를 더 포함하되, 상기 스페이서막은 상기 제2 및 제3 홀들을 완전하게 매립하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 스페이서막을 이방성 식각하여 상기 셀 스페이서들 내측벽 및 외측벽에 추가 셀 스페이서들을 형성하는 단계를 더 포함하되, 상기 추가 셀 스페이서들, 상기 셀 스페이서들 및 상기 제1 셀 패턴들을 식각 마스크로 상기 기판의 셀 영역을 식각하여 상기 트렌치를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 트렌치를 내부를 절연물로 매립하여, 액티브 영역들을 정의하는 소자 분리막을 형성하는 단계를 더 포함하되, 상기 액티브 영역들 각각은 상기 제1 셀 패턴의 연장 방향과 동일한 방향을 장축으로 하는 타원 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 홀들 각각은 상기 제1 셀 패턴 상에 형성되며, 상기 제2 홀들은 제1 방향과 상기 제1 방향과 수직인 제2 방향으로 각각 이격되며, 상기 제1 셀 패턴들 각각은 상기 제1 및 제2 방향들 사이로 연장하며, 상기 제1 방향으로 이격된 인접한 두 개의 제2 홀들 사이에는 두 개의 제1 셀 패턴들이 형성되고, 상기 제2 방향으로 이격된 인접한 두 개의 제2 홀들 각각은 인접한 두 개의 제1 셀 패턴들 상에 각각 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 홀들 각각은 상기 제1 셀 패턴 상에 형성되며, 상기 제3 홀들은 제1 방향과 상기 제1 방향과 수직인 제2 방향으로 각각 이격되며, 상기 제1 셀 패턴들 각각은 상기 제1 및 제2 방향들 사이로 연장하며, 상기 제1 방향으로 이격된 인접한 두 개의 제3 홀들 사이에는 두 개의 제1 셀 패턴들이 형성되고, 상기 제2 방향으로 이격된 인접한 두 개의 제3 홀들 각각은 인접한 두 개의 제1 셀 패턴들 상에 각각 형성될 수 있다.
본 발명의 일 실시예에 따르면, 하나의 제1 셀 패턴 상에 제2 홀들 및 제3 홀들이 번갈아 가며 이격되어 형성되고, 하나의 제2 홀을 중심으로 4개의 제3 홀들이 감싸며, 상기 4개의 제3 홀들은 사각형 구조의 모서리 부분들에 형성되고, 하나의 제3 홀을 중심으로 4개의 제2 홀들이 감싸며, 상기 4개의 제2 홀들은 사각형 구조의 모서리 부분들에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 홀들은 마름모 형상의 단면을 가지며, 상기 제3 홀들은 원형 또는 타원형의 단면을 가질 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 주변 영역을 블로킹한 후, 셀 영역에 반전 DPT 공정을 수행하여 공정을 보다 효율적으로 진행할 수 있다. 반전 DPT 공정을 수행하여 액티브 영역들을 한정하는 트렌치를 형성함으로써 다수의 노광 단계를 생략할 수 있다.
도 1a 내지 도 17a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 17b는 도 1a 내지 도 17a의 반도체 소자를 I-I' 및 II-II'으로 절단한 단면도들이다.
도 4c는 도 4a에서 제1 패턴들과 제1 홀들 사이의 관계를 설명하기 위한 평면도이다.
도 11c 내지 도 17c는 도 11a 내지 도 17a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 14d는 도 14a에서 제1 패턴들과 제3 및 제4 홀들 사이의 관계를 설명하기 위한 평면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 17a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 17b는 도 1a 내지 도 17a의 반도체 소자를 I-I' 및 II-II'으로 절단한 단면도들이고, 도 11c 내지 도 17c는 도 11a 내지 도 17a의 반도체 소자를 III-III'으로 절단한 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 패드 산화막(102) 및 제1 물질막(도시되지 않음)을 순차적으로 형성할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘게르마늄과 같은 반도체 물질을 포함하거나, SOI(silicon on isolator) 기판 또는 GOI(germanium on isolator) 기판일 수 있다. 상기 기판(100)은 메모리 셀들(memory cells)이 배치되는 셀 영역(cell region, CEL)과, 로직 셀들, 얼라인 키(align key) 또는 포토 키(photo key)와 같은 벌크한(bulky) 패턴들이 형성되는 주변 영역 (peripheral region, PER)을 포함할 수 있다. 상기 패드 산화막(102)은 실리콘 산화물을 포함할 수 있다. 상기 제1 물질막은 폴리실리콘을 포함할 수 있다. 상기 패드 산화막(102) 및 상기 제1 물질막은 상기 기판(100)의 셀 영역(CEL) 및 주변 영역(PER) 상에 형성될 수 있다.
이어서, 상기 제1 물질막 상에 제1 마스크 패턴들(104)을 형성하여, 상기 제1 마스크 패턴들(104)을 식각 마스크로 사용하여 상기 제1 물질막을 식각하여, 상기 셀 영역(CEL)에 제1 셀 패턴들(106a) 및 상기 주변 영역(PER)에 제1 주변 패턴(106b)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 셀 패턴들(106a)은 일 방향(DR3)으로 연장하며 서로 등간격 이격된 라인 앤 스페이스(line and space) 구조로 형성될 수 있다. 상기 제1 마스크 패턴들(104) 각각은 상기 제1 물질막과 식각 선택비를 갖는 물질을 포함할 수 있으며, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 SOH 중 하나를 포함할 수 있다. 본 실시예에서는 상기 제1 마스크 패턴들(104) 각각이 실리콘 산화물을 포함할 수 있다.
상기 제1 마스크 패턴들(104)은 상기 제1 셀 패턴들(106a) 및 제1 주변 패턴(106b)을 형성한 후, 제거될 수도 있고 잔류할 수 있다. 또한, 경우에 따라, 상기 제1 마스크 패턴들(104)는 제1 주변 패턴(106b)에 형성되지 않을 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제1 셀 패턴들(106a) 및 상기 제1 주변 패턴들(106b) 상에 제2 물질막(108) 및 제3 물질막(112)을 형성할 수 있다.
상기 제2 물질막(108)은 상기 제1 셀 패턴들(106a) 사이의 공간들과, 상기 제1 셀 패턴들(106a) 및 상기 제1 주변 패턴(106b) 사이의 공간을 완전하게 매립하며 형성될 수 있다. 상기 제2 물질막(108)은 SOH을 포함할 수 있다.
상기 제3 물질막(112)은 상기 제1 물질막과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제3 물질막(112)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 및 제3 물질막들(108, 112) 사이에 비정질 실리콘을 포함하는 버퍼막(buffer layer, 110)을 더 형성할 수 있다. 상기 버퍼막(110)은 후속되는 공정에서 하부의 제2 물질막(108)이 식각되는 것을 방지할 수 있다. 또한, 상기의 버퍼막(110)은 공정에 따라 생략될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 제3 물질막(112) 상에 하드 마스크막(118)을 형성할 수 있다. 상기 하드 마스크막(118)은 상기 제2 물질막(108)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 하드 마스크막(118)은 다층 구조를 가질 수 있다. 예컨대, 상기 하드 마스크막(118)은 SOH를 포함하는 제1 막(114)과 실리콘 산질화물을 포함하는 제2 막(116)이 순차적으로 적층될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 하드 마스크막(118) 상에 포토레지스트 패턴(112a, 112b)을 형성할 수 있다.
상기 포토레지스트 패턴(112a, 112b)은 상기 셀 영역(CEL)을 덮는 제1 부분(112a)과, 상기 주변 영역(PER)을 덮는 제2 부분(112b)을 포함할 수 있다. 상기 포토레지스트 패턴(112a, 112b)의 제1 부분(112a)은 다수의 제1 홀들(124)을 포함할 수 있다. 상기 제1 홀들(124) 각각은 실질적으로 동일한 지름을 갖는 원형의 단면을 가질 수 있다. 상기 제1 홀들(124)의 배열 구조와 상기 제1 홀들(124)과 상기 제1 셀 패턴들(106a) 사이의 구조 관계를 후속하여 설명하기로 한다.
상기 포토레지스트 패턴(112a, 112b)의 제2 부분(112b)은 일 방향으로 연장하는 바의 형상을 가지며, 상기 홀들의 지름이나 상기 홀들 사이의 이격 거리보다 큰 최소 선폭을 가질 수 있다. 전술한 바와 같이 상기 주변 영역(PER)에는 벌크한 패턴들이 형성되는 부분이며, 본 발명에서 상기 주변 영역(PER)에 형성되는 패턴들이 형상을 바 구조로 한정하는 것은 아니다. 또한, 상기 제2 부분(112b)의 구조는 완성되는 반도체 소자의 구조에 따라 달라질 수 있으며, 그래서 본 발명에서 상기 포토레지스트 패턴(112a, 112b)의 제2 부분(112b)의 형상을 이로 한정하는 것은 아니다.
일 실시예에 따르면, 상기 하드마스크막 및 상기 포토레지스트 패턴(112a, 112b) 사이에는 반사 방지막(anti-reflective coating, 120) 더 형성할 수 있다.
이하, 상기 제1 홀들(124)의 배열 구조와 상기 제1 홀들(124)과 상기 제1 셀 패턴들(106a) 사이의 구조 관계를 설명한다. 도 4c는 본 발명의 일 실시예에 따른 제1 홀들(124) 및 제1 셀 패턴들(106a) 사이의 관계를 설명하기 위한 평면도이다.
도 4c를 참조하면, 상기 제1 홀들(124)은 제1 방향(DR1, 행) 및 제2 방향(DR2, 열)으로 서로 이격되어 배치될 수 있다. 상기 제1 및 제2 방향들(DR1, DR2)은 서로 수직일 수 있다. 또한, 첫 번째 열(행)의 제1 홀들(124_1, 124_2)은 두 번째 열(행)의 제1 홀들(124_3, 124_4)과 대응되는 위치에 배치될 수 있다.
상기 제1 홀들(124)은 제1 방향(DR1)으로 서로 제1 거리(DT1) 이격되고, 상기 제2 방향(DR2)으로 서로 제2 거리(DT2) 이격될 수 있다. 상기 제1 거리(DT1)와 상기 제2 거리(DT2)는 서로 상이하며, 예컨대 상기 제1 거리(DT1)는 상기 제2 거리(DT2)보다 클 수 있다.
한편, 상기 제1 셀 패턴들(106a) 각각은 상기 제1 및 제2 방향들(DR1, DR2) 사이의 제3 방향(DR3)으로 연장할 수 있다. 상기 제1 홀들(124) 각각은 상기 제1 셀 패턴들(106a) 상에 형성될 수 있다. 하나의 제1 셀 패턴(106a) 상에 다수의 제1 홀들(124)이 서로 이격되어 형성될 수 있다.
상기 제1 방향(DR1)으로 이격된 인접한 두 개의 제1 홀들(124_1, 124_2) 사이에는 두 개의 제1 셀 패턴들(106a_2, 106a_3)이 배열될 수 있다. 즉, 상기 제1 방향(DR1)으로 이격된 두 개의 제1 홀들(124) 중 하나(124_1)는 첫 번째 제1 셀 패턴(106a_1) 상에 형성되고, 다른 하나(124_2)는 네 번째 제1 셀 패턴(106a_4) 상에 형성될 수 있다.
상기 제2 방향(DR2)으로 이격된 인접한 두 개의 제1 홀들(124_3, 124_4) 각각은 인접한 두 개의 제1 셀 패턴들(106a_1, 106a_2) 각각 상에 형성될 수 있다. 즉, 상기 제2 방향(DR2)으로 이격된 두 개의 제1 홀들(124) 중 하나(124_1)는 첫 번째 제1 셀 패턴(106a_1) 상에 형성되고, 다른 하나(124_3)는 두 번째 제1 셀 패턴(106a_2) 상에 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 포토레지스트 패턴(112a, 112b)을 식각 마스크로 사용하여 상기 하드 마스크막(118)을 식각하여 제2 마스크 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴(112a, 112b) 및 상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 제3 물질막(112)을 식각하여, 제3 패턴들(126a, 126b)을 형성할 수 있다.
상기 제3 패턴들(126a, 126b)은, 셀 영역(CEL)에 형성되는 제3 셀 패턴(126a)과, 상기 주변 영역(PER)에 형성되는 제3 주변 패턴(126b)을 포함할 수 있다. 상기 제3 셀 패턴(126a)은 상기 제1 홀들(124)에 대응되는 제2 홀들(128)을 포함하며, 상기 제3 주변 패턴(126b)은 상기 포토레지스트 패턴(112a, 112b)의 제2 부분(112b)에 대응되는 형상(예컨대, 바 형상)을 가질 수 있다. 상기 제3 셀 패턴(126a) 및 상기 제3 주변 패턴(126b)은 서로 이격될 수 있다.
상기 제3 패턴들(126a, 126b)을 형성한 후, 상기 포토레지스트 패턴(112a, 112b) 및 상기 제2 마스크 패턴은 제거될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제3 패턴들(126a, 126b) 상에 제4 물질막(130)을 형성할 수 있다.
상기 제4 물질막(130)은 상기 제2 홀들(128)과, 상기 제3 셀 패턴(126a) 및 상기 제3 주변 패턴(126b) 사이를 매립할 수 있다. 상기 제4 물질막(130)은 상기 제3 패턴들(126a, 126b)과 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 제4 물질막(130)은 상기 제2 홀들(128)과, 상기 제3 셀 패턴(126a) 및 상기 제3 주변 패턴(126b) 사이를 매립할 수 있을 정도로 갭필(gap-fill) 능력이 우수하고 커버리지(coverage)가 우수한 물질을 포함할 수 있다. 예컨대, 상기 제4 물질막(130)은 SOH를 포함할 수 있다.
일 실시예에 따르면, 상기 제4 물질막(130) 상에 추가막(132)을 더 형성할 수 있다. 상기 추가막(132)은 후속되는 포토 공정에서 리워크(rework) 공정을 위하여 제공될 수 있다. 상기 추가막(132)은 원자층 적층(atomic layer deposition, ALD) 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 상기 추가막(132)은 공정에 따라 생략될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제4 물질막(130) 상에 상기 주변 영역(PER)만을 선택적으로 덮는 제5 물질막(134)을 형성할 수 있다. 상기 제5 물질막(134)은 포토레지스트를 포함할 수 있다. 상기 제5 물질막(134)이 포토레지스트를 포함하며, 상기 셀 영역(CEL)만을 오픈하는 포토 공정을 진행하는 동안 설비의 결함(error) 또는 오정렬(misalign)에 따른 리워크 공정이 진행될 수 있어, 상기 추가막(132)을 더 형성할 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 제5 물질막(134)을 식각 마스크로 사용하여 상기 제3 셀 패턴(126a)의 상부면이 노출되도록 상기 제4 물질막(130)을 식각할 수 있다. 상기 식각 공정은 에치백(etch back) 공정을 사용할 수 있다. 상기 에치백 공정으로 상기 제2 홀들(128) 내에 필라들(136)(pillars)을 형성할 수 있다.
상세하게 설명하면, 상기 에치백 공정이 수행되면, 상기 셀 영역(CEL)에서는 추가막(132) 및 제4 물질막(130)이 식각되고, 상기 주변 영역(PER)에서는 제5 물질막(134)이 식각된다. 상기 에치백 공정은 상기 제3 셀 패턴(126a)의 상부면이 노출될 때까지 수행되며, 상기 주변 영역(PER)의 제5 물질막(134)이 완전하게 식각될 수도 있으며, 식각되지 않고 일부 잔류할 수도 있다.
상기 필라들(136)은 후속 공정에서 사용되는 DPT(double patterning technology) 공정에서 주조 패턴(mandrel pattern)으로 사용될 수 있다.
본 발명의 실시예에 따르면, 상기 주변 영역(PER)을 상기 제4 물질막(130)에 의해 선택적으로 블로킹(blocking)한 후, 상기 셀 영역(CEL)에 필라들(DPT의 주조 패턴, 136)을 형성할 수 있어, 공정의 효율성이 증가하고 비용적 측면에서도 이득을 볼 수 있다.
도 9a 및 도 9b를 참조하면, 상기 셀 영역(CEL)의 상기 제3 셀 패턴(126a)을 제거할 수 있다. 상기 제거 공정은 습식 식각을 이용하여 수행될 수 있다. 이때, 상기 제3 주변 패턴(126b)은 상기 제4 물질막(130)에 의해 덮여, 상기 제거 공정에서 제거되지 않을 수 있다.
상기 제거 공정에 의해 상기 셀 영역(CEL)에는 상기 필라들(136)의 측면이 노출될 수 있다. 상기 필라들(136)은 상기 제2 홀들(128)이 배열과 실질적으로 동일한 배열을 가질 수 있다.
일 실시예에 따르면, 상기 주변 영역(PER)에 잔류하는 추가막(132b)도 상기 습식 식각 공정에 의해 함께 제거될 수 있다. 상기 추가막(132b)은 원자층 적층 공정으로 형성된 실리콘 산화물을 포함하고, 상기 제4 물질막(130)은 실리콘 산화물을 포함함으로써, 상기 제4 물질막(130)을 습식 식각하는 동안 상기 주변 영역(PER)에 잔류하는 추가막(132b)도 함께 제거할 수 있다.
본 발명의 일 실시예예 따르면, 상기 제3 셀 패턴(126a)을 DPT의 주조 패턴(mandrel pattern)으로 사용하지 않고, 상기 제3 셀 패턴(126a)의 제2 홀들(128) 내부를 채우는 필라들(136)을 주조 패턴으로 사용하고 있다. 이를 DPT 공정 중에서도 반전 DPT(reverse DPT) 공정이라 한다.
도 10a 및 도 10b를 참조하면, 상기 셀 영역(CEL)의 필라들(136)과 상기 주변 영역(PER)의 제4 물질막(130) 상에 컨포멀하게 제6 물질막(138)을 형성할 수 있다. 상기 제6 물질막(138)은 상기 필라들(136) 사이를 완전하게 매립하지 않을 수 있다.
상기 제6 물질막(138)은 상기 필라들(136) 및 상기 제4 물질막(130)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제6 물질막(138)은 원자층 적층 공정으로 형성된 실리콘 산화물을 포함할 수 있다.
도 11a, 도 11b도 11c를 참조하면, 상기 제6 물질막(138)을 이방성 식각하여, 상기 셀 영역(CEL)에서 상기 필라들(136) 각각 외측벽을 감싸는 제1 셀 스페이서들(140)을 각각 형성할 수 있다. 일 실시예에 따르면, 상기 이방성 식각은 에치백 공정을 포함할 수 있다.
상기 제1 셀 스페이서들(140) 각각은 상기 필라들(136) 각각의 외측부를 감싸는 실린더 형상을 가질 수 있다. 인접한 제1 셀 스페이서들(140)은 서로 접할 수 있다. 예컨대, 상기 인접한 제1 셀 스페이서들(140)의 테두리의 적어도 일부가 접할 수 있다. 이때, 상기 인접한 제1 셀 스페이서들(140)의 테두리가 접하는 정도는 상기 제6 물질막(138)의 두께에 따라 조절할 수 있다.
평면적 관점에서, 인접한 4개의 제1 셀 스페이서들(140)에 의해 제3 홀들(142)이 정의될 수 있다. 보다 상세하게, 상기 제1 방향(DR1)으로 이격된 두 개의 제1 셀 스페이서들(140)과, 상기 두 개의 셀 스페이서들과 상기 제2 방향(DR2)으로 이격된 두 개의 제1 셀 스페이서들(140)에 의해 마름모 형상의 제3 홀들(142)이 정의될 수 있다. 상기 제6 물질막(138)의 두께에 따라 인접한 제3 홀들(142)이 서로 분리되거나 서로 연통될 수 있다.
한편 상세하게 도시되지는 않았으나, 상기 주변 영역(PER)에서 상기 제3 주변 패턴(126b)의 측벽에 제1 주변 스페이서들이 형성될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 셀 영역(CEL)의 필라들(136) 및 상기 주변 영역(PER)의 제4 물질막(130)을 제거할 수 있다. 전술한 바와 같이 상기 필라들(136)은 상기 셀 영역(CEL)에 형성된 제4 물질막(130)으로부터 형성된 것이며, 상기 제4 물질막(130)은 SOH를 포함할 수 있다. 상기 제4 물질막(130)은 에싱(ashing) 및 스트립(strip) 공정으로 제거될 수 있다.
상기 제거 공정을 통해, 상기 셀 영역(CEL)에는 상기 제1 셀 스페이서들(140) 각각의 내측벽에 의해 정의되는 제4 홀들(144)이 생성될 수 있다. 일 실시예에 따르면, 상기 제4 홀들(144) 각각은 서로 상기 제1 셀 스페이서들(140)에 의해 격리될 수 있다. 한편, 제3 홀들(142)은 상기 제1 셀 스페이서들(140)의 외측벽에 의해 정의된 것으로 상기 제1 셀 스페이서들(140)의 두께에 따라 인접한 제3 홀들(142)이 서로 격리되거나 연통될 수 있다.
한편, 상기 주변 영역(PER)에는 상기 제4 물질막(130)이 제거됨으로써, 상기 제3 주변 패턴(126b)이 노출될 수 있다. 상기 제1 셀 스페이서들(140) 각각의 상부면과 상기 제3 주변 패턴(126b)의 상부면은 실질적으로 동일 평면일 수 있으며, 상기 제1 셀 스페이서들(140) 각각의 높이는 상기 제3 주변 패턴(126b)의 높이와 실질적으로 동일할 수 있다. 또한, 상기 제3 주변 패턴(126b) 및 상기 제1 셀 스페이서들(140)은 실질적으로 동일한 물질을 포함할 수 있으며, 예컨대, 실리콘 산화물을 포함할 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 제1 셀 스페이서들(140), 상기 제1 주변 스페이서 및 제3 주변 패턴(126b)이 형성된 제2 물질막(108) 상에 컨포멀하게 제7 물질막(146)을 형성할 수 있다. 상기 제7 물질막(146)은 상기 제1 셀 스페이서들(140) 각각의 내부와, 인접한 셀 스페이서들 사이를 완전하게 매립하지 않을 수 있다. 상기 제7 물질막(146)은 원자층 적층 공정으로 형성된 실리콘 산화물을 포함할 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 상기 제7 물질막(146)을 이방성 식각하여, 상기 제1 셀 스페이서들(140) 각각의 내측벽 및 외측벽에 제2 셀 스페이서들(148)과, 상기 제3 주변 패턴(126b)의 측벽에 제2 주변 스페이서(152)를 각각 형성할 수 있다.
전술한 바와 같이, 상기 제3 홀들(142)의 일부는 서로 연통될 수 있는데, 상기 제2 셀 스페이서들(148)을 상기 제1 셀 스페이서들(140)의 외측벽에 형성함으로써, 상기 제3 홀들(142) 각각은 서로 격리시킬 수 있다.
따라서, 도 12a, 도 12b 및 도 12c에서 상기 제3 홀들(142)이 서로 격리된 상태라면, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b 및 도 14c의 공정을 생략될 수 있다.
도 14d는 본 발명의 일 실시예에 따른 셀 영역(CEL)의 제1 셀 패턴들(106a)과 제3 및 제4 홀들(142, 144) 사이의 관계를 설명하기 위한 평면도이다.
도 14d를 참조하면, 상기 제3 홀들(142)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 첫 번째 열(행)의 제3 홀들(142)은 두 번째 열(행)의 제3 홀들(142)과 대응되는 위치에 배치될 수 있다.
상기 제3 홀들(142)은 제1 방향(DR1)으로 서로 제3 거리(DT3) 이격되고, 상기 제2 방향(DR2)으로 서로 제4 거리(DT4) 이격될 수 있다. 상기 제3 거리(DT3)와 상기 제4 거리(DT4)는 서로 상이하며, 예컨대 상기 제3 거리(DT3)는 상기 제4 거리(DT4)보다 클 수 있다.
상기 제1 방향(DR1)으로 이격된 인접한 두 개의 제3 홀들(142) 사이에는 두 개의 제1 셀 패턴들(106a)이 형성되고, 상기 제2 방향(DR2)으로 이격된 두 개의 제3 홀들(142) 각각은 인접한 두 개의 제1 셀 패턴들(106a) 상에 각각 형성될 수 있다.
상기 제4 홀들(144)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 첫 번째 열(행)의 제4 홀들(144)은 두 번째 열(행)의 제4 홀들(144)과 대응되는 위치에 배치될 수 있다.
상기 제4 홀들(144)은 제1 방향(DR1)으로 서로 제5 거리(DT5) 이격되고, 상기 제2 방향(DR2)으로 서로 제6 거리(DT6) 이격될 수 있다. 상기 제5 거리(DT5)와 상기 제6 거리(DT6)는 서로 상이하며, 예컨대 상기 제5 거리(DT5)는 상기 제6 거리(DT6)보다 클 수 있다.
상기 제1 방향(DR1)으로 이격된 인접한 두 개의 제4 홀들(144) 사이에는 두 개의 제1 셀 패턴들(106a)이 형성되고, 상기 제2 방향(DR2)으로 이격된 두 개의 제4 홀들(144) 각각은 인접한 두 개의 제1 셀 패턴들(106a) 상에 각각 형성될 수 있다.
상기 제3 및 제4 홀들(142, 144) 각각은 상기 제1 셀 패턴들(106a) 상에 형성될 수 있다. 하나의 제1 셀 패턴(106a) 상에 제3 및 제4 홀들(142, 144)이 서로 번갈아 가며 형성될 수 있다.
첫 번째 열(행)에 제3 홀들(142)이 배열되고, 두 번째 열(행)에 제4 홀들(144)이 배열될 수 있다. 즉, 상기 열 및 행을 따라 상기 제3 및 제4 홀들(142, 144)이 교번하여 배치될 수 있다.
하나의 제3 홀(142)을 중심으로 4개의 제4 홀들(144)이 감싸며, 상기 4개의 제4 홀들(144)은 사각형 구조의 모서리 부분들에 형성될 수 있다. 하나의 제4 홀(144)을 중심으로 4개의 제3 홀들(142)이 감싸며, 상기 4개의 제3 홀들(142)은 사각형 구조의 모서리 부분들에 형성될 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 상기 제1 및 제2 셀 스페이서들(140, 148), 상기 제3 주변 패턴(126b) 및 제1 및 제2 주변 스페이서들(152)을 식각 마스크로 사용하여 상기 버퍼막(110), 제1 마스크 패턴(104), 제1 패턴들(106a, 106b), 패드 산화막(102) 및 기판(100)을 순차적으로 식각하여, 상기 기판(100)에 액티브 영역들(156a, 156b)을 정의하는 트렌치(trench, 154)를 형성할 수 있다. 상기 액티브 영역들(156a, 156b)은 상기 셀 영역(CEL)에 형성되는 셀 액티브 영역들(156a)과, 상기 주변 영역(PER)에 형성되는 주변 액티브 영역들(156b)을 포함할 수 있다.
상기 트렌치(154)는 상기 제1 패턴들(106a, 106b) 사이의 공간들과 상기 제3 및 제4 홀들(142, 144)에 대응되는 부분이 식각된 부분일 수 있다. 여기에서, 상기 제3 및 제4 홀들(142, 144)의 단면 형상이 원형, 타원형 또는 마름모과 같은 형상을 가질 수 있다. 상기 식각 공정은, 상기 제3 및 제4 홀들(142, 144)을 통해 상기 버퍼막(110)을 식각하고, 상기 제2 물질막(108)을 식각하고, 상기 제1 마스크 패턴(104)을 식각한 후, 상기 제1 셀 패턴들(106a)을 식각 마스크로 함께, 상기 패드 산화막(102) 및 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 식각 단계를 거듭할수록 상기 제3 및 제4 홀들(142, 144)에 의해 식각되는 부분이 원형에 가깝게 변형될 수 있다. 간략하게 설명하면, 상기 이방성 식각이 플라즈마 식각일 경우, 식각하는 동안 예각으로 이루어진 홀 부분은 둔각으로 이루어진 홀 부분에 대하여 이온 플럭스, 라디컬 플럭스 및 부산물 플럭스가 감소하게 된다. 따라서, 예각에서는 식각율이 감소하고 둔각에서는 식각율이 증가할 수 있다. 식각 공정이 거듭될수록 상기의 현상은 중첩되어 결국 도 15a에 도시된 바와 같이 원형의 액티브 영역들이 완성될 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 상기 트렌치(154)를 절연물로 매립하여, 소자 분리막(158)을 형성할 수 있다. 상기 절연물은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 소자 분리막(158)을 형성한 후, 패드 산화막(102)을 제거할 수 있다.
도 17a, 도 17b 및 도 17c를 참조하면, 상기 소자 분리막(158)이 형성된 기판(100)에 상기 제1 방향(DR1)으로 연장하는 게이트 전극들(162)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 소자 분리막(158) 및 상기 셀 액티브 영역들(156a)을 상기 제1 방향(DR1)으로 가로지르는 리세스들(도시되지 않음)을 형성할 수 있다. 상기 리세스들은 서로 평행하여 등간격으로 이격될 수 있다. 상기 리세스들 내측벽에 따라 게이트 절연막(160)을 형성할 수 있다. 상기 게이트 절연막(160)은 실리콘 산화물이나, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 게이트 절연막(160) 상에 상기 리세스들 각각의 하부를 도전물로 채워 상기 게이트 전극(162)을 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘 또는 텅스텐과 같은 금속을 포함할 수 있다. 상기 게이트 전극들(162) 상에 상기 리세스들 각각의 상부를 매립하는 캡핑 패턴들(164)을 각각 형성할 수 있다. 상기 캡핑 패턴들(164)은 상기 게이트 전극들(162)을 보호할 수 있으며, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상세하게 도시되지는 않았으나, 상기 기판(100)으로 불순물을 주입하여 소스/드레인 영역들을 형성하여, 트랜지스터를 형성할 수 있다. 본 실시예에서는 BCAT(buried channel array transistor)를 예시적으로 설명하였으나, 본 발명에서 상기 트랜지스터를 BCAT으로 한정하는 것은 아니다.
후속하여, 상기 소스/드레인 영역들과 전기적으로 연결되는 비트 라인 및 커패시터를 형성하여 DRAM 메모리 셀들을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
106a: 제1 셀 패턴
108: 제2 물질막
126a: 제3 셀 패턴
126b: 제3 주변 패턴
134: 제5 물질막
136: 필라
140: 제1 셀 스페이서
142: 제3 홀
144: 제4 홀
148: 제2 셀 스페이서
154: 트렌치
156a, 156b: 액티브 영역들
158: 소자 분리막
CEL: 셀 영역
PER: 주변 영역

Claims (10)

  1. 셀 영역 및 주변 영역을 포함하는 기판을 마련하는 단계;
    상기 기판의 셀 영역 상에 일 방향으로 연장하며 서로 평행한 제1 셀 패턴들을 형성하는 단계;
    상기 제1 셀 패턴들 사이를 매립하며 상기 기판의 셀 영역 및 주변 영역 상에 제2 물질막을 형성하는 단계;
    상기 셀 영역의 제2 물질막 상에 제1 홀들을 포함하는 제2 셀 패턴과, 상기 주변 영역의 제2 물질막 상에 주변 패턴을 형성하는 단계;
    상기 제2 셀 패턴의 제1 홀들을 매립하는 제3 물질막을 형성하는 단계;
    상기 주변 패턴 상에 상기 주변 영역을 선택적으로 덮는 블로킹막을 형성하는 단계;
    상기 블로킹막을 식각 마스크로하여 상기 제3 물질막의 일부를 제거하여 상기 제2 셀 패턴을 노출시키고, 상기 제1 홀들 내에 필라들을 형성하는 단계;
    상기 제2 셀 패턴을 제거하는 단계;
    상기 필라들의 외측벽에 셀 스페이서들을 형성하여, 인접한 4개의 셀 스페이서들에 의해 정의되는 제2 홀들을 형성하는 단계;
    상기 셀 스페이서들이 형성된 제2 물질막 상에 컨포멀하게 스페이서막을 형성하는 단계,
    상기 필라들을 제거하여, 상기 셀 스페이서들 각각에 의해 정의되는 제3 홀들을 형성하는 단계; 및
    상기 셀 스페이서들 및 상기 제1 셀 패턴들과, 상기 주변 패턴을 식각 마스크로 사용하여, 상기 기판을 식각하여, 트렌치를 형성하는 단계를 포함하고,
    상기 스페이서막은 상기 제2 및 제3 홀들을 완전하게 매립하지 않는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 셀 패턴들은 상기 제2 물질막 및 상기 셀 스페이서들과 식각 선택비를 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 셀 패턴들 각각은 폴리실리콘(polysilicon)을 포함하며,
    상기 제2 물질막은 SOH(spin on hardmask)을 포함하며,
    상기 셀 스페이서들 각각은 실리콘 산화물을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 셀 패턴, 상기 주변 패턴, 상기 필라들 및 상기 블로킹막을 형성하는 단계는:
    상기 제2 물질막 상에 제3 물질막을 형성하는 단계;
    상기 셀 영역의 제3 물질막 상에 상기 제1 홀들에 대응되는 홀들을 갖는 셀 마스크 패턴과, 상기 주변 영역의 제3 물질막 상에 주변 마스크 패턴을 형성하는 단계;
    상기 셀 마스크 패턴 및 상기 주변 마스크 패턴을 식각 마스크로 사용하여 상기 제3 물질막을 식각하여, 상기 제2 셀 패턴 및 상기 주변 패턴을 형성하는 단계;
    상기 제2 셀 패턴의 제1 홀들을 매립하도록 상기 제2 셀 패턴 및 상기 주변 패턴 상에 제4 물질막을 형성하는 단계;
    상기 주변 영역의 제4 물질막 상에 상기 블로킹막을 형성하는 단계;
    상기 블로킹막에 의해 노출된 상기 셀 영역의 제4 물질막을, 상기 제2 셀 패턴의 상부면이 노출될 때까지 에치백하여, 상기 필라들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 블로킹막은 상기 셀 영역의 제4 물질막을 에치백하는 동안 식각되는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제4 물질막은 상기 제3 물질막과 식각 선택비를 갖는 물질을 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제3 물질막은 실리콘 산화물을 포함하고,
    상기 제4 물질막은 SOH을 포함하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 블로킹막은 포토레지스트를 포함하는 반도체 소자의 제조 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 스페이서막을 이방성 식각하여 상기 셀 스페이서들 내측벽 및 외측벽에 추가 셀 스페이서들을 형성하는 단계를 더 포함하되,
    상기 추가 셀 스페이서들, 상기 셀 스페이서들 및 상기 제1 셀 패턴들을 식각 마스크로 상기 기판의 셀 영역을 식각하여 상기 트렌치를 형성하는 반도체 소자의 제조 방법.
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