JP5361406B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5361406B2
JP5361406B2 JP2009009567A JP2009009567A JP5361406B2 JP 5361406 B2 JP5361406 B2 JP 5361406B2 JP 2009009567 A JP2009009567 A JP 2009009567A JP 2009009567 A JP2009009567 A JP 2009009567A JP 5361406 B2 JP5361406 B2 JP 5361406B2
Authority
JP
Japan
Prior art keywords
resist pattern
resist
pattern
film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009009567A
Other languages
English (en)
Other versions
JP2010171039A (ja
Inventor
健太郎 松永
知哉 大理
英志 塩原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009009567A priority Critical patent/JP5361406B2/ja
Priority to US12/689,830 priority patent/US8158332B2/en
Publication of JP2010171039A publication Critical patent/JP2010171039A/ja
Application granted granted Critical
Publication of JP5361406B2 publication Critical patent/JP5361406B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/40Treatment after imagewise removal, e.g. baking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置の微細化に伴い、リソグラフィの露光解像限界未満の寸法を有するパターンを形成する方法が求められている。
その1つの方法として、基板の上に下地膜を形成する工程と、下地膜の上に、第1のレジストパターンを形成する工程と、第1のレジストパターンに真空紫外線を照射する工程と、下地膜の上に、第2のレジストパターンを形成する工程と、第1及び第2のレジストパターンをマスクとして下地膜をエッチングする工程と、第1及び第2のレジストパターンを除去する工程と、を備えたことを特徴とする微細パターン形成方法が知られている(例えば、特許文献1参照)。
この微細パターン形成方法によれば、真空紫外線によるキュア効果を利用してエッチングなどの各種の耐性を改善し、変形や「倒れ」などを抑制した疎なパターンを形成することができる。
特開2005−197349号公報
本発明の目的は、リソグラフィの露光解像限界未満の寸法を有するパターンを形成するための工程数を削減し、また、歩留まりを向上させる半導体装置の製造方法を提供することにある。
本発明の一態様によれば、被加工材上に第1のレジスト材からなる第1のレジストパターンを形成する工程と、前記第1のレジスト材が感光するエネルギー線を前記第1のレジストパターンに照射する工程と、前記エネルギー線を照射後に前記第1のレジストパターンのベーク処理を行う工程と、前記被加工材上に前記第1のレジストパターンを覆うように被覆膜を形成する工程と、前記ベーク処理後に前記被覆膜上に第2のレジスト材からなる第2のレジストパターンを形成する工程と、を含む半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、被加工材上に第1のレジスト材からなる第1のレジストパターンを形成する工程と、前記第1のレジスト材が感光するエネルギー線を前記第1のレジストパターンに照射する工程と、前記エネルギー線を照射後に含窒素化合物に前記第1のレジストパターンを曝す工程と、前記被加工材上に前記第1のレジストパターンを覆うように被覆膜を形成する工程と、前記含窒素化合物を前記第1のレジストパターンに曝した後、前記被覆膜上に第2のレジスト材からなる第2のレジストパターンを形成する工程と、を含む半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、被加工材上に第1のレジスト材を形成し、前記第1のレジスト材に第1の感光範囲のエネルギー線を照射して第1のレジストパターンを形成する工程と、前記被加工材上に前記第1のレジストパターンを覆うように被覆膜を形成する工程と、前記被覆膜上に、前記第1のレジスト材と材料が異なる第2のレジスト材を形成し、前記第2のレジスト材に前記第1の感光範囲のエネルギー線と異なる第2の感光範囲のエネルギー線を照射して第2のレジストパターンを形成する工程と、を含む半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、被加工材上に第1のレジスト材を形成し、前記第1のレジスト材にエネルギー線を照射し、第1の温度範囲で前記第1のレジスト材のベーク処理を行って第1のレジストパターンを形成する工程と、前記被加工材上に前記第1のレジストパターンを覆うように被覆膜を形成する工程と、前記被覆膜上に、前記第1のレジスト材と材料が異なる第2のレジスト材を形成し、前記第2のレジスト材にエネルギー線を照射し、第2の温度範囲で前記第2のレジスト材のベーク処理を行って第2のレジストパターンを形成する工程と、を含む半導体装置の製造方法が提供される。
本発明によれば、リソグラフィの露光解像限界未満の寸法を有するパターンを形成するための工程数を削減し、また、歩留まりを向上させることができる。
図1A(a)〜(c)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す上面図である。 図1B(d)、(e)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す上面図である。 図2(a)〜(e)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す図1A(a)〜(c)、図1B(d)、(e)のII−II線における断面図である。 図3(a)は、本発明の第1の実施の形態に係る第1および第2のレジスト材の感光範囲を示す図であり、(b)は、第1および第2のレジスト材の反応温度範囲を示す図である。 図4A(a)、(b)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す上面図である。 図4B(c)、(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す上面図である。 図5(a)〜(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す図4A(a)、(b)、図4B(c)、(d)のV−V線における断面図である。 図6は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。 図7(a)〜(e)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。 図8A(a)〜(c)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す上面図である。 図8B(d)〜(f)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す上面図である。 図8C(g)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す上面図である。 図9A(a)〜(e)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す図8A(a)〜(c)、図8B(d)、(e)のIX−IX線における断面図である。 図9B(f)、(g)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す図8B(f)および図8C(g)のIX−IX線における断面図である。 図10A(a)〜(c)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す上面図である。 図10B(d)〜(f)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す上面図である。 図10C(g)〜(i)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す上面図である。 図11A(a)〜(e)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す図10A(a)〜(c)、図10B(d)、(e)のXI−XI線における断面図である。 図11B(f)〜(i)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す図10B(f)および図10C(g)〜(i)のXI−XI線における断面図である。
[第1の実施の形態]
図1A(a)〜(c)および図1B(d)、(e)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す上面図であり、図2(a)〜(e)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す図1A(a)〜(c)、図1B(d)、(e)のII−II線における断面図であり、図3(a)は、本発明の第1の実施の形態に係る第1および第2のレジスト材の感光範囲を示す図であり、(b)は、第1および第2のレジスト材の反応温度範囲を示す図である。なお、図1A(a)〜(c)、図1B(d)、(e)、および図2(a)〜(e)の各図の左側は、第1のレジストパターン5の微細パターンが形成される第1の領域6を示し、右側は、第1のレジストパターン5の大パターンが形成される第2の領域7を示す。
まず、図示しない半導体基板上に、第1の膜1、被加工材としての被加工膜2、第2の膜3および有機反射防止膜4を順次形成し、有機反射防止膜4上に所定のパターンを有する第1のレジストパターン5を形成する。具体的には、有機反射防止膜4上に、例えば、化学増幅型ArFレジスト(第1のレジスト材)を膜厚が100nmとなるように形成する。次に、NA1.3以上のArF液浸露光装置により、レチクルを介して、第1の領域6の第1のレジスト材に、例えば、ピッチ80nm、線幅40nmのラインアンドスペースパターンを形成する。続いて、ホットプレート上で、露光後現像前に行うベーク処理の1つであるポストエクスポージャベーク(Post Exposure Bake:PEB)を行い、次に現像を行って第1のレジストパターン5を形成する。
化学増幅型レジストは、溶解抑制剤が付加されたベース樹脂と、光酸発生剤(Photo Acid Generator:PAG)と、を備えて概略構成されている。化学増幅型レジストは、光(エネルギー線)の照射によって生じるのはPAGから生成された酸(酸性成分)で、その後に続いて行われるPEBによってベース樹脂から溶解抑制剤が離脱し、アルカリ可溶性が発現する。なお、反応温度範囲とは、このPEBによってベース樹脂から溶解抑制剤が離脱し、レジスト材にアルカリ可溶性が発現する温度の範囲を表している。
第1のレジスト材は、例えば、ベース樹脂が側鎖脂環式系樹脂、または、主鎖脂環式系樹脂である化学増幅型ArFレジストを用いる。また、本実施の形態における第1のレジスト材の感光範囲は、図3(a)に示すように、175〜210nmで、PEBによる反応温度範囲は、図3(b)に示すように、115〜190℃である。第1のレジスト材は、例えば、エネルギー線として波長ν1(193nm)のArFエキシマレーザが照射され、その後、温度C1(130℃)に設定されたホットプレートによってPEBが行われる。なお、感光範囲とは、照射される光によってレジスト材が感光する、言い換えるなら、PAGから酸が生成される波長の範囲を表している。
次に、第1のレジストパターン5上に酸性樹脂の水溶液を塗布し、ホットプレート上において、150℃、60秒間加熱する。続いて、第1のレジストパターン5を2.38wt%のTMAH(テトラメチルアンモニウムハイドロオキサイド)水溶液中で30秒間現像し、純水にてリンスすることで、第1のレジストパターン5の線幅を20nmスリミングし、第1の領域6に線幅20nmの第1のレジストパターン5を形成した。なお、スリミングは、後述する有機反射防止膜4のドライエッチング時に、一部等方的なエッチングを行うことでも達成可能である。また、スリミングは、ライン幅(線幅)とスペース幅が1:1となる露光量より多くの露光量を照射する方法(オーバードーズ法)によって行うことも可能である。スリミング量を減らすには、予め第1のレジストパターン5が、線幅40nmより細くなるように、露光条件またはマスク寸法を調整して、所望のパターンを形成してもよい。
ここで、第1の膜1は、例えば、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜等を用途に応じて使用する。なお、第1の膜1は、複数の膜からなる膜でもよく、また、第1の膜1を形成せず、半導体基板上に直接被加工膜2を形成してもよい。
被加工膜2は、例えば、シリコン酸化膜からなる膜である。被加工膜2は、例えば、熱酸化法またはCVD法によって形成され、その膜厚は、200nmである。また、被加工膜2は、複数の層からなる膜でもよく、例えば、フラッシュメモリのスタックゲート構造を構成するコントロール電極膜、電極間絶縁膜、フローティングゲート電極膜であってもよい。さらに、第1の膜1または半導体基板自体を加工対象としてもよい。
第2の膜3は、例えば、カーボンを主成分とするカーボン膜である。第2の膜3は、例えば、CVD法またはスパッタ法等によって形成され、その膜厚は、200nmである。
次に、図1A(a)および図2(a)に示すように、第1のレジストパターン5に波長ν1(193nm)のArFエキシマレーザを照射し、その後、温度C1(130℃)に設定されたホットプレートによってPEBを行い、第1のレジストパターン5の光反応性を失活させる。ここで、光反応性を失活(不活性化)させるとは、レジスト材に発生する酸を消費、または中和、またはその両方を行うことによって、失活後に光照射処理や光照射とベーク処理を行ってもアルカリ可溶性が新たに発現しないようにすることである。
ここで、図3(b)に示すように、PEBの温度C1(130℃)は、第1のレジストパターン5の脱保護反応が起こる温度であり、かつ、第1のレジストパターン5が変形、または分解しない温度であることが望ましい。なお、光の照射とPEBとを同時に行ってもよい。
次に、図1A(b)および図2(b)に示すように、スリミングされた第1のレジストパターン5上にシリコンを含有する材料によって被覆膜8を形成する。具体的には、室温にて、被覆膜8としてのシリコン酸化膜を第1のレジストパターン5上に、膜厚20nmで形成する。
ここで、被覆膜8は、例えば、CVD法、スパッタ法、塗布法等によって形成される。被覆膜8は、例えば、CVD法によって、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜等から形成され、膜を形成する際の温度は、第1のレジストパターン5を変形させない、また、分解させないために、200℃以下で行われることが望ましい。なお、被覆膜8は、例えば、塗布法によって、シラン化合物、シラザン化合物、シロキサン化合物等が用いられ、具体的には、Spin on Glass(SOG)材料、ポリシラン化合物、ポリシラザン化合物、シリコン含有ネガレジスト等から形成される。
次に、図1A(c)および図2(c)に示すように、被覆膜8上に第2のレジストパターン9を形成する。具体的には、例えば、被覆膜8上に化学増幅型KrFレジスト(第2のレジスト材)を膜厚が300nmとなるように形成する。KrF液浸露光装置により、レチクルを介して、第1および第2の領域6、7に所望のパターンを転写し、ホットプート上でPEBを行い、次に現像を行って第2のレジストパターン9を形成する。
このとき、第2のレジストパターン9は、第1のレジストパターン5の少なくとも一部の上部に位置するように形成される。図示されるように、第2のレジストパターン9が、被服膜8を介して第1の領域6及び第2の領域7に形成されたそれぞれの第1のレジストパターン5の一部を覆うように形成される。
第2のレジスト材は、例えば、ベース樹脂がポリヒドロキシスチレンである化学増幅型KrFレジストを用いる。また、本実施の形態における第1のレジスト材の感光範囲は、図3(a)に示すように、220〜275nmで、PEBによる反応温度範囲は、図3(b)に示すように、80〜190℃である。第2のレジスト材は、例えば、波長ν2(248nm)のKrFエキシマレーザが照射され、その後、温度C2(105℃)に設定されたホットプレートによってPEBが行われる。なお、第1および第2のレジスト材は、例えば、一方のレジスト材が被覆されている状態で、他方のレジスト材を除去するようなパターンを形成する場合等は、同じ材料であってもよい。例えば、第1のレジスト材にレジストパターンを形成した後、レジストパターンを覆うように膜を形成し、その膜上に第2のレジスト材を塗布して、第2のレジスト材にレジストパターンを形成するような場合には、第1および第2のレジスト材に同じ材料を用いることが可能である。
次に、図1B(d)および図2(d)に示すように、フッ素を含むプラズマによって、第2のレジストパターン9をマスクとして、被覆膜8および第1のレジストパターン5の不要な部分を除去する。
次に、図1B(e)および図2(e)に示すように、第2のレジストパターン9を除去し、被覆膜8を露出させ、所望のパターンを形成する。
(第1の実施の形態の効果)
第1の実施の形態によれば、以下の効果が得られる。
(1)第1のレジストパターンが感光する波長の光を、第1のレジストパターンに照射し、その後、PEBを行って第1のレジストパターンの光反応性を失活させるので、第2のレジストパターンを形成する際の光の照射による、第1のレジストパターンのダメージや欠陥を抑制することができる。
(2)第1のレジストパターンのダメージや欠陥を抑制することができるので、歩留まりが向上する。
[第2の実施の形態]
本実施の形態は、第1の実施の形態に示した製造工程に続いて、リソグラフィの露光解像限界未満の寸法を有するスペースアンドパターンを形成する点において、第1の実施の形態と異なっている。以下では、第1の領域にピッチ40nm、線幅20nmのラインアンドスペースパターンを形成する工程を説明する。なお、以下に記載する各実施の形態において、第1の実施の形態と同様の構成および機能を有する部分については、第1の実施の形態と同一の符号を付し、その説明を省略、または簡略化するものとする。また、他の実施の形態と同様の製造工程については、その説明を簡略化するものとする。
図4A(a)、(b)および図4B(c)、(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す上面図であり、図5(a)〜(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す図4A(a)、(b)、図4B(c)、(d)のV−V線における断面図である。
まず、第1の実施の形態における図1A(a)〜(c)、図1B(d)、(e)および図2(a)〜(e)を用いて説明した工程を行ったのち、図4A(a)および図5(a)に示すように、フッ素を含むプラズマにより、被覆膜8をおよそ20nm分エッチバックし、第1のレジストパターン5を露出させる。
ここで、被覆膜8は、図4A(a)および図5(a)に示すように、芯材としての第1のレジストパターン5の側壁となっている。また、第2のレジストパターン9をマスクとして除去した、被覆膜8の不要な部分には、第1のレジストパターン5のライン端側面に形成された閉領域80の端部も含まれている。側壁となった被覆膜8は、例えば、配線パターンを形成するためのマスクとして用いることができる。
次に、図4A(b)および図5(b)に示すように、第1のレジストパターン5、有機反射防止膜4、第2の膜3を、例えば、酸素を含むプラズマを用いて、同時に、同一加工条件で異方性エッチングを行う。
次に、図4B(c)および図5(c)に示すように、被覆膜8および有機反射防止膜4を除去する。これにより、第1の領域6に、ピッチ40nm、線幅20nmの第2の膜3によるアスペクト比の高い、パターン倒れが抑制されたラインアンドスペースパターンが形成される。また、第2の領域7には、線幅20nmの第2の膜3によるアスペクト比の高い、パターン倒れが抑制されたパターンが形成される。なお、第1のレジストパターン5の加工には、除去を含むものとする。
次に、図4B(d)および図5(d)に示すように、第2の膜3をマスクとして用いて、ドライエッチングにより被加工膜2にパターンを転写する。続いて、例えば、酸素アッシング方法によって第2の膜3を除去し、第1の領域6における第1の膜1上に、40nmピッチの線幅20nmのラインアンドスパースパターンを形成する。また、第2の領域7における第1の膜1上に、線幅20nmのパターンを形成する。なお、材料の選択によれば、被覆膜8を除去する前に被覆膜8をマスクとして、被加工膜2にパターンを転写することも可能である。
(第2の実施の形態の効果)
第2の実施の形態によれば、第1の実施の形態における効果に加え、以下の効果が得られる。
(1)第1のレジストパターンの光反応性を失活させたのち、第2のレジストパターンを形成するので、リソグラフィの露光解像限界を超えた寸法を有するパターンの形成において、アスペクト比が高く、パターン倒れが生じ難いマスクで被加工膜をエッチングすることができる。
(2)芯材として第1のレジスト材を用いることができるので、芯材を他の膜によって形成する場合と比べて、工程数を減らすことができる。
(3)芯材の除去から第2の膜の除去までを、1つのドライエッチング装置内で行うことが可能となり、工程間搬送時のパーティクル付着等による欠陥の発生を抑制し、歩留まり低下を低減することができる。
(4)工程数の削減による寸法ばらつきの低減と歩留まりが向上する。
(5)第1および第2のレジスト材にドライエッチング耐性が不要となり、解像性の高いレジスト材を使うことができる。
[第3の実施の形態]
本実施の形態は、第1のレジストパターンが感光する光を照射したあと、第1のレジストパターンを含窒素化合物に曝すことで第1のレジストパターンの光反応性を失活させる点において、他の実施の形態と異なっている。
図6は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、第1の実施の形態における図1A(a)および図2(a)を用いて説明した工程までの工程を行い、例えば、第1のレジストパターン5に波長ν1(193nm)のArFエキシマレーザを照射する。
続いて、図6に示すように、含窒素化合物の水溶液を第1のレジストパターン5に塗布し、スピン乾燥させる。
ここで、含窒素化合物10は、例えば、アルキルアミン類、シクロアルキルアミン類、芳香族アミン類およびアルカノールアミン類等の3級アミン化合物;N−t−ブトキシカルボニル基含有アミノ化合物等のアミド基含有化合物;テトラ−n−プロピルアンモニウムヒドロキシド、テトラ−n−ブチルアンモニウムヒドロキシド等の4級アンモニウムヒドロキシド化合物;ピリジン類、ピペラジン類、イミダゾール類等の含窒素複素環化合物;等である。
また、含窒素化合物の水溶液に第1のレジストパターン5を曝す方法は、上記した含窒素化合物の水溶液の塗布する方法、または、上記の含窒素化合物を含有する雰囲気中に第1のレジストパターン5を曝してもよい。なお、含窒素化合物の水溶液に第1のレジストパターン5を曝す工程のあとに、純水、または、第1のレジストパターン5が不溶な有機溶剤を第1のレジストパターン5上に塗布し、スピン乾燥によって反応残留物を洗浄する工程を追加してもよい。
次に、第1の実施の形態における図1A(b)、(c)、図1B(d)、(e)および図2(b)〜(e)を用いて説明した工程を行い、所望のパターンを形成する。
(第3の実施の形態の効果)
本実施の形態によれば、以下の効果が得られる。
(1)第1のレジストパターンを含窒素化合物の水溶液、または、雰囲気中に曝すことによって、第1のレジストパターンの光反応性を失活させることができるので、第2のレジストパターンを形成する際の光の照射による、第1のレジストパターンのダメージや欠陥を抑制することができる。
(2)第1のレジストパターンのダメージや欠陥を抑制することができるので、歩留まりが向上する。
[第4の実施の形態]
本実施の形態は、第3の実施の形態に示した製造工程に続いて、リソグラフィの露光解像限界未満の寸法を有するスペースアンドパターンを形成する点において、他の実施の形態と異なっている。以下では、第1の領域にピッチ40nm、線幅20nmのラインアンドスペースパターンを形成する工程を説明する。
まず、第3の実施の形態において所望のパターンを形成するまでの工程を行ったのち、第2の実施の形態における図4A(a)、(b)、図4B(c)、(d)および図5(a)〜(d)を用いて説明した工程を行い、第1の領域6の第1の膜1上に、40nmピッチの線幅20nmのラインアンドスパースパターンを形成し、また、第2の領域7の第1の膜1上に、線幅20nmのパターンを形成する。
(第4の実施の形態の効果)
第4の実施の形態によれば、第2および第3の実施の形態の効果と同様の効果を有するとともに、以下の効果が得られる。
第1のレジストパターンを、含窒素化合物の水溶液、または、雰囲気中に曝すことで、第1のレジストパターンの光反応性を失活させたのち、第2のレジストパターンを形成するので、第1のレジストパターンのダメージや欠陥を抑制し、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成することができる。
[第5の実施の形態]
本実施の形態は、第1のレジストパターンの光反応性を失活させるのではなく、第1のレジスト材を感光させない波長の光で、第2のレジストパターンを形成する点で、他の実施の形態と異なっている。
図7(a)〜(e)は、本発明の第5の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図示しない半導体基板上に第1の膜1、被加工膜2、第2の膜3および有機反射防止膜4を順次形成する。続いて、有機反射防止膜4上に第1のレジストパターン5を形成する。
第1のレジストパターン5を形成する第1のレジスト材(例えば、化学増幅型ArFレジスト)の感光波長の範囲は、図3(a)に示すように、175〜210nmで、PEBによる反応温度の範囲は、図3(b)に示すように、115〜190℃である。第1のレジスト材は、例えば、波長ν1(193nm)のArFエキシマレーザが照射され、その後、温度C1(130℃)に設定されたホットプレートによってPEBが行われる。
次に、図7(a)に示すように、第1のレジストパターン5の線幅を20nmスリミングし、線幅20nmの第1のレジストパターン5を形成する。
次に、図7(b)に示すように、スリミングされた第1のレジストパターン5上に被覆膜8を形成する。
次に、図7(c)に示すように、被覆膜8上に、第1のレジスト材とは異なる材料からなる第2のレジスト材(例えば、化学増幅型KrFレジスト)によって、第2のレジストパターン9を形成する。
ここで、第2のレジストパターン5を形成する第2のレジスト材の感光波長の範囲は、図3(a)に示すように、220〜275nmで、PEBによる反応温度の範囲は、図3(b)に示すように、80〜190℃である。第2のレジスト材は、例えば、波長ν2(248nm)のKrFエキシマレーザが照射され、その後、第1のレジスト材の温度C1と同じ温度C1(130℃)に設定されたホットプレートによってPEBが行われる。
第1のレジスト材は、第2のレジスト材とは、感光する波長が異なるので、第2のレジストパターン9を形成する際の光の照射によって、第1のレジストパターン5は、感光しない。よって、第1のレジスト材が反応する温度C1でPEBを行っても、第1のレジストパターン5にダメージや欠陥が発生しない。
次に、図7(d)に示すように、フッ素を含むプラズマによって、第2のレジストパターン9をマスクとして、被覆膜8および第1のレジストパターン5の不要な部分を除去する。
次に、図7(e)に示すように、第2のレジストパターン9を除去し、被覆膜8を露出させ、所望のパターンを形成する。
(第5の実施の形態の効果)
第5の実施の形態によれば、以下の効果が得られる。
(1)第1および第2のレジスト材を、感光範囲が異なる材料とし、第2のレジストパターンを形成する際に照射する光の波長として第1のレジストパターンが感光しない波長の光を選ぶことができるので、第2のレジストパターンを形成する際の光の照射による、第1のレジストパターンのダメージや欠陥を抑制することができる。
(2)第1のレジストパターンのダメージや欠陥を抑制することができるので、歩留まりが向上する。
[第6の実施の形態]
本実施の形態は、第5の実施の形態に示した製造工程に続いて、リソグラフィの露光解像限界未満の寸法を有するスペースアンドパターンを形成する点において、他の実施の形態と異なっている。以下では、第1の領域にピッチ40nm、線幅20nmのラインアンドスペースパターンを形成する工程を説明する。
まず、第5の実施の形態において所望のパターンを形成するまでの工程を行ったのち、第2の実施の形態における図4A(a)〜図4B(d)、図5(a)〜(d)を用いて説明した工程を行い、第1の領域6における第1の膜1上に、40nmピッチの線幅20nmのラインアンドスパースパターンを形成し、また、第2の領域7における第1の膜1上に、線幅20nmのパターンを形成する。
(第6の実施の形態の効果)
第6の実施の形態によれば、第2および第5の実施の形態の効果と同様の効果を有するとともに、以下の効果が得られる。
第1のレジスト材が感光されない波長の光で第2のレジスト材を感光するので、第1のレジストパターンのダメージや欠陥を抑制し、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成することができる。
[第7の実施の形態]
本実施の形態は、第1のレジストパターンの光反応性を失活させるのではなく、第1のレジスト材のベース樹脂から溶解抑制剤が離脱しない温度で、第2のレジストパターンを形成する点で、他の実施の形態と異なっている。
本実施の形態においては、一例として、第1のレジスト材に化学増幅型ArFレジストを用い、第2のレジスト材に化学増幅型KrFレジストを用いる。
また、第1のレジスト材を感光する光の波長をν1(193nm)、PEBの温度をC1(130℃)とし、第2のレジスト材を感光する光の波長をν2(248nm)、PEBの温度をC2(105℃)として、第5の実施の形態において所望のパターンを形成するまでの工程を行い、所望のパターンを形成する。
(第7の実施の形態の効果)
第7の実施の形態によれば、以下の効果が得られる。
(1)第1および第2のレジスト材を、反応温度範囲が異なる材料とし、第2のレジストパターンのPEBを行う温度として第1のレジストパターンが反応しない温度を選ぶことができるので、第2のレジストパターンを形成する際のPEBによる、第1のレジストパターンのダメージや欠陥を抑制することができる。
(2)第1のレジストパターンのダメージや欠陥を抑制することができるので、歩留まりが向上する。
(3)第2のレジストパターンの形成の際に行われるPEBにおいて、第1のレジストパターンのベース樹脂から溶解抑制剤が離脱する反応が起こらないので、アルカリ可溶性が発現せず、第1のレジストパターンのダメージや欠陥を抑制することができる。
[第8の実施の形態]
本実施の形態は、第7の実施の形態に示した製造工程に続いて、リソグラフィの露光解像限界未満の寸法を有するスペースアンドパターンを形成する点において、他の実施の形態と異なっている。以下では、第1の領域にピッチ40nm、線幅20nmのラインアンドスペースパターンを形成する工程を説明する。
まず、第7の実施の形態において所望のパターンを形成するまでの工程を行ったのち、第2の実施の形態における図4A(a)〜図4B(d)、図5(a)〜(d)を用いて説明した工程を行い、第1の領域6における第1の膜1上に、40nmピッチの線幅20nmのラインアンドスパースパターンを形成し、また、第2の領域7における第1の膜1上に、線幅20nmのパターンを形成する。
(第8の実施の形態の効果)
第8の実施の形態によれば、第2および第7の実施の形態の効果と同様の効果を有するとともに、以下の効果が得られる。
第1のレジスト材が反応しない温度で第2のレジスト材のPEBを行うので、第1のレジストパターンのダメージや欠陥を抑制し、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成することができる。
なお、第5〜第8の実施の形態を組み合わせてもよい。すなわち、他のレジスト材が感光、および反応しない波長νと温度Cを組み合わせて、光の照射、およびPEBを行うことで、第2のレジストパターンを形成する際の第1のレジストパターンのダメージ、および欠陥を抑制することができる。
[第9の実施の形態]
本実施の形態は、第1のレジストパターンを形成する領域と、第2のレジストパターンを形成する領域を重ならないように分けた点で、他の実施の形態と異なっている。以下では、第1の領域にピッチ40nm、線幅20nmのラインアンドスペースパターンを形成する工程を説明する。
図8A(a)〜(c)、図8B(d)〜(f)および図8C(g)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す上面図であり、図9A(a)〜(e)は、本発明の第9の実施の形態に係る半導体装置の製造工程を示す図8A(a)〜(c)、図8B(d)、(e)のIX−IX線における断面図であり、図9B(f)、(g)は、半導体装置の製造工程を示す図8B(f)および図8C(g)のIX−IX線における断面図である。
まず、図示しない半導体基板上に第1の膜1、被加工膜2、第2の膜3および有機反射防止膜4を順次形成する。
次に、第1の領域6の有機反射防止膜4上に第1のレジストパターン5を形成する。
第1のレジストパターン5を形成する第1のレジスト材(例えば、化学増幅型ArFレジスト)の感光波長の範囲は、図3(a)に示すように、175〜210nmで、PEBによる反応温度の範囲は、図3(b)に示すように、115〜190℃である。第1のレジスト材は、例えば、波長ν1(193nm)のArFエキシマレーザが照射され、その後、温度C1(130℃)に設定されたホットプレートによってPEBが行われる。
次に、図8A(a)および図9A(a)に示すように、第1のレジストパターン5の線幅を20nmスリミングして線幅20nmの第1のレジストパターン5を形成する。
次に、図8A(b)および図9A(b)に示すように、第1および第2の領域6、7上に被覆膜8を形成する。
次に、図8A(c)および図9A(c)に示すように、第2の領域7の被覆膜8上に、第1のレジスト材とは異なる材料からなる第2のレジスト材(例えば、化学増幅型KrFレジスト)によって、第2のレジストパターン9を形成する。
ここで、第2のレジストパターン5を形成する第2のレジスト材の感光波長の範囲は、図3(a)に示すように、220〜275nmで、PEBによる反応温度の範囲は、図3(b)に示すように、80〜190℃である。第2のレジスト材は、例えば、波長ν2(248nm)のKrFエキシマレーザが照射され、その後、温度C2(105℃)に設定されたホットプレートによってPEBを行う。
第1のレジストパターン5と第2のレジストパターン9は、形成されている領域が異なることから、第2のレジストパターン9を形成する際に第1のレジストパターン5にダメージや欠陥が発生しないように、光の照射を行う領域を分けることができる。
次に、図8B(d)および図9A(d)に示すように、被覆膜8をおよそ20nm分エッチバックし、第1のレジストパターン5を露出させる。
次に、図8B(e)および図9A(e)に示すように、第1のレジストパターン5、有機反射防止膜4、第2の膜3を、例えば、酸素を含むプラズマを用いて、同時に、同一加工条件で異方性エッチングを行う。このとき、図9A(e)に示す第2のレジストパターン9もエッチングされる。
次に、図8B(f)および図9B(f)に示すように、第2のレジストパターン9を除去したのち、被覆膜8および有機反射防止膜4を除去する。これにより、第1の領域6に、ピッチ40nm、線幅20nmの第2の膜3によるアスペクト比の高い、パターン倒れが抑制されたラインアンドスペースパターンが形成され、第2の領域7に、大パターンが形成される。
次に、図8C(g)および図9B(g)に示すように、第2の膜3をマスクとして用いて、ドライエッチングにより被加工膜2にパターンを転写する。続いて、例えば、酸素アッシング方法によって第2の膜3を除去し、第1の領域6における第1の膜1上に、40nmピッチの線幅20nmのラインアンドスパースパターンを形成する。また、第2の領域7における第1の膜1上に、大パターンを形成する。
(第9の実施の形態の効果)
第9の実施の形態によれば、第2の実施の形態の効果と同様の効果を有するとともに、以下の効果を得ることができる。
第1のレジストパターンと第2のレジストパターンを異なる領域に形成することで、第2のレジストパターンを形成する際の第1のレジストパターンのダメージや欠陥を抑制し、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成することができる。
なお、本実施の形態においては、第1〜第4の実施の形態に記載した第1のレジストパターンを感光する波長の光を照射して、第1のレジストパターンに含まれるPAGの光反応性を失活させる工程を、第1のレジストパターンを形成する工程の後に追加してもよい。
[第10の実施の形態]
本実施の形態は、第1のレジスト材と架橋結合を行う架橋膜を被覆膜として用いる点で、他の実施の形態と異なっている。以下では、第1の領域にピッチ40nm、線幅20nmのラインアンドスペースパターンを形成する工程を説明する。
図10A(a)〜(c)、図10B(d)〜(f)および図10C(g)〜(i)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す上面図であり、図11A(a)〜(e)は、本発明の第10の実施の形態に係る半導体装置の製造工程を示す図10A(a)〜(c)、図10B(d)、(e)のXI−XI線における断面図であり、図11B(f)〜(i)は、半導体装置の製造工程を示す図10B(f)および図10C(g)〜(i)のXI−XI線における断面図である。
まず、図示しない半導体基板上に第1の膜1、被加工膜2、第2の膜3および有機反射防止膜4を順次形成する。
次に、第1および第2の領域6、7の有機反射防止膜4上に第1のレジストパターン5を形成する。
第1のレジストパターン5を形成する第1のレジスト材(例えば、化学増幅型ArFレジスト)の感光波長の範囲は、図3(a)に示すように、175〜210nmで、PEBによる反応温度の範囲は、図3(b)に示すように、115〜190℃である。第1のレジスト材は、例えば、波長ν1(193nm)のArFエキシマレーザが照射され、その後、温度C1(130℃)に設定されたホットプレートによってPEBが行われる。
次に、図10A(a)および図11A(a)に示すように、第1および第2の領域6、7の第1のレジストパターン5の線幅を20nmスリミングする。スリミングすることによって、第1の領域6の第1のレジストパターン5は、線幅20nmとなる。
次に、図10A(b)および図11A(b)に示すように、第1のレジストパターン5に波長ν1(193nm)のArFエキシマレーザを照射する。第1のレジストパターン5に示す「H」は、光の照射によって第1のレジストパターン5内に発生した酸を表している。
次に、図10A(c)および図11A(c)に示すように、第1および第2の領域6、7上に被覆膜としての架橋膜8Aを形成する。この架橋膜8Aは、シラン化合物、シラザン化合物、シロキサン化合物等のシリコン含有材料からなり、具体的には、SOG材料、ポリシラン化合物、ポリシラザン化合物、シリコン含有ネガレジスト等からなる。
次に、図10B(d)および図11A(d)に示すように、架橋膜8Aにベーク処理を行って、第1のレジストパターン5の周囲に架橋させる。
このとき、架橋膜8Aは、第1のレジストパターン5中の酸を用いて第1のレジストパターン5の周囲に架橋する。架橋膜8Aが架橋することによって、第1のレジストパターン5に発した酸が消費され、酸の発生によって被覆膜に発生するダスト等を抑制することができる。
次に、図10B(e)および図11A(e)に示すように、第2の領域7に、第1のレジスト材とは異なる材料からなる第2のレジスト材(例えば、化学増幅型KrFレジスト)によって、第2のレジストパターン9を形成する。
ここで、第2のレジストパターン5を形成する第2のレジスト材の感光波長の範囲は、図3(a)に示すように、220〜275nmで、PEBによる反応温度の範囲は、図3(b)に示すように、80〜190℃である。第2のレジスト材は、例えば、波長ν2(248nm)のKrFエキシマレーザが照射され、その後、温度C2(105℃)に設定されたホットプレートによってPEBを行う。
次に、フッ素を含むプラズマによって、第2のレジストパターン9をマスクとして、被覆膜8および第1のレジストパターン5の不要な部分を除去する。
次に、図10B(f)および図11B(f)に示すように、架橋膜8Aをおよそ20nm分エッチバックし、第1のレジストパターン5を露出させる。
次に、図10C(g)および図11B(g)に示すように、第1のレジストパターン5、有機反射防止膜4、第2の膜3を、例えば、酸素を含むプラズマを用いて、同時に、同一加工条件で異方性エッチングを行う。
次に、図10C(h)および図11B(h)に示すように、架橋膜8A、有機反射防止膜4、および第2のレジストパターン9を除去する。これにより、第1の領域6に、ピッチ40nm、線幅20nmの第2の膜3によるアスペクト比の高い、パターン倒れが抑制されたラインアンドスペースパターンが形成される。また、第2の領域7には、大パターンと、線幅20nmの第2の膜3によるアスペクト比の高い、パターン倒れが抑制されたパターンと、が形成される。
次に、図10C(i)および図11B(i)に示すように、第2の膜3をマスクとして用いて、ドライエッチングにより被加工膜2にパターンを転写する。続いて、例えば、酸素アッシング方法によって第2の膜3を除去し、第1の領域6における第1の膜1上に、40nmピッチの線幅20nmのラインアンドスパースパターンを形成する。また、第2の領域7における第1の膜1上に、大パターンと、線幅20nmのパターンと、を形成する。
(第10の実施の形態の効果)
第10の実施の形態によれば、第2の実施の形態の効果と同様の効果を有するとともに、以下の効果を得ることができる。
第1のレジストパターン中に発生する酸を用いて架橋膜を架橋させることで、第2のレジストパターンを形成する際の第1のレジストパターンのダメージや欠陥を抑制し、リソグラフィの露光解像限界を超えた寸法を有するパターンを形成することができる。
(他の実施の形態について)
本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
例えば、第3の実施の形態(光照射後、含窒素化合物に曝す。)において、第1のレジストパターンを含窒素化合物に曝す工程のあと、前記第1のレジストパターンが反応する反応温度範囲でベーク処理を行う工程を追加してもよい。
また例えば、第3の実施の形態において、第1のレジストパターンを含窒素化合物に曝す工程のあと、純水、または、前記第1のレジスト材が不溶な有機溶剤によって洗浄する工程を追加してもよい。
また例えば、第3の実施の形態において、第1のレジストパターンを含窒素化合物に曝す工程のあと、純水、または、第1のレジスト材が不溶な有機溶剤によって洗浄する工程と、第1のレジストパターンが反応する反応温度範囲でベーク処理を行う工程と、を追加してもよい。
また、例えば、第5の実施の形態においては、第1および第2のレジスト材に異なる波長の光を照射し、第7の実施の形態においては、第1および第2のレジスト材に異なる温度でPEBを行ったが、第1および第2のレジスト材に異なる波長の光を照射し、さらに、異なる温度でPEBを行ってもよい。
また、上記した実施の形態においては、第1のレジスト材として化学増幅型ArFレジスト、第2のレジスト材として化学増幅型KrFレジストを用いたがこれに限定されず、異なる感光範囲を有する、または、異なる反応温度範囲を有するレジスト材の組み合わせであればよい。同様に、これらに照射するエネルギー線は、ArFエキシマレーザおよびKrFエキシマレーザを用いたがこれに限定されず、使用するレジスト材に応じて、g線(波長435nm)、i線(波長365nm)、Fレーザ(波長157nm)、EUV(Extreme Ultra Violet:波長13.6nm)、電子ビーム等であってもよい。
2…被加工膜、5…第1のレジストパターン、8…被覆膜、9…第2のレジストパターン

Claims (1)

  1. 被加工材上に第1のレジスト材からなる第1のレジストパターンを形成する工程と、
    前記第1のレジスト材が感光するエネルギー線を前記第1のレジストパターンに照射し、前記エネルギー線を照射後に前記第1のレジストパターンのベーク処理を行うことにより、前記第1のレジストパターンの光反応性を失活させる工程と、
    前記被加工材上に前記第1のレジストパターンを覆うように被覆膜を形成する工程と、
    前記ベーク処理後に前記被覆膜上に第2のレジスト材からなる第2のレジストパターンを形成する工程と、
    前記被覆膜を前記第1のレジストパターンの側壁として残す加工を行って側壁パターンを形成する工程と、
    を含む半導体装置の製造方法。
JP2009009567A 2009-01-20 2009-01-20 半導体装置の製造方法 Expired - Fee Related JP5361406B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009009567A JP5361406B2 (ja) 2009-01-20 2009-01-20 半導体装置の製造方法
US12/689,830 US8158332B2 (en) 2009-01-20 2010-01-19 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009009567A JP5361406B2 (ja) 2009-01-20 2009-01-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010171039A JP2010171039A (ja) 2010-08-05
JP5361406B2 true JP5361406B2 (ja) 2013-12-04

Family

ID=42337234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009009567A Expired - Fee Related JP5361406B2 (ja) 2009-01-20 2009-01-20 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8158332B2 (ja)
JP (1) JP5361406B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5425514B2 (ja) * 2009-04-16 2014-02-26 AzエレクトロニックマテリアルズIp株式会社 微細パターン形成方法
JP5112380B2 (ja) * 2009-04-24 2013-01-09 信越化学工業株式会社 パターン形成方法
JP5740820B2 (ja) * 2010-03-02 2015-07-01 富士電機株式会社 半導体装置および半導体装置の製造方法
US8586478B2 (en) * 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US9252021B2 (en) * 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
JP5881569B2 (ja) 2012-08-29 2016-03-09 株式会社東芝 パターン形成方法
JP6019966B2 (ja) * 2012-09-10 2016-11-02 大日本印刷株式会社 パターン形成方法
JP6126961B2 (ja) * 2013-09-30 2017-05-10 富士フイルム株式会社 パターン形成方法、パターンマスクの形成方法及び電子デバイスの製造方法
CN105789049B (zh) * 2014-09-12 2019-06-21 台湾积体电路制造股份有限公司 图案化鳍式场效应晶体管(finfet)器件的多个部件的方法
EP3198629A4 (en) 2014-09-22 2018-05-30 Intel Corporation Multi-pass patterning using non-reflecting radiation lithography on an underlying grating
KR102420150B1 (ko) 2015-08-19 2022-07-13 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0670954B2 (ja) * 1988-01-26 1994-09-07 日本電気株式会社 半導体装置の製造方法
JPH03270227A (ja) 1990-03-20 1991-12-02 Mitsubishi Electric Corp 微細パターンの形成方法
US5774761A (en) * 1997-10-14 1998-06-30 Xerox Corporation Machine set up procedure using multivariate modeling and multiobjective optimization
JPH11242336A (ja) * 1998-02-25 1999-09-07 Sharp Corp フォトレジストパターンの形成方法
JP4308407B2 (ja) * 2000-04-26 2009-08-05 Okiセミコンダクタ株式会社 半導体装置の製造方法
JP2002006512A (ja) * 2000-06-20 2002-01-09 Mitsubishi Electric Corp 微細パターン形成方法、微細パターン形成用材料、およびこの微細パターン形成方法を用いた半導体装置の製造方法
JP2003077922A (ja) * 2001-09-05 2003-03-14 Tdk Corp 薄膜パターンの作製方法、及び、それを用いたマイクロデバイスの製造方法
JP3694504B2 (ja) * 2002-12-20 2005-09-14 沖電気工業株式会社 ゲート電極の形成方法およびそれを用いた半導体装置の製造方法
JP2005197349A (ja) 2004-01-05 2005-07-21 Semiconductor Leading Edge Technologies Inc 微細パターン形成方法及び半導体装置の製造方法
EP1767491A4 (en) * 2004-06-08 2010-11-03 Riken METHOD FOR PRODUCING NANOSTRUCTURE AND NANOSTRUCTURE
US7790357B2 (en) * 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US7959818B2 (en) * 2006-09-12 2011-06-14 Hynix Semiconductor Inc. Method for forming a fine pattern of a semiconductor device
JP5138916B2 (ja) * 2006-09-28 2013-02-06 東京応化工業株式会社 パターン形成方法
WO2008059440A2 (en) * 2006-11-14 2008-05-22 Nxp B.V. Double patterning for lithography to increase feature spatial density
JP4872691B2 (ja) * 2007-02-02 2012-02-08 Jsr株式会社 レジストパターン形成方法
KR20100014831A (ko) * 2007-03-16 2010-02-11 제이에스알 가부시끼가이샤 레지스트 패턴 형성 방법 및 그에 사용하는 레지스트 패턴 불용화 수지 조성물
KR101431297B1 (ko) * 2007-03-28 2014-08-20 제이에스알 가부시끼가이샤 포지티브형 감방사선성 조성물 및 그것을 이용한 레지스트 패턴 형성 방법
JP4871783B2 (ja) * 2007-05-09 2012-02-08 東京応化工業株式会社 パターン形成方法
US8329385B2 (en) 2008-06-10 2012-12-11 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
US20100183982A1 (en) 2010-07-22
JP2010171039A (ja) 2010-08-05
US8158332B2 (en) 2012-04-17

Similar Documents

Publication Publication Date Title
JP5361406B2 (ja) 半導体装置の製造方法
US11822238B2 (en) Extreme ultraviolet photolithography method with developer composition
US10281819B2 (en) Silicon-containing photoresist for lithography
JP4921898B2 (ja) 半導体素子の製造方法
US8338086B2 (en) Method of slimming radiation-sensitive material lines in lithographic applications
US8822347B2 (en) Wet soluble lithography
CN108957959B (zh) 微影图案化的方法
KR100772801B1 (ko) 반도체 소자의 제조 방법
US20130045591A1 (en) Negative tone develop process with photoresist doping
TWI737782B (zh) 微影圖案化的方法
JP2010073899A (ja) 基板処理方法および基板処理装置
JP2013021201A (ja) 半導体装置の製造方法および半導体装置
JP2009105218A (ja) パターン形成方法
JP2009105248A (ja) パターン形成方法
JP2008066467A (ja) パターン形成方法
JP4417090B2 (ja) パターン形成方法、マスクおよび露光装置
JP2012178394A (ja) 半導体装置の製造方法および半導体装置ならびに露光装置
JP2010118501A (ja) 半導体装置の製造方法
JP2011171497A (ja) マスクの製造方法
US20100119982A1 (en) Etching method and manufacturing method of semiconductor device
US9773671B1 (en) Material composition and process for mitigating assist feature pattern transfer
TWI625786B (zh) Semiconductor device manufacturing method and semiconductor manufacturing device
JP2004078119A (ja) 半導体装置の製造方法
JP2014229845A (ja) 半導体装置の製造方法
CN116263563A (zh) 光刻胶层的处理方法及光刻胶层

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100928

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110317

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130903

R151 Written notification of patent or utility model registration

Ref document number: 5361406

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees