JP3694504B2 - ゲート電極の形成方法およびそれを用いた半導体装置の製造方法 - Google Patents
ゲート電極の形成方法およびそれを用いた半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3694504B2 JP3694504B2 JP2002369723A JP2002369723A JP3694504B2 JP 3694504 B2 JP3694504 B2 JP 3694504B2 JP 2002369723 A JP2002369723 A JP 2002369723A JP 2002369723 A JP2002369723 A JP 2002369723A JP 3694504 B2 JP3694504 B2 JP 3694504B2
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- film
- forming
- resist
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 80
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 34
- 230000009477 glass transition Effects 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000004132 cross linking Methods 0.000 claims description 16
- 238000010894 electron beam technology Methods 0.000 claims description 15
- 230000001678 irradiating effect Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 230000005855 radiation Effects 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000005549 size reduction Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000013557 residual solvent Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0277—Electrolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の属する技術分野】
本発明は、特に、半導体素子などの製造工程における微細加工に用いられるパターン形成方法に関するものである。
【0002】
【従来の技術】
半導体装置における一般的なパターン形成方法では、まず、半導体基板上の全面に、パターン形成を行う被加工膜が形成され、その被加工膜上の全面にフォトレジスト膜が塗布される。次に、公知のフォトリソグラフィ技術により、フォトレジスト膜がパターニングされる。このパターニングされたレジストパターンがマスクとして用いられ、下地膜である被加工膜がエッチング加工される。その後、レジスト膜が除去され、半導体基板上に被加工膜のパターンが形成される。
【0003】
近年の半導体素子における集積度の増加に伴い、半導体素子の最小線幅の微細化が要求されている。このような要求を満たす場合、微細なレジストパターンの形成が重要であるが、従来のフォトリソグラフィ技術においては、レジストパターン形成時に用いる露光波長による解像限界が存在するため、解像限界以上の微細化要求に応えられないといった問題が生じていた。
【0004】
上記のような問題点を改善するための方法として、従来、例えば、下記の特許文献1に示されるようなレジストパターン形成方法があった。
【0005】
【特許文献1】
特開2002−23390号公報
以下、上記公報に記載された従来技術を説明する。
【0006】
上記公報に記載されたレジストパターンの微細化技術は、まず、リソグラフィ工程において最終的な仕上がり目標値(目標寸法)よりも大きな寸法を有するレジストパターンを形成する。その後、レジストパターンに対してアッシングを行い、所望の寸法(目標寸法)までレジストパターンを微細化することで、露光波長による解像限界以下の寸法を有するレジストパターンを得るものである。
【0007】
【発明が解決しようとする課題】
しかしながら、レジストパターンをアッシングにて微細化させる従来のレジストパターンの微細化技術では、レジストパターンに対するアッシング時に、チャンバー内の雰囲気の差異や化学種の変動に起因するプラズマの不均一性が生じてしまうといった問題があった。その結果、ウエハ面内、および複数のウエハ間で寸法変換差が変動し易く、アッシング後のレジストパターン寸法にばらつきが生じていた。つまり、従来におけるレジストパターンの微細化技術では、高精度な寸法制御が困難であり、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題が生じていた。
【0008】
本発明は、上記のような問題点を解決するために成されたものであり、基板上に形成されたレジストパターンを、リソグラフィの限界を超えて、容易に寸法制御良く微細化することのできるレジストパターンの形成方法を提供することを目的とする。さらに、それを用いた半導体装置の製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るパターン形成方法は、基板表面上に被加工膜を形成し、被加工膜上にレジスト膜を形成する工程と、基板表面上にマスクを配置し、マスクを介してレジスト膜に第1のエネルギー線を照射する工程と、第1のエネルギー線を照射した後、レジスト膜を現像し、基板表面上に第1のレジストパターンを形成する工程と、マスクを介さずに、第1のレジストパターンに対して第2のエネルギー線を照射する工程と、第2のエネルギー線を照射した後、第1のレジストパターンに対して熱処理を行い、第1のレジストパターンよりも小さい第2のレジストパターンを形成する工程と、第2のレジストパターンをマスクとし、被加工膜をパターニングする工程とから構成されるものである。
【0010】
本構成により、容易に寸法制御良く微細化することのできるレジストパターンの形成方法が提供され、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【0011】
【発明の実施の形態】
以下、本発明の第1の実施形態について図面を参照して詳細に説明する。
【0012】
図1(a)〜(e)は、第1の実施形態におけるパターン形成方法の各工程断面図である。
【0013】
第1の実施形態におけるパターン形成方法では、まず、図1(a)に示されるように、例えば、後に、その表面にトランジスタ等の半導体素子が形成されるシリコン(Si)基板101を準備する。その後、基板101表面上に、被加工膜である下地膜102を形成する。この下地膜102はパターニングされて、例えばトランジスタのゲート電極や配線等となるものであり、例えば、ポリシリコンや金属等の導電膜により構成されている。次に、下地膜102上の全面に約60nm程度の膜厚の反射防止膜103を形成する。反射防止膜103上に、第1のエネルギー線の照射によりパターニングされるポジ型化学増幅レジスト(SIPLEY社製のKrF用ポジレジストUV113)を約430nm程度の膜厚で塗布し、約100℃程度の温度にてベーク処理を行う。これらの工程により、レジスト膜104、反射防止膜103および下地膜102が表面上に形成された基板101が準備される。
【0014】
その後、下地膜102、反射防止膜103およびレジスト膜104を順次形成した基板101の上方に、所望のパターンが描かれたマスク105を配置し、マスク105を介して第1のエネルギー線、例えばKrFエキシマレーザ(λ=248nm)106を照射することで、マスク105上のパターンをレジスト膜104に転写する。
【0015】
本実施形態では、基板101上に光の透過率が約6%程度のハーフトーンマスクを配置し、約30mJ/cm2程度のエネルギー量にてKrFエキシマレーザの照射を行う。また、本実施形態における照射工程においては、開口数(NA:numerical aperture)=0.60,2/3輪帯照明のKrFエキシマレーザ露光装置を使用する。
【0016】
第1のエネルギー線であるKrFエキシマレーザ106を照射した後、感光させたレジスト膜104を約2.38%程度のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像し、図1(b)に示すように、反射防止膜103上にレジストパターン1041を形成する。反射防止膜103上に形成されたレジストパターン1041の幅W1は約160nm程度である。レジストパターン幅W1は、使用するKrFエキシマレーザ露光装置のパターン形成条件等によって適宜決定される。
【0017】
ポジ型レジストを用いた本実施形態においては、第1のエネルギー線を照射した領域が酸を触媒とする分解反応により溶易性となり、後の現像工程を経て、第1のレジストパターン1041を形成する。すなわち、第1のエネルギー線が照射された領域のレジスト膜104にエネルギーが吸収されて、酸を発生し、その酸を触媒として用いることで、レジスト膜104に含まれる高分子材料の分解反応を生じさせる。こうして、易溶性となったレジスト膜104を現像液にて除去することで、第1のレジストパターン1041を得る。
【0018】
その後、マスク105を除去し、図1(c)に示すように、マスク105を介さずに基板101上方から第1のレジストパターン1041に対して第2のエネルギー線である電子ビーム線(EB)(λ=約100nm)107の照射を行う。このとき、第2のエネルギー線の電子ビーム線については、少なくとも約2mC/cm2程度以上、望ましくは約2.8keV、約4mC/cm2程度のエネルギー量にて照射を行う。この第1のレジストパターン1041に対する第2のエネルギー線の照射により、第1のレジストパターン1041中には架橋反応が引き起こされる。
【0019】
第1のエネルギー線にてパターニングを行い、第2のエネルギー線の照射にて架橋反応を生じさせるような本実施形態のパターン形成方法においては、第2のエネルギー線照射による架橋反応の影響により、第2のエネルギー線照射後のレジストパターンにおけるガラス転移転温度Tcaが、第2のエネルギー線照射前のレジストパターンにおけるガラス転移温度Tcbよりも上昇する。KrF用ポジ型レジスト(UV113)をレジスト膜104として使用する本実施形態では、第1のエネルギー線(KrFエキシマレーザ)の照射によるパターン形成後、約150℃程度であったガラス転移温度Tcbが、第2のエネルギー線(電子ビーム線)照射の後には、約350℃以上のガラス転移温度Tcaへと変化する。
【0020】
そのため、本実施形態のパターン形成方法によれば、第2のエネルギー照射を行わない従来のパターン形成方法では、レジストパターンの熱だれ等によるパターンの形状劣化のため不可能であったガラス転移温度(Tbc=150℃)以上の高温ベーク処理も可能となる。
【0021】
ここで、図2を用い、架橋反応を生じさせる第2のエネルギー線を照射したレジストパターンの寸法縮小量とベーク処理時におけるベーク温度との関係について説明する。
【0022】
図2は、第2のエネルギー線である電子ビーム線を照射したKrF用ポジ型化学増幅レジスト(UV113)におけるレジストパターンの寸法縮小量とベーク温度との関係を示すグラフである。
【0023】
ベーク温度を50℃間隔で200℃から350℃へと変化させてベーク処理を行い、各ベーク温度におけるレジストパターンの寸法縮小量の測定を行った。これらの測定結果をプロットすることで、レジストパターンの寸法縮小量とベーク処理時におけるベーク温度との関係を示す図2を得た。
【0024】
第1のレジストパターン1041形成後、第2のエネルギー線を照射することで架橋反応を生じさせるレジストパターンの寸法縮小量は、図2より、その後に行われるベーク温度に比例して増加していくことが判る。本実施形態にて使用したKrFエキシマレーザ用ポジ型レジスト(UV113)のレジストパターンでは、約0.14nm/℃程度のシュリンク特性を有する。
【0025】
つまり、ポジ型レジスト(UV113)をレジスト膜104の材料として使用する本実施形態のパターン形成方法では、架橋反応後のレジストパターンに対するベーク温度を、レジストパターンの寸法縮小量に応じて、適宜設定することにより、所望の寸法W2を有する微細レジストパターンを形成することが可能となる。
【0026】
本実施形態では、図1(d)に示すように、第2のエネルギー線を照射し、レジストパターン1041に架橋反応を生じさせた後、公知のホットプレートにて、350℃、60秒間の加熱108を行う。これにより、反射防止膜103上に、160nm幅のレジストパターン1041が約27.1nm程度縮小されて微細化された幅W2の第2のレジストパターン1042を形成する。
【0027】
最後に、図1(e)に示すように、反射防止膜103上に形成された第2のレジストパターン1042をマスクとして、反射防止膜103および下地膜102の異方性エッチング109を行い、下地膜の微細パターン110を形成する。
【0028】
以上のような、マスクを介して第1のエネルギー線を照射することでレジストパターンを形成し、その後、形成されたレジストパターンに対して、さらにレジストパターンのガラス転移温度を上昇させる第2のエネルギー線の照射を行う本実施形態のパターン形成方法では、第2のエネルギー線照射後の高温ベーク処理にて、レジストパターンの等方的な膜減りが観察される。これは、第2のエネルギー線照射によってレジストパターン1041中の高分子材料に引き起こされる架橋反応、自由体積の減少、残留溶媒の揮発等に依るものである。
【0029】
本実施形態では、第2のエネルギー線照射後のレジストパターンに対する、ベーク時間またベーク温度を、架橋反応等によるレジストパターンの寸法縮小量に基づいて、適宜設定することで、基板上に形成されたレジストパターンを、リソグラフィの限界を超えて、容易に寸法制御良く微細化することを実現している。
【0030】
つまり、第2のエネルギー線照射後のレジストパターンに対するベーク時間またベーク温度を制御することによりレジストパターンの微細化を実現する本実施形態のパターン形成方法によれば、従来のレジストパターン微細化技術にて用いられていたドライエッチング技術を使用することなく、リソグラフィの限界を超えた寸法のレジストパターンを形成することが可能となる。その結果、ウエハ面内およびウエハ間のレジストパターンの寸法精度について高精度な寸法制御が可能となり、従来のレジストパターン微細化技術にて生じていた、レジストパターンの寸法制御の困難性、寸法精度の劣化に伴う信頼性や歩留まりの低下といった課題を回避することが可能となる。
【0031】
また、本実施形態のパターン形成方法においては、第2のエネルギー線照射後のレジストパターンに対するベーク温度とレジストパターンの寸法縮小量との間に存在する比例の関係に基づき、ベーク処理の条件を設定することが可能となるため、複雑な工程を増やすこと無く、微細な所望寸法のレジストパターンを得ることが可能となる。
【0032】
さらに、例えば、現在市販されているレジスト塗布、現像装置に搭載されているホットプレートの面内の温度差としては、レンジで0.5℃程度あるのが現状であるが、この程度の分布があった場合でもウエハ面内のレンジで約0.05nm程度の寸法シュリンク量の差としかならないため、非常に高い寸法制御性が得られる。
【0033】
加えて、本実施形態におけるパターン形成方法では、レジストパターン1041を得るための第1のエネルギー線としては、ある波長(本実施形態では、KrFエキシマレーザ(λ=248nm))を光源とした一括縮小投影露光を用いることが可能である。一括縮小投影露光とは、マスク上に形成されたレチクルのパターンを縮小して順次基板上のレジスト膜を露光するものであり、短時間での加工、高いスループットを可能とする。そのため、この一括縮小投影露光を本実施形態における第1のレジストパターンの形成に用いれば、高いスループットを維持しつつ、微細化されたレジストパターンを短時間で得ることが可能となる。
【0034】
なお、本実施形態におけるパターン形成方法においては、第1のエネルギー線にKrFエキシマレーザ、第2のエネルギー線に電子ビーム線を用いた場合を例に挙げて説明を行った。しかし、本発明に用いられる各エネルギー線は、これらのものに限られるものではない。
【0035】
第1のエネルギー線としては、基板上に形成されたレジスト膜にパターンを形成することができるものであればよく、例えば、ArFエキシマレーザ、EB、F2エキシマレーザ、EUV(極紫外線)、X線、i線、g線等も用いることが可能である。
【0036】
さらに、第2のエネルギー線としては、第1のエネルギー線により感光されるレジスト膜に対して架橋反応を生じさせ、レジスト膜のガラス転移温度を上昇させるものであればよく、例えば、λ=100〜300nm程度のエネルギー線、例えば紫外線等を用いることができる。
【0037】
また、本実施形態におけるパターン形成方法では、下地膜のパターニングを行うレジスト膜として、ポジ型化学増幅レジスト膜を用いた場合を例に挙げて説明を行ったが、このような種類のレジスト膜に限られるものではなく、ネガ型化学増幅型レジストも本実施形態にて用いることができる。
【0038】
次に、第1の実施形態におけるパターン形成方法を用いた半導体装置の製造方法について、説明を行う。
【0039】
図3(a)〜(g)は、集積回路装置を構成する半導体素子の1つであるMOSFET(metal oxide semiconductor field effect transistor)の製造方法の各工程を示す工程断面図である。以下、約130nm程度のゲート長を有するMOSFETを製造する場合を例に挙げて説明を行う。
【0040】
図3(a)に示すように、例えばシリコン等よりなるp型半導体基板201上に素子分離領域として酸化シリコン膜202を公知の選択酸化法(LOCOS法:local oxidation of silicon)等により形成する。
【0041】
その後、図3(b)に示すように、酸化シリコン膜202が形成された半導体基板201上に、ゲート絶縁膜203、多結晶シリコン膜204、反射防止膜205およびレジスト膜206を順次形成する。多結晶シリコン膜204は、化学気相成長法(CVD法:chemical vapor deposition法)により形成され、後に加工されて、トランジスタのゲート電極211となる。また、下地膜である多結晶シリコン膜204上に形成されるレジスト膜206には、先の第1の実施形態におけるパターン形成方法にて用いられたレジスト膜104と同様のものを用いることができる。本MOSFETのゲート電極の製造工程では、反射防止膜205上に、例えば、SIPLEY社製のKrF用ポジ型化学増幅レジストUV113を約430nm程度の膜厚で回転塗布し、プリベークを100℃、2分間行うことでレジスト膜206を形成する。
【0042】
次に、図3(c)に示すように、レジスト膜206上に、所望のパターンが描かれたマスク207を配置し、マスク207を介して第1のエネルギー線である、KrFエキシマレーザ(λ=248nm)208を照射する。
【0043】
ここでも、開口数(NA:numerical aperture)=0.60,2/3輪帯照明のKrFエキシマレーザ露光装置を用いて露光を行い、約30mJ/cm2程度のエネルギー量にてKrFエキシマレーザの照射を行う。また、基板101上方には、光透過率が6%程度のハーフトーンマスクを配置し、KrFエキシマレーザの照射を行う。
【0044】
第1のエネルギー線であるKrFエキシマレーザ208を照射した後、感光させたレジスト膜206を約2.38%程度のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像し、図3(c)に示すように、反射防止膜205上に第1のレジストパターン2061を形成する。このときのレジストパターン2061の幅W1は、目標ゲート長寸法の130nmに比べて約20nm程度長い幅W1=150nm程度となっている。レジストパターン2061の幅W1は、後に施される熱処理等の条件によって決定される。
【0045】
次に、マスク207を除去した後、図3(d)に示すように、第1のエネルギー線にて露光されたレジストパターン2061に対して第2のエネルギー線である電子ビーム線(EB)(λ=100nm)209の照射を行う。このとき、少なくとも約2mC/cm2程度以上、望ましくは約2.8keV、約4mC/cm2程度のエネルギー量にて電子ビーム線の照射を行う。この第2のエネルギー線の照射により、レジストパターン2061中には架橋反応が生じる。
【0046】
その後、図3(e)に示すように、第2のエネルギー線を照射したレジストパターン2061を、公知のホットプレートにて加熱210し、ベーク処理を行う。このときのレジストパターン2061に対するベーク条件は、予め求めておいた第2のエネルギー線照射後のレジストパターン2061の寸法縮小率と熱処理温度との関係(シュリンク特性)に基づき適宜設定される。ポジ型レジスト(UV113)を使用する本MOSFETの製造方法においては、レジストパターン2061の幅W1が150nm、目標ゲート長寸法が130nmであるため、予め求めておいた図2のシュリンク特性により、約300℃、60秒間のベーク処理を行う。
【0047】
この処理により、レジストパターン2061は約20nm程度微細化され、反射防止膜205上には、幅W2が約130nm程度の第2のレジストパターン2062が形成される。
【0048】
第2のレジストパターン2062形成後、図3(f)に示すように、微細化されたレジストパターン2062をマスクとして、反射防止膜205、下地膜である多結晶シリコン膜204およびゲート絶縁膜203に対して異方性エッチング212を行い、所望のゲート長(130nm)を有するゲート電極211を半導体基板201上に形成する。
【0049】
図3(f)に示す工程後は、通常のMOSFETの製造工程と同様に、イオン打ち込み装置により、n型不純物であるヒ素(As+)をゲート電極211をマスクとして半導体基板201に注入し、半導体基板201表面にn型拡散層212を形成する。その後、ホットキャリヤー効果等を抑制するためのドレイン電界を緩和するLDD(lightly doped drain)構造を形成するため、ゲート電極211を含む半導体基板201上にCVD法等により形成されたシリコン酸化膜よりなるサイドウォール213を形成する。このサイドウォール213が形成されたゲート電極211をマスクとし、イオン打ち込み装置を用いて、n型不純物であるヒ素(As+)214を半導体基板201に注入する。これにより、n+型拡散層が形成され、LDD構造を有するソース/ドレイン領域215を半導体基板201表面に形成する。以上の工程により、所望のゲート長を有するMOSFETが実現される。
【0050】
上記にて詳細に説明したように、本発明におけるパターン形成方法を用いた半導体装置の製造方法によれば、高い処理速度(高スループット)で、高い寸法制御性をもつ半導体装置を製造することが可能となる。
【0051】
また、上記の半導体装置の製造方法においては、MOSFETの一部であるゲート電極を形成する際のパターン形成方法を例に挙げて説明を行ったが、その他の部分の形成、例えば、半導体基板201表面に形成された素子と電気的な接続をとるための配線形成工程等においても適用することも可能である。このときパターニングされる下地層は配線を構成する、例えばAl膜等よりなる導電膜となる。
【0052】
もちろん配線形成工程にて本発明のパターン形成方法を適用した場合においても、MOSFETの製造方法の場合と同様に、高い処理速度(高スループット)で、高い寸法制御性をもつ半導体装置を製造することが可能である。
【0053】
なお、本発明におけるパターン形成方法は、例えばMOSFETのゲート電極や配線等、微細パターンで、かつ、高精度の寸法制御が求められる線状パターンや点状パターン形成時に用いられることが望ましい。
【0054】
【発明の効果】
以上説明したように、第2のエネルギー線照射後のレジストパターンに対するベーク時間またベーク温度を制御することでレジストパターンの微細化を実現する本実施形態のパターン形成方法によれば、従来のレジストパターン微細化技術にて用いられていたドライエッチング技術を使用することなく、リソグラフィの限界を超えた寸法のレジストパターンを形成することが可能となる。その結果、ウエハ面内およびウエハ間のレジストパターンの寸法精度について高精度な寸法制御が可能となり、従来のレジストパターン微細化技術にて生じていた、レジストパターンの寸法制御の困難性、寸法精度の劣化に伴う信頼性や歩留まりの低下といった課題を回避することが可能となる。
【0055】
さらに、本発明におけるパターン形成方法をMOSFET、配線等の半導体素子の製造に用いることで、従来のレジストパターン微細化技術にて生じていた、レジストパターンの寸法制御の困難性、寸法精度の劣化に伴う信頼性や歩留まりの低下といった課題を回避しつつ、さらに、高い処理速度(高スループット)および高い寸法制御性を実現することが可能となる。
【図面の簡単な説明】
【図1】 本発明における第1実施形態のパターン形成方法の各工程断面図である。
【図2】本発明における第1実施形態のパターン形成方法にて使用されるレジスト膜のベーク温度と寸法シュリンク量との関係を示す図である。
【図3】本発明のパターン形成方法を用いたMOSFETの製造方法における各工程断面図である。
【符号の説明】
101 シリコン基板
102 下地膜
103 反射防止膜(BARC膜)
104 レジスト膜
1041 第1のレジストパターン
1042 第2のレジストパターン
105 フォトマスク
106 KrF光
107 電子ビーム線(EB線)
108 加熱
109 エッチング
110 下地パターン
Claims (10)
- 基板表面上に被加工膜を形成し、前記被加工膜上にガラス転移温度Tcb1である第1化学増幅レジスト膜を形成する工程と、
前記第1化学増幅レジスト膜上にマスクを配置し、前記マスクを介して前記第1化学増幅レジストを露光する工程と、
前記露光工程の後、前記第1化学増幅レジストを現像し、前記基板表面上に線状もしくは点状の第1レジストパターンを形成する工程と、
前記第1レジストパターンに対して電子ビーム線を照射することによって架橋反応を生じさせ、該架橋反応によって前記ガラス転移温度Tcb1をガラス転移温度Tca1へと上昇させる工程と、
前記電子ビーム線を照射した前記第1レジストパターンに対して、温度T1(Tcb1≦T1<Tca1)にてベーク処理を行い、前記第1レジストパターンを前記第1レジストパターンの有するパターン幅以下のパターン幅を有する線状もしくは点状の第2レジストパターンへと縮小させる工程と、
前記第2レジストパターンをマスクとして前記被加工膜をパターニングし、パターニングされた前記被加工膜よりなる前記ゲート電極を形成する工程と
を有することを特徴とするゲート電極の形成方法。 - 請求項1記載のゲート電極の形成方法において、前記露光工程には、エキシマレーザが用いられていることを特徴とするゲート電極の形成方法。
- 請求項1記載のゲート電極の形成方法において、前記電子ビーム線の波長が100〜300nmであることを特徴とするゲート電極の形成方法。
- 請求項1記載のゲート電極の形成方法において、前記露光工程は、前記第1レジストパターンの繰り返し部分を部分的に一括して行われることを特徴とするゲート電極の形成方法。
- 請求項1記載のゲート電極の形成方法において、前記ガラス転移温度Tcb1をガラス転移温度Tca1へと上昇させる工程は、前記第1レジストパターン中における高分子材料を架橋させることにより行われることを特徴とするゲート電極の形成方法。
- 請求項1記載のゲート電極の形成方法は、さらに、前記ベーク処理工程における加熱温度と、前記ベーク処理工程による前記第1レジストパターンのパターン幅の縮小率との関係を求める工程を有し、前記ベーク温度はパターン幅の縮小率との関係により決定されることを特徴とするゲート電極の形成方法。
- 基板表面上に被加工膜を形成し、前記被加工膜上にガラス転移温度Tcb1である第1化学増幅レジスト膜を形成する工程と、
前記第1化学増幅レジスト膜上にマスクを配置し、前記マスクを介して前記第1化学増幅レジストを露光する工程と、
前記露光工程の後、前記第1化学増幅レジストを現像し、前記基板表面上に線状もしくは点状の第1レジストパターンを形成する工程と、
前記第1レジストパターンに対して電子ビーム線を照射することによって架橋反応を生じさせ、該架橋反応によって前記ガラス転移温度Tcb1をガラス転移温度Tca1へと上昇させる工程と、
前記電子ビーム線を照射した前記第1レジストパターンに対して、温度T1(Tcb1≦T1<Tca1)にてベーク処理を行い、前記第1レジストパターンを前記第1レジストパターンの有するパターン幅以下のパターン幅を有する線状もしくは点状の第2レジストパターンへと縮小させる工程と、
前記第2レジストパターンをマスクとして前記被加工膜をパターニングし、パターニングされた前記被加工膜よりなる前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板表面に不純物を注入し、前記基板表面上にMOSFETを形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法は、さらに
前記MOSFETが形成された前記基板表面上に前記MOSFETと電気的に接続される導電膜を形成し、前記導電膜上にガラス転移温度Tcb2の第2化学増幅レジスト膜を形成する工程と、
前記第2化学増幅レジスト膜上にマスクを配置し、前記マスクを介して前記第2化学増幅レジストを露光する工程と、
前記露光工程の後、前記第2化学増幅レジストを現像し、前記基板表面上に線状もしくは点状の第3レジストパターンを形成する工程と、
前記第3レジストパターンに対して電子ビーム線を照射し、前記ガラス転移温度Tcb2をガラス転移温度Tca2へと上昇させる工程と、
前記電子ビーム線を照射した前記第3レジストパターンに対して、温度T2(Tcb2≦T2<Tca2)にてベーク処理を行い、前記第3レジストパターンを前記第3レジストパターンの有するパターン幅以下のパターン幅を有する線状もしくは点状の第4レジストパターンへと縮小させる工程と、
前記第4レジストパターンをマスクとして前記導電膜をパターニングし、前記MOSFETと電気的に接続される配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載のゲート電極の形成方法において、
前記ベーク処理の温度T1は、200℃以上であることを特徴とするゲート電極の形成方法。 - 請求項7記載のゲート電極の形成方法において、
前記ベーク処理の温度T 1 は、200℃以上であることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002369723A JP3694504B2 (ja) | 2002-12-20 | 2002-12-20 | ゲート電極の形成方法およびそれを用いた半導体装置の製造方法 |
US10/712,017 US6989333B2 (en) | 2002-12-20 | 2003-11-14 | Process for forming a pattern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002369723A JP3694504B2 (ja) | 2002-12-20 | 2002-12-20 | ゲート電極の形成方法およびそれを用いた半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004198905A JP2004198905A (ja) | 2004-07-15 |
JP3694504B2 true JP3694504B2 (ja) | 2005-09-14 |
Family
ID=32588392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002369723A Expired - Fee Related JP3694504B2 (ja) | 2002-12-20 | 2002-12-20 | ゲート電極の形成方法およびそれを用いた半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6989333B2 (ja) |
JP (1) | JP3694504B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI366701B (en) * | 2004-01-26 | 2012-06-21 | Semiconductor Energy Lab | Method of manufacturing display and television |
US7371625B2 (en) * | 2004-02-13 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof, liquid crystal television system, and EL television system |
US7250319B2 (en) * | 2004-04-16 | 2007-07-31 | Applied Materials, Inc. | Method of fabricating quantum features |
JP5361406B2 (ja) * | 2009-01-20 | 2013-12-04 | 株式会社東芝 | 半導体装置の製造方法 |
JP5924885B2 (ja) * | 2010-08-24 | 2016-05-25 | Hoya株式会社 | レジスト付き基体の製造方法、レジストパターン付き基体の製造方法、パターン付き基体の製造方法及びレジスト処理方法 |
US8810640B2 (en) * | 2011-05-16 | 2014-08-19 | Ut-Battelle, Llc | Intrinsic feature-based pose measurement for imaging motion compensation |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01307228A (ja) | 1988-06-06 | 1989-12-12 | Hitachi Ltd | パターン形成法 |
JPH0669118A (ja) | 1992-05-28 | 1994-03-11 | Nec Corp | レジストパターンの形成方法 |
US5648198A (en) * | 1994-12-13 | 1997-07-15 | Kabushiki Kaisha Toshiba | Resist hardening process having improved thermal stability |
JP3867312B2 (ja) | 1995-12-13 | 2007-01-10 | ソニー株式会社 | イオン注入方法 |
US5837428A (en) * | 1996-08-22 | 1998-11-17 | Taiwan Semiconductor Manufacturing Compnay Ltd. | Etching method for extending i-line photolithography to 0.25 micron linewidth |
JPH11119443A (ja) | 1997-10-14 | 1999-04-30 | Oki Electric Ind Co Ltd | レジストパタンの形成方法 |
JPH11168052A (ja) | 1997-12-04 | 1999-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6358672B2 (en) * | 1998-02-05 | 2002-03-19 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device pattern including cross-linking and flow baking a positive photoresist |
JP2001274062A (ja) | 2000-03-27 | 2001-10-05 | Oki Electric Ind Co Ltd | レジストパターンの形成方法及び露光装置 |
KR100463237B1 (ko) | 2000-06-28 | 2004-12-23 | 주식회사 하이닉스반도체 | 감광막패턴의 형성 방법 |
JP3797095B2 (ja) | 2000-11-27 | 2006-07-12 | 株式会社デンソー | 半導体装置の製造方法 |
US6716570B2 (en) * | 2002-05-23 | 2004-04-06 | Institute Of Microelectronics | Low temperature resist trimming process |
JP2004070032A (ja) | 2002-08-07 | 2004-03-04 | Sumitomo Chem Co Ltd | 硬化樹脂パターンの形成方法 |
-
2002
- 2002-12-20 JP JP2002369723A patent/JP3694504B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-14 US US10/712,017 patent/US6989333B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040121594A1 (en) | 2004-06-24 |
US6989333B2 (en) | 2006-01-24 |
JP2004198905A (ja) | 2004-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5817560A (en) | Ultra short trench transistors and process for making same | |
KR100375908B1 (ko) | 건식마이크로리소그래피처리 | |
US6221564B1 (en) | Method for forming a spacer out of photosensitive material | |
KR102196072B1 (ko) | 리소그래피 패터닝을 위한 이온 주입에 의한 반사방지 코팅 | |
US8338086B2 (en) | Method of slimming radiation-sensitive material lines in lithographic applications | |
US5811222A (en) | Method of selectively exposing a material using a photosensitive layer and multiple image patterns | |
US8394576B2 (en) | Method for patterning a photosensitive layer | |
JP3694504B2 (ja) | ゲート電極の形成方法およびそれを用いた半導体装置の製造方法 | |
US5801088A (en) | Method of forming a gate electrode for an IGFET | |
US6514868B1 (en) | Method of creating a smaller contact using hard mask | |
WO2017115633A1 (ja) | 感光性樹脂組成物及び半導体デバイス製造方法 | |
US6514867B1 (en) | Method of creating narrow trench lines using hard mask | |
US6552776B1 (en) | Photolithographic system including light filter that compensates for lens error | |
JPH1032327A (ja) | 半導体装置とその製造方法およびレジストパターンの形成方法ならびにそれに用いるレチクル | |
JP2001085407A (ja) | 半導体集積回路装置の製造方法および製造装置 | |
JP2867975B2 (ja) | レジストパターンの形成方法 | |
CN113611605B (zh) | 图案化结构的制作方法 | |
JP2001265011A (ja) | 半導体装置の製造方法 | |
JP3213461B2 (ja) | 半導体装置の製造方法 | |
US6514874B1 (en) | Method of using controlled resist footing on silicon nitride substrate for smaller spacing of integrated circuit device features | |
JP2002324744A (ja) | 半導体装置の製造方法 | |
KR20010027172A (ko) | 반도체 장치의 패턴 형성방법 | |
US7186487B1 (en) | Method of controlling exposure processes by monitoring photon levels, and system for accomplishing same | |
KR100486621B1 (ko) | 감광층및다중이미지패턴을이용하여물질을선택적으로노출시키는방법 | |
CN111883542A (zh) | 阵列基板的制备方法、阵列基板及显示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041207 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050419 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050531 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050624 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080701 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130701 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |