JPH0670954B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0670954B2 JPH0670954B2 JP63016167A JP1616788A JPH0670954B2 JP H0670954 B2 JPH0670954 B2 JP H0670954B2 JP 63016167 A JP63016167 A JP 63016167A JP 1616788 A JP1616788 A JP 1616788A JP H0670954 B2 JPH0670954 B2 JP H0670954B2
- Authority
- JP
- Japan
- Prior art keywords
- positive photoresist
- layer
- film
- photoresist film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にサブミクロ
ンの微細パターンの形成方法に関する。
ンの微細パターンの形成方法に関する。
従来、半導体装置の製造工程における微細パターンの形
成は、ファインパターン用フォトレジストを用いた縮小
投影露光法、電子ビームを用いた方法、またはレーザー
や加速粒子を用いた方法によって行なわれていた。
成は、ファインパターン用フォトレジストを用いた縮小
投影露光法、電子ビームを用いた方法、またはレーザー
や加速粒子を用いた方法によって行なわれていた。
上述した従来の微細パターンの形成法では、例えば光を
用いた場合、光の波長等による解像力に限界があり、幅
0.5μｍ以下のパターンの形成は原理的に不可能であ
る。また電子ビーム等の加速粒子を用いた場合、光より
は解像力の点で優れているが装置の価格、スループット
等を考慮した場合、量産ベースでこれらの装置を使用す
るのは非常に困難である。
用いた場合、光の波長等による解像力に限界があり、幅
0.5μｍ以下のパターンの形成は原理的に不可能であ
る。また電子ビーム等の加速粒子を用いた場合、光より
は解像力の点で優れているが装置の価格、スループット
等を考慮した場合、量産ベースでこれらの装置を使用す
るのは非常に困難である。
本発明の半導体装置の製造方法は、半導体基板の被食刻
物層上に第１のポジ型フォトレジスト膜からなるパター
ンを形成する工程と、前記第１のポジ型フォトレジスト
のパターン表面層をランプアニールまたはプラズマ処理
により化学的に変質させ変質層を形成する工程と、前記
変質層を含む全面に第２のポジ型フォトレジスト膜を形
成する工程と、前記第２のポジ型フォトレジスト膜と前
記変質層の上面部をエッチングし変質層下の第１のポジ
型フォトレジスト膜表面を露出させる工程と、露出した
第１のポジ型フォトレジスト膜と第２のポジ型フォトレ
ジスト膜を露光・現像して除去し前記変質層のみを残す
工程と、残された前記変質層をマスクとして前記被食刻
物層をエッチングする工程とを含んで構成される。
物層上に第１のポジ型フォトレジスト膜からなるパター
ンを形成する工程と、前記第１のポジ型フォトレジスト
のパターン表面層をランプアニールまたはプラズマ処理
により化学的に変質させ変質層を形成する工程と、前記
変質層を含む全面に第２のポジ型フォトレジスト膜を形
成する工程と、前記第２のポジ型フォトレジスト膜と前
記変質層の上面部をエッチングし変質層下の第１のポジ
型フォトレジスト膜表面を露出させる工程と、露出した
第１のポジ型フォトレジスト膜と第２のポジ型フォトレ
ジスト膜を露光・現像して除去し前記変質層のみを残す
工程と、残された前記変質層をマスクとして前記被食刻
物層をエッチングする工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの縦断面図であ
る。この実施例ではMOSトランジスタのゲート電極を多
結晶シリコンを用いて形成する場合について説明する。
るための工程順に示した半導体チップの縦断面図であ
る。この実施例ではMOSトランジスタのゲート電極を多
結晶シリコンを用いて形成する場合について説明する。
まず第１図（ａ）に示すように、シリコン基板11上に二
酸化シリコン膜12と、厚さ0.5μｍの多結晶シリコン膜1
3とを順次形成する。次で第１のポジ型フォトレジスト1
4を１μｍの厚さで形成したのちパターニングする。
酸化シリコン膜12と、厚さ0.5μｍの多結晶シリコン膜1
3とを順次形成する。次で第１のポジ型フォトレジスト1
4を１μｍの厚さで形成したのちパターニングする。
次に第１図（ｂ）に示すように、例えば800℃３秒間の
ランプアニールを行なって第１のポジ型フォトレジスト
14の表面を変質させ、厚さ約0.3μｍの変質層15を形成
する。
ランプアニールを行なって第１のポジ型フォトレジスト
14の表面を変質させ、厚さ約0.3μｍの変質層15を形成
する。
次に第１図（ｃ）に示すように、第２のポジ型フォトレ
ジスト16を全面に塗布する。
ジスト16を全面に塗布する。
次に第１図（ｄ）に示すように、O2プラズマ装置等によ
り第２のポジ型フォトレジスト16と変質層15の上面部を
第１のポジ型フォトレジスト14の表面が露出するまでエ
ッチングし除去する。
り第２のポジ型フォトレジスト16と変質層15の上面部を
第１のポジ型フォトレジスト14の表面が露出するまでエ
ッチングし除去する。
次に第１図（ｅ）に示すように、全面露光をした後、第
１のポジ型フォトレジスト14及び第２のポジ型フォトレ
ジスト16を現像して除去する。
１のポジ型フォトレジスト14及び第２のポジ型フォトレ
ジスト16を現像して除去する。
次に第１図（ｆ）に示すように、残った変質層15をマス
クとして多結晶シリコン膜13をエッチングすることによ
り約0.3μｍの幅を有する多結晶シリコンからなるゲー
ト電極13Aを形成することができる。
クとして多結晶シリコン膜13をエッチングすることによ
り約0.3μｍの幅を有する多結晶シリコンからなるゲー
ト電極13Aを形成することができる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの縦断面図であ
る。この実施例ではAl配線を形成する場合について説明
する。
るための工程順に示した半導体チップの縦断面図であ
る。この実施例ではAl配線を形成する場合について説明
する。
まず第２図（ａ）に示すように、シリコン基板11上に酸
化シリコン膜12を形成し、厚さ0.5μｍのAl膜20を形成
した後、第１のポジ型フォトレジスト14を１μｍの厚さ
で形成したのちパターニングする。
化シリコン膜12を形成し、厚さ0.5μｍのAl膜20を形成
した後、第１のポジ型フォトレジスト14を１μｍの厚さ
で形成したのちパターニングする。
次に第２図（ｂ）に示すように、CF4を用いたプラズマ
処理を200Wで30秒間行ない、第１のポジ型フォトレジス
ト14の表面を変質させ、厚さ約0.3μｍの変質層15Aを形
成する。
処理を200Wで30秒間行ない、第１のポジ型フォトレジス
ト14の表面を変質させ、厚さ約0.3μｍの変質層15Aを形
成する。
次に第２図（ｃ）に示すように、第２のポジ型フォトレ
ジスト16を全面に塗布する。
ジスト16を全面に塗布する。
次に第２図（ｄ）に示すように、O2プラズマ装置等によ
り第２のポジ型フォトレジスト16を第１のポジ型フォト
レジスト14の表面が露出するまで除去する。
り第２のポジ型フォトレジスト16を第１のポジ型フォト
レジスト14の表面が露出するまで除去する。
次に第２図（ｅ）に示すように、全面露光した後、第１
のポジ型フォトレジスト14及び第２のポジ型フォトレジ
スト16を現像して除去する。
のポジ型フォトレジスト14及び第２のポジ型フォトレジ
スト16を現像して除去する。
次に第２図（ｆ）に示すように、残った変質層15Aをマ
スクとしてAl膜20をエッチングすることにより、約0.3
μｍの幅を有するAl配線20Aを形成することができる。
スクとしてAl膜20をエッチングすることにより、約0.3
μｍの幅を有するAl配線20Aを形成することができる。
以上説明したように本発明は、実パターンの形成をフォ
トレジストそのものではなくフォトレジストの側面に化
学的に形成した変質層の厚さによって行なうことによ
り、フォトレジストの解像力に関係なく、サブミクロン
の微細パターンを形成できる効果がある。
トレジストそのものではなくフォトレジストの側面に化
学的に形成した変質層の厚さによって行なうことによ
り、フォトレジストの解像力に関係なく、サブミクロン
の微細パターンを形成できる効果がある。
第１図（ａ）〜（ｆ）及び第２図（ａ）〜（ｆ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの縦断面図である。 11……シリコン基板、12……二酸化シリコン膜、13……
多結晶シリコン膜、13A……ゲート電極、20……Al膜、2
0A……Al配線、14……第１のポジ型フォトレジスト、1
5,15A……変質層、16……第２のポジ型フォトレジス
ト。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの縦断面図である。 11……シリコン基板、12……二酸化シリコン膜、13……
多結晶シリコン膜、13A……ゲート電極、20……Al膜、2
0A……Al配線、14……第１のポジ型フォトレジスト、1
5,15A……変質層、16……第２のポジ型フォトレジス
ト。
Claims (1)
- 【請求項１】半導体基板の被食刻物層上に第１のポジ型
フォトレジスト膜からなるパターンを形成する工程と、
前記第１のポジ型フォトレジストのパターン表面層をラ
ンプアニールまたはプラズマ処理により化学的に変質さ
せ変質層を形成する工程と、前記変質層を含む全面に第
２のポジ型フォトレジスト膜を形成する工程と、前記第
２のポジ型フォトレジスト膜と前記変質層の上面部をエ
ッチングし変質層下の第１のポジ型フォトレジスト膜表
面を露出させる工程と、露出した第１のポジ型フォトレ
ジスト膜と第２のポジ型フォトレジスト膜を露光・現像
して除去し前記側面の変質層のみを残す工程と、残され
た前記変質層をマスクとして前記被食刻物層をエッチン
グする工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016167A JPH0670954B2 (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016167A JPH0670954B2 (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189923A JPH01189923A (ja) | 1989-07-31 |
| JPH0670954B2 true JPH0670954B2 (ja) | 1994-09-07 |
Family
ID=11908951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016167A Expired - Fee Related JPH0670954B2 (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670954B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759180B2 (en) * | 2002-04-23 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography |
| CN100356513C (zh) * | 2003-11-19 | 2007-12-19 | 旺宏电子股份有限公司 | 具有缩小间距的半导体元件及其形成方法 |
| JP5254049B2 (ja) * | 2008-02-15 | 2013-08-07 | 東京エレクトロン株式会社 | パターン形成方法及び半導体装置の製造方法 |
| JP5361406B2 (ja) * | 2009-01-20 | 2013-12-04 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131585A (ja) * | 1985-12-03 | 1987-06-13 | Nippon Telegr & Teleph Corp <Ntt> | 微細パタン形成法 |
| DE3682395D1 (de) * | 1986-03-27 | 1991-12-12 | Ibm | Verfahren zur herstellung von seitenstrukturen. |
-
1988
- 1988-01-26 JP JP63016167A patent/JPH0670954B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01189923A (ja) | 1989-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4871630A (en) | Mask using lithographic image size reduction | |
| US4707218A (en) | Lithographic image size reduction | |
| JPS6323657B2 (ja) | ||
| JPH0588375A (ja) | レジストパタンの形成方法 | |
| JPS588579B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JP2004335873A (ja) | パターン形成方法 | |
| JPH0670954B2 (ja) | 半導体装置の製造方法 | |
| KR100310541B1 (ko) | 스텐실 마스크 | |
| JPS633453B2 (ja) | ||
| JPH0467333B2 (ja) | ||
| WO1983003485A1 (en) | Electron beam-optical hybrid lithographic resist process | |
| JP2621624B2 (ja) | 半導体装置の製造方法 | |
| JPS62195125A (ja) | 微細パタ−ンの形成方法 | |
| JPH09160218A (ja) | レベンソン型位相シフトマスクの製造方法 | |
| KR100220940B1 (ko) | 반도체 소자의 미세패턴 제조방법 | |
| JPH0471331B2 (ja) | ||
| CA1260627A (en) | Lithographic image size reduction photomask | |
| JPH0313949A (ja) | レジストパターンの形成方法 | |
| KR100235936B1 (ko) | 레지스트 패턴형성방법 | |
| JPH03154330A (ja) | 半導体装置の製造方法 | |
| JPH01126606A (ja) | 回折格子の製造方法 | |
| JPS6149423A (ja) | 半導体装置の製造方法 | |
| JPS5848919A (ja) | 半導体装置の製造方法 | |
| JPH05326503A (ja) | 線パターンの形成方法 | |
| JPS59177930A (ja) | 半導体装置のパタ−ン形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |