JPH01189923A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01189923A JPH01189923A JP63016167A JP1616788A JPH01189923A JP H01189923 A JPH01189923 A JP H01189923A JP 63016167 A JP63016167 A JP 63016167A JP 1616788 A JP1616788 A JP 1616788A JP H01189923 A JPH01189923 A JP H01189923A
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- 238000004519 manufacturing process Methods 0.000 title abstract description 6
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にサブミクロ
ンの微細パターンの形成方法に関する。
ンの微細パターンの形成方法に関する。
従来、半導体装置の製造工程における微細パターンの形
成は、ファインパターン用フォトレジストを用いた縮小
投影露光法、電子ビームを用いた方法、またはレーザー
や加速粒子を用いた方法によって行なわれていた。
成は、ファインパターン用フォトレジストを用いた縮小
投影露光法、電子ビームを用いた方法、またはレーザー
や加速粒子を用いた方法によって行なわれていた。
上述した従来の微細パターンの形成法では、例えば光を
用いた場合、光の波長等による解像力に限界があり、幅
０，５μｍ以下のパターンの形成は原理的に不可能であ
る。また電子ビーム等の加速粒子を用いた場合、光より
は解像力の点で優れているが装置の価格、スループット
等を考慮した場合、量産ベースでこれらの装置を使用す
るのは非常に困難である。
用いた場合、光の波長等による解像力に限界があり、幅
０，５μｍ以下のパターンの形成は原理的に不可能であ
る。また電子ビーム等の加速粒子を用いた場合、光より
は解像力の点で優れているが装置の価格、スループット
等を考慮した場合、量産ベースでこれらの装置を使用す
るのは非常に困難である。
本発明の半導体装置の製造方法は、半導体基板の被食刻
物層上に第１のポジ型フォトレジスト膜からなるパター
ンを形成する工程と、前記第１のポジ型フォトレジスト
のパターン表面層を化学的に変質させ変質層を形成する
工程と、前記変質層を含む全面に第２のポジ型フォトレ
ジスト膜を形成する工程と、前記第２のポジ型フォトレ
ジスト膜と前記変質層の上面部をエツチングし変質層下
の第１のポジ型フォトレジスト膜表面を露出させる工程
と、露出した第１のポジ型フォトレジスト膜と第２のポ
ジ型フォトレジスト膜を露光・現像して除去し前記変質
層のみを残す工程と、残された前記変質層をマスクとし
て前記被食刻物層をエツチングする工程とを含んで構成
される。
物層上に第１のポジ型フォトレジスト膜からなるパター
ンを形成する工程と、前記第１のポジ型フォトレジスト
のパターン表面層を化学的に変質させ変質層を形成する
工程と、前記変質層を含む全面に第２のポジ型フォトレ
ジスト膜を形成する工程と、前記第２のポジ型フォトレ
ジスト膜と前記変質層の上面部をエツチングし変質層下
の第１のポジ型フォトレジスト膜表面を露出させる工程
と、露出した第１のポジ型フォトレジスト膜と第２のポ
ジ型フォトレジスト膜を露光・現像して除去し前記変質
層のみを残す工程と、残された前記変質層をマスクとし
て前記被食刻物層をエツチングする工程とを含んで構成
される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの縦断面図である
。この実施例ではＭｏＳトランジスタのゲート電極を多
結晶シリコンを用いて形成する場合について説明する。
るための工程順に示した半導体チップの縦断面図である
。この実施例ではＭｏＳトランジスタのゲート電極を多
結晶シリコンを用いて形成する場合について説明する。
まず第１図（ａ）に示すように、シリコン基板１１上に
二酸化シリコン膜１２とし、厚さ０．５μｍの多結晶シ
リコン膜１３とを順次形成する。
二酸化シリコン膜１２とし、厚さ０．５μｍの多結晶シ
リコン膜１３とを順次形成する。
次で第１のポジ型フォトレジスト１４を１μｍの厚さで
形成したのちパターニングする。
形成したのちパターニングする。
次に第１図（ｂ）に示すように、例えば８００℃３秒間
のランプアニールを行なって第１のポジ型フォトレジス
ト１４の表面を変質させ、厚さ約０．３μｍの変質層１
５を形成する。
のランプアニールを行なって第１のポジ型フォトレジス
ト１４の表面を変質させ、厚さ約０．３μｍの変質層１
５を形成する。
次に第１図（ｃ）に示すように、第２のポジ型フォトレ
ジスト１６を全面に塗布する。
ジスト１６を全面に塗布する。
次に第１図（ｄ）に示すように、０□プラズマ装置等に
より第２のポジ型フォトレジスト１６と変質層１５の上
面部を第１のポジ型フォトレジスト１４の表面が露出す
るまでエツチングし除去する。
より第２のポジ型フォトレジスト１６と変質層１５の上
面部を第１のポジ型フォトレジスト１４の表面が露出す
るまでエツチングし除去する。
次に第１図（ｅ）に示すように、全面露光をした後、第
１のポジ型フォトレジスト１４及び第２のポジ型フォト
レジスト１６を現像して除去する。
１のポジ型フォトレジスト１４及び第２のポジ型フォト
レジスト１６を現像して除去する。
次に第１図（ｆ）に示すように、残った変質層１５をマ
スク尼して多結晶シリコン膜１３をエツチングすること
により約０．３μｍの幅を有する多結晶シリコンからな
るゲート電極１３Ａを形成することができる。
スク尼して多結晶シリコン膜１３をエツチングすること
により約０．３μｍの幅を有する多結晶シリコンからな
るゲート電極１３Ａを形成することができる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの縦断面図である
。この実施例ではＡ！配線を形成する場合について説明
する。
るための工程順に示した半導体チップの縦断面図である
。この実施例ではＡ！配線を形成する場合について説明
する。
まず第２図（ａ＞に示すように、シリコン基板１１上に
酸化シリコン膜１２を形成し、厚さ０．５μｍのＡｆｆ
膜２０を形成した後、第１のポジ型フォトレジスト１４
を１μｍの厚さで形成したのちパターニングする。
酸化シリコン膜１２を形成し、厚さ０．５μｍのＡｆｆ
膜２０を形成した後、第１のポジ型フォトレジスト１４
を１μｍの厚さで形成したのちパターニングする。
次に第２図（ｂ）に示すように、ＣＦ４を用いたプラズ
マ処理を２００Ｗで３０秒間行ない、第１のポジ型フォ
トレジスト１４の表面を変質させ、厚さ約０．３μｍの
変質層１５Ａを形成する。
マ処理を２００Ｗで３０秒間行ない、第１のポジ型フォ
トレジスト１４の表面を変質させ、厚さ約０．３μｍの
変質層１５Ａを形成する。
次に第２図（ｃ）に示すように、第２のポジ型フォトレ
ジスト１６を全面に塗布する。
ジスト１６を全面に塗布する。
次に第２図（ｄ）に示すように、ｏ２プラズマ装置等に
より第２のポジ型フォトレジスト１６を第１のポジ型フ
ォトレジスト１４の表面が露出するまで除去する。
より第２のポジ型フォトレジスト１６を第１のポジ型フ
ォトレジスト１４の表面が露出するまで除去する。
次に第２図（ｅ）に示すように、全面露光した後、第１
のポジ型フォトレジスト１４及び第２のポジ型フォトレ
ジスト１６を現像して除去する。
のポジ型フォトレジスト１４及び第２のポジ型フォトレ
ジスト１６を現像して除去する。
次に第２図（ｆ＞に示すように、残った変質層１５Ａを
マスクとしてＡ！！膜２０をエツチングすることにより
、約０，３μｍの幅を有するＡｌ配線２ＯＡを形成する
ことができる。
マスクとしてＡ！！膜２０をエツチングすることにより
、約０，３μｍの幅を有するＡｌ配線２ＯＡを形成する
ことができる。
尚、上記実施例では化学的な変質層を形成するのに、ラ
ンプアニール及びＣＦ、プラズマを用いたが、変質層形
成の方法はこれに限らず、レーザーや電磁波等を用いて
も良い。また変質層の厚さは任意の厚さにすることが可
能である。
ンプアニール及びＣＦ、プラズマを用いたが、変質層形
成の方法はこれに限らず、レーザーや電磁波等を用いて
も良い。また変質層の厚さは任意の厚さにすることが可
能である。
以上説明したように本発明は、実パターンの形成をフォ
トレジストそのものではなくフォトレジストの側面に化
学的に形成した変質層の厚さによって行なうことにより
、フォトレジストの解像力に関係なく、サブミクロンの
微細パターンを形成できる効果がある。
トレジストそのものではなくフォトレジストの側面に化
学的に形成した変質層の厚さによって行なうことにより
、フォトレジストの解像力に関係なく、サブミクロンの
微細パターンを形成できる効果がある。
第１図（ａ）〜（ｆ）及び第２図（ａ）〜（ｆ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの縦断面図である。 １１・・・シリコン基板、１２・・・二酸化シリコン膜
、１３・・・多結晶シリコン膜、１３Ａ・・・ゲート電
極、２０・・・Ａｆ膜、２ＯＡ・・・Ａｅ配線、１４・
・・第１のポジ型フォトレジスト、１５．１５Ａ・・・
変質層、１６・・・第２のポジ型フォトレジスト。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの縦断面図である。 １１・・・シリコン基板、１２・・・二酸化シリコン膜
、１３・・・多結晶シリコン膜、１３Ａ・・・ゲート電
極、２０・・・Ａｆ膜、２ＯＡ・・・Ａｅ配線、１４・
・・第１のポジ型フォトレジスト、１５．１５Ａ・・・
変質層、１６・・・第２のポジ型フォトレジスト。
Claims (1)
- 半導体基板の被食刻物層上に第１のポジ型フォトレジ
スト膜からなるパターンを形成する工程と、前記第１の
ポジ型フォトレジストのパターン表面層を化学的に変質
させ変質層を形成する工程と、前記変質層を含む全面に
第２のポジ型フォトレジスト膜を形成する工程と、前記
第２のポジ型フォトレジスト膜と前記変質層の上面部を
エッチングし変質層下の第１のポジ型フォトレジスト膜
表面を露出させる工程と、露出した第１のポジ型フォト
レジスト膜と第２のポジ型フォトレジスト膜を露光・現
像して除去し前記変質層のみを残す工程と、残された前
記変質層をマスクとして前記被食刻物層をエッチングす
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016167A JPH0670954B2 (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016167A JPH0670954B2 (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189923A true JPH01189923A (ja) | 1989-07-31 |
| JPH0670954B2 JPH0670954B2 (ja) | 1994-09-07 |
Family
ID=11908951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016167A Expired - Fee Related JPH0670954B2 (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0670954B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1357433A2 (en) * | 2002-04-23 | 2003-10-29 | Hewlett-Packard Company | Method of fabricating sub-lithographic sized line and space patterns |
| CN100356513C (zh) * | 2003-11-19 | 2007-12-19 | 旺宏电子股份有限公司 | 具有缩小间距的半导体元件及其形成方法 |
| JP2009218574A (ja) * | 2008-02-15 | 2009-09-24 | Tokyo Electron Ltd | パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 |
| JP2010171039A (ja) * | 2009-01-20 | 2010-08-05 | Toshiba Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131585A (ja) * | 1985-12-03 | 1987-06-13 | Nippon Telegr & Teleph Corp <Ntt> | 微細パタン形成法 |
| JPS62232127A (ja) * | 1986-03-27 | 1987-10-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体デバイスの製造方法 |
-
1988
- 1988-01-26 JP JP63016167A patent/JPH0670954B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131585A (ja) * | 1985-12-03 | 1987-06-13 | Nippon Telegr & Teleph Corp <Ntt> | 微細パタン形成法 |
| JPS62232127A (ja) * | 1986-03-27 | 1987-10-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体デバイスの製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1357433A2 (en) * | 2002-04-23 | 2003-10-29 | Hewlett-Packard Company | Method of fabricating sub-lithographic sized line and space patterns |
| EP1357433A3 (en) * | 2002-04-23 | 2004-06-23 | Hewlett-Packard Company | Method of fabricating sub-lithographic sized line and space patterns |
| CN100356513C (zh) * | 2003-11-19 | 2007-12-19 | 旺宏电子股份有限公司 | 具有缩小间距的半导体元件及其形成方法 |
| JP2009218574A (ja) * | 2008-02-15 | 2009-09-24 | Tokyo Electron Ltd | パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 |
| JP2010171039A (ja) * | 2009-01-20 | 2010-08-05 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0670954B2 (ja) | 1994-09-07 |
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Legal Events
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|---|---|---|---|
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