KR0121775B1 - 반도체소자의 미세패턴 제조방법 - Google Patents
반도체소자의 미세패턴 제조방법Info
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Abstract
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 피식 각층인 폴리실리콘층상에 식각선택비 차가 100 : 1 정도로 매우 큰 물질인 테오스로된 식각장벽층 패턴을 분해능 한계치로 형성한 후, 상기 식각 장벽층을 150-200℃ 온도의 인산용액을 사용하여 500Å/min 이하의 비율로 소정 두께 식각하여 폭을 감소시키고, 상기 폭이 감소된 식각장벽층 패턴을 마스크로 하여 상기 폴리실리콘층을 식각하여 폴리실리콘층 패턴으로된 도전배선을 형성하였으므로, 감광막의 분해능 한계칭 이하의 폭을 갖는 도전배선을 비교적 자유로이 폭을 조절하여 형성하여 소자의 소집적화에 유리하다.
Description
제1a도 내지 제1d도는 본 발명에 따른 반도체소자의 미세패턴 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 :하부층 2 :폴리실리콘층
3 :식각장벽층 4 : 감광막 패턴
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 특허 미세패턴이 되는 피식각층인 도전층 상에 상기 도전층과 식각선택비차가 매우 큰 물질로된 식각장벽층 패턴을 분해능 한계치로 형성하고, 상기 식각장벽층 패턴을 상기 도전층의 손상없이 소정 폭 제거하고, 상기 폭이 작아진 식각장벽층 패턴을 마스크로 도전층을 패턴잉하여 폭이 분해능 한계치 이하인 도전층 패턴을 형성하고 고집적화에 유리한 반도체 소자의 미세패턴 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히 사진 공정에 의해 형성되는 감광막 패턴은 반도체 소자의 제조공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되고 있다.
종래 반도체소자의 미세패턴 제조방법을 살펴보면 다음과 같다.
먼저, 미세패턴이 되는 피식각 도전층이 형성되어 있는 반도체 웨이퍼상에 감광제와 수지(resin) 등이 용제인 솔밴트에 일정 비율로 용해되어 있는 감광액을 균일하게 도포하여 감광막을 형성한 후, 상기 감광막의 패턴으로 예정된 부분을 노광한다. 그 다음 상기 감광막을 알카리성 현상액으로 처리하여 상기 감광막의 노광영역을 제거하여 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 도전층을 식각하여 미세패턴을 형성한다.
상기와 같은 종래 도전배선 미세패턴은 배선의 폭 및 배선간 간격 즉 라인/스페이스가 상기 감광막패턴에 의해 조절된다.
따라서 감광막 패턴의 미세 패턴화, 공정 진행의 안정성, 공정 완료 후의 깨끗한 제거 그리고 잘못 형성된 감광막 패턴을 제거하고 다시 형성하는 재작업의 용이성 등이 필요하게 되었다.
일반적인 감광막 패턴 형성 기술은 노광장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느 정도 이하의 미세 패턴을 형성할 수 없다.
예를들어, 사용되는 광파장이 각각 436,365 및 248nm인 G-라인, i-라인 및 엑시머 레이저를 광원으로 사용하는 축소노광장치의 공정 분해능은 약 0.7μm, 0.5μm, 0.3μm 정도 크기와 라인/스페이스를 형성하는 정도가 한계이다.
또한 상기와 같이 축소노광장치의 광분해능 한계치 이하의 미세괘턴을 형성하기 위하여 노광장치의 광 파장을 짧게하여 X-선 축소노광장치를 사용하거나, 렌즈구경 및 장비의 정밀도를 증가시키고, 노광마스크 로 위상반전 마스크를 사용하기도 한다.
그러나 이러한 방법은 반도체 소자의 제조단가를 상승시키며, 기술적으로도 한계가 있어 소자의 고집적화에 필수적인 라인/스페이스의 감소가 어느 정도 이하로는 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 배선이 되는 피식각층인 도전층상에 상기 도전층과는 식각선택비 차가 매우 큰 물질로 식각장벽층 패턴을 형성하고, 상기 식각장벽층 패턴을 소정두게 제거하여 폭을 감소시지며, 상기 폭이 감소된 식각장벽층 패턴을 마스크로 상기 도전층을 패턴잉하여 도전배서의 폭을 분해능 한계치 이하로 형성하여 소자를 고집적화할 수 있는 반도체소자의 미세패턴 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 미세패턴 제조방법의 특징은, 소정구조의 반도체기판상에 배선이 되는 피식각층인 도전층을 형성하는 공정과, 상기 도전층상에 도전층과 식각선 택비차가 50 : 1 이상인 물질로 식각장벽층 패턴을 형성하는 공정과, 상기 식각장벽층 패턴을 일분에 500Å 이하의 식각율로 소정두께 제거하는 공정과, 상기 남아있는 식각장벽층 패턴을 마스크로 상기 도전층을 패 턴잉하여 도전층 패턴으로된 도전배선을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 미세패턴 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제1a도 내지 제1d도는 본 발명에 따른 반도체소자의 미세패턴 재조 공정도로서, 폴리실리콘층 배선의 예이다.
먼저, 소정구조의 반도체기판(도시되지 않음) 상에 하부층(1)을 도포하고, 상기 하부층(1) 상에 배선이 되는 피식각층인 폴리실리콘층(2)을 도포하며, 상기 폴리실리콘층(2)과는 식각선택비 차가 어느정도 예를들어 50:1 이상인 물질, 예를들어 테오스(tetra ethyl orthosilicate; TEOS)로된 식각장벽층(3)을 상기 폴리실 리콘층(2)상에 소정두께로 형성한 후, 상기 식각장벽층(3)상에 감광막 패턴(4)을 형성한다. 이때 상기 감광막 패턴(4)은 분해능 한계치로 형성하고, 상기 식각장벽층(3)의 두께는 후에 제거되는 부분을 고려하여 충분히 두껍게 형성한다(제1a도 참조).
그다음 상기 감광막 패턴(4)에 의해 노출되어 있는 식각장벽층(3)을 제거하여 식각장벽층(3) 패턴을 형성한 후,상기 감광막 패턴(4)을 제거한다(제1b도 참조).
그후, 상기 테오스로된 식각장벽층(3)의 소정두께를 습식식각방법으로 제거한다. 이때 상기 도전(8)은 손상되지 않으며, 식각속도가 매우 낮게, 예를들어 분당 500A 이하가 되도륵 한다. 여기서 테오스층을 150 -200 ℃의 인상용액에 담근다.
예를들어 175℃ 인산용액은 테오스층을 380A/min의 비율로 식각하므로 식각 두께의 조절이 용이하며, 인산용액은 상기 폴리실리콘층(2)을 거의 식각하지 않는다(제1c도 참조).
그다음 상기 남아있는 식각장벽층(3) 패턴에 의해 노출되어 있는 폴리실리콘층(2)을 제거하여 도전배선인 폴리실리콘층(2) 패턴을 형성하였다. 이때 상기 폴리실리콘층(2) 패턴은 상기 감광막 패턴(4)의 분해능 한계치 이하의 선폭을 갖게된다(제1d도 창조).
이상에서 설명한 따와 같이, 본 발명에 따른 반도체소자의 미세패턴 제조방법은 피식각층인 폴리실리콘 층상에 식각선택비차가 50 : 1 이상으로 매우 큰 물질인 테오스로된 식각장벽층 패턴을 분해능 한계치로 형성한 후, 상기 식각장벽층을 150-200 C 온도의 인산용액을 사용하여 500Å/min 이하의 식각속도로 소정 두께 식각하여 폭을 감소시키고, 상기 폭이 감소된 식각장벽층 패턴을 마스크로 하여 상기 폴리실리큰층을 식각하여 폴리실리콘층 패턴으로된 도전배선을 형성하였으므로, 감광막의 분해능 한계치 이하의 폭을 갖는 도전배선을 비교적 자유로이 폭을 조절하여 소자의 소집적화에 유리한 이점이 있다.
Claims (1)
- 소정구조의 반도체기관상에 배선이 되는 도전 피식각층인 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층상에 폴리실리콘층과는 식각선택비차가 50 : 1 이상인 물질로서 식각장벽층이 되는 테오스막 패턴을 분해능 한계치의 폭으로 형성하는 공정과, 상기 테오스막 패턴을 일분에 500Å 이하의 식각속도를 가지도륵 150-200℃ 온도의 인산용액에 담구어 등방석식각하여 폭을 감소시켜 분해능 한계치 이하의 폭을 가지도록 하는 공정과, 상기 남아있는 테오스막 패털을 마스크로 상기 폴리실리콘층을 패턴잉하여 분해능 한계치 이하의 폭을 가지는 폴리실리콘층 패턴으로된 도전배선을 형성하는 공정을 구비하는 반도체소자의 미세 패턴 제조방법.
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