KR100190369B1 - 반도체 장치의 피에스지막 패턴 형성방법 - Google Patents

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Abstract

본 발명은 PSG막을 패터닝하는 경우에, PSG 막의 거친 표면을 화학적으로 처리하여 줌으로써 후속의 마스크 공정시 PSG막의 거칠음에 의한 감광막의 스컴을 방지하고, 이에 따라 선폭을 용이하게 제어할 수 있는 반도체 장치의 PSG막 패턴형성방법에 관한 것이다.
본 발명의 반도체 장치의 PSG막 패턴 형성방법은 하부 패턴층이 형성된 실리콘 기판상에 PSG막을 형성하는 공정과, PSG 막의 거칠음을 완화시켜 주기 위한 표면처리공정을 수행하는 공정과, PSG 막상에 감광막을 도포하고, 패터닝하는 공정과, 패터닝된 감광막을 이용하여 PSG 막을 식각하는 공정으로 이루어졌다.
상기의 PSG 막의 거칠음을 완화시켜 주기 위한 표면처리공정은 BOE 용액에 디핑하는 방법, CF4개스를 이용하여 1차로 클리닝하고, O2개스를 이용하여 2차로 클리닝하는 방법, PSG 막상에 매끄러운 막을 도포하거나 또는 산화막을 도포하는 방법중 하나를 사용한다.

Description

반도체 장치의 피에스(PSG)막 패턴 형성 방법
제 1도는 종래 기술에 따른 반도체 장치의 PSG막 패턴 형성 방법에 있어서, PSG막의 거친 표면에 의해 감광막 스컴이 발생된 것을 나타내는 단면도,
제 2도는 (A)-(F)는 본 발명의 제1 실시예에 따른 반도체 장치의 PSG막 패턴 형성공정 단면도,
제 3도는 본 발명의 제2 실시예에 따른 반도체 장치의 PSG막 패턴 형성 공정 중 표면 처리 공정을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 하부 패턴층
13 : PSG막 14 : PSG막의 표면 거칠음
15 : BOE 용액 16 : 감광막
17 : 포토마스크 18 : 빛
19 : CF4가스
본 발명은 반도체 장치 제조 방법에 관한 것으로, PSG막을 페터닝하는 경우에 PSG막의 거친 표면을 화학적으로 처리하여, 후속의 마스크 공정시 PSG막의 거칠음에 의한 감광막 스컴(scum)의 발생을 방지하고, 이에 따라 선폭(CD, critical dimension)을 균일하게 제어할 수 있는 반도체 장치의 PSG막 패턴 형성 방법에 관한 것이다.
반도체 소자 중 DRAM의 스토리지 노드 형성용 절연막 등으로 사용되는 PSG막은 표면의 거칠음으로 인하여 PSG막을 패터닝하기 위한 마스크 공정시 감광막의 스컴이 발생되고, 이에 따라 선폭의 균일한 제어가 불가능한 문제점이 있었다.
종래의 반도체 장치의 PSG막의 패턴을 형성하는 방법을 제 1도를 참조하여 설명한다.
제 1도를 참조하면, 반도체 기판인 실리콘 기판(1) 상에 소정의 하부 패턴층(2)을 형성하고, 하부 패턴층(2)을 포함하는 실리콘 기판(1) 상에 절연막으로 PSG막(3)을 증착한다. 이어서, PSG막 패턴을 형성하기 위하여 PSG막(3) 상에 감광막(6)을 도포하고 패터닝한다. 이때, 감광막(6)의 패터닝시 PSG막(3)의 표면의 거칠음(4)으로 인하여 원하지 않는 부분에 감광막이 완전히 제거되지 않고 남아있게 되는 스컴(5)이 발생한다.
따라서, 스컴(5)이 발생된 감광막(6)을 마스크로 이용하여 그 하부의 PSG막(3)을 식각하면 감광막(6)의 스컴(5)으로 인하여 PSG막(3)의 선폭을 균일하게 조절할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, PSG막의 거친 표면을 화학적으로 처리하여 후속의 마스크 공정시 PSG막의 거칠음으로 인한 감광막의 스컴 발생을 방지하고, 이에 따라 선폭을 균일하게 제어할 수 있는 반도체 장치의 PSG막 패턴 형성 방법을 제공하는데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명은 하부 패턴층 형성이 완료된 실리콘 기판 상에 PSG막을 형성하는 제 1단계; 상기 PSG막 표면의 거칠음을 완화시키기 위한 표면처리 공정을 수행하는 제 2단계; 상기 PSG막 상에 감광막 패턴을 형성하는 제 3단계; 및 상기 감광막 패턴을 이용하여 상기 PSG막을 식각하는 제 4단계를 포함하는 반도체 장치의 PSG막 패턴 형성 방법을 제공한다.
또한, 본 발명은 상기한 바와 같은 본 발명의 목적을 달성하기 위하여 PSG막의 거칠음을 완화시켜 주기 위한 제 2단계의 표면처리 공정에서 BOE 용액에 디핑하는 방법을 이용하거나, CF4가스를 이용하여 1차로 클리닝한 후 O2가스를 이용하여 2차로 클리닝하는 방법을 이용하거나, 또는 PSG막 상에 매끄러운 막이나 산화막을 도포하는 방법을 이용하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제 2도의 (A)-(F)는 본 발명의 제 1실시예에 따른 반도체 장치의 PSG막의 패턴형성 공정 단면도이다.
제 2도(A)를 참조하면, 반도체 기판인 실리콘 기판(11)상에 소정의 하부 패턴층(12)을 형성하고, 하부 패턴층(12)을 포함하는 실리콘 기판(11) 상에 절연막으로서 PSG막(13)을 증착한다. 이때, 증착된 PSG막(13)은 제 2도(A)에 도시된 바와 같이 그의 표면에 거칠음(14)을 갖고 있다.
이어서, PSG막(13)의 표면의 거칠음(14)을 제거하기 위하여 표면처리 공정을 수행한다. 즉, 제 2도(B)에 도시된 바와 같이 HF+NH4F+H2O와 같은 BOE(buffered oxide etchant)(15)에 디핑(dipping)하여 PSG막(13) 표면의 50Å 내지 1000Å 정도를 블랭킷 식각(blanket etch)하고 나면, 표면의 거칠음(14)을 완화시킬 수 있다.
제 2도(B)와 같은 표면처리 공정을 완료한 후, 제 2도(C)와 같이 매끄러운 표면을 갖는 PSG막(13)이 얻어진다.
제 2도(D)와 같이 표면 처리된 PSG막(13) 상에 감광막(16)을 도포하고, 제 2도(E)와 같이 포토마스크(17)을 이용하여 노광공정을 수행한다. 이때, 감광막(16) 중 '16-1'은 빛(18)에 의하여 노광되지 않은 부분이고, '16-2'는 빛(18)에 의하여 노광된 부분을 나타낸다.
이어서, 노광공정 후 현상공정을 수행하면 제 2도(F)와 같이 원하는 감광막(16) 패턴이 얻어진다. 전술한 바와 같이 감광막(16) 패턴 형성 전에 PSG막(13) 표면 처리를 수행하여 PSG막(13)의 표면 거칠음(14)을 제거함에 따라, 원하지 않는 부분에 감광막 스컴은 발생되지 않고, 제 2도(F)와 같이 원하는 감광막(16) 패턴이 얻어지게 된다.
따라서, 스컴이 발생되지 않은 소정의 감광막(16)을 마스크로 이용하여 그 하부의 PSG막(13)을 식각하여 균일한 선폭을 갖는 PSG막(13)의 패턴을 형성할 수 있게 된다.
본 발명에서는 PSG막(13)을 증착한 후, PSG막(13) 위에 감광막(16)을 도포하기 전에 BOE 용액을 이용하여 PSG막(13)을 표면 처리하여 표면의 거칠음을 제거함으로써, 감광막(16) 스컴이 발생되는 것을 방지할 수 있으며, 이에 따라 PSG막(13)의 패턴의 선폭을 균일하게 형성할 수 있다.
제 3도는 본 발명의 제 2실시예에 따른 반도체 장치의 PSG막 패턴 형성 방법에 있어서, PSG막의 표면 거칠음을 제거하기 위한 표면 처리 공정을 설명하기 위한 공정 단면도이다.
본 발명의 제 2실시예에 따른 PSG막 패턴 형성 방법은 CF4가스를 이용항 PSG막 표면의 거칠음을 블랭킷 식각하여 제거하는 방법으로서, 이를 설명하면 다음과 같다.
먼저, 제 1실시예에서와 마찬가지로 실리콘 기판(11) 상에 소정의 하부 패턴층(12)을 형성하고, 하부 패턴층(12)을 포함하는 실리콘 기판(11) 상에 절연막으로서 PSG막(13)을 증착한다. 이때, 증착된 PSG막(13)은 그 표면에 거칠음(14)을 가지고 있다.
이어서, PSG막(13)의 표면의 거칠음(14)을 제거하기 위하여 표면처리 공정을 수행한다. 즉, CF4가스(19)를 이용하여 PSG막(13)의 표면의 거칠음(14)을 1차로 클리닝(precleaning)하고, 이어서 O2를 이용하여 클리닝(post cleaning)하여 PSG막(13)두께의 50Å 내지 1000Å 정도를 블랭킷 식각하고 나면, 표면의 거칠음이 완화된다.
CF4가스를 이용한 클리닝 공정이 완료되고 나면, 제 1실시예에서의 제 2도(C)와 같이 매끄러운 표면을 갖는 PSG막(13)이 얻어진다.
이어서, 표면 처리된 PSG막(13) 상에 감광막을 도포하고, 후속의 공정을 진행하는 과정은 제 2도(D) 내지 (F)에서의 공정과 동일하게 진행된다.
상기의 제 1 및 제 2실시예에 따른 감광막의 스컴 발생을 방지하기 위한 표면처리 공정 외에도 PSG막(13)의 거친 표면에 매끄러운 필름을 증착시커나 또는 산화막을 형성할 수도 있으며, 포지티브 감광막 대신에 네가티브 감광막을 사용할 수도 있다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 종래에는 PSG막을 증착한 후 표면의 거칠음을 갖는 PSG막 상에 바로 감광막을 도포하여 마스크 공정을 진행함으로써 표면의 거칠음에 의한 감광막 스컴이 발생되고, 이에 따라 PSG막의 선폭을 균일하게 조절할 수 없었다. 그러나, 본 발명에서는 PSG막막을 증착한 후 PSG막 위에 감광막을 도포하기 전에 BOE 용액을 이용한 표면처리 공정 또는 CF4가스를 이용한 표면처리 공정으로 PSG막(13) 표면의 거칠음을 제거함으로써, 스컴이 발생되지 않은 감광막(16) 패턴을 얻을 수 있으며 이에 따라 PSG막의 패턴을 균일하게 조절할 수 있다.
둘째, 본 발명의 PSG 패턴 형성 방법을 DRAM의 캐패시터의 스토리지 노드 형성에 이용할 경우, 레티클 상의 스토리지 노드 패턴을 웨이퍼 상에 충실히 전사시킬 수 있어 안정된 특성을 얻을 수 있는 이점이 있다.
셋째, 감광막의 스컴 발생에 의한 재작업율(rework rate) 및 CD 제어 불량으로 인한 수율의 감소를 줄일 수 있는 이점이 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (4)

  1. 반도체 장치의 PSG막 패턴 형성 방법에 있어서,
    하부 패턴층 형성이 완료된 실리콘 기판 상에 PSG막을 형성하는 제 1단계;
    상기 PSG막 표면의 거칠음을 완화시키기 위한 표면처리 공정을 수행하는 제 2단계;
    상기 PSG막 상에 감광막 패턴을 형성하는 제 3단계; 및
    상기 감광막 패턴을 이용하여 상기 PSG막을 식각하는 제 4단계를 포함하는 반도체 장치의 PSG막 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 제 2단계는,
    상기 제 1단계가 완료된 상기 실리콘 기판을 BOE 용액에 디핑(deeping)하는 것을 특징으로 하는 반도체 장치의 PSG막 패턴 형성 방법.
  3. 제 1항에 있어서,
    상기 제 2단계는
    CF4가스를 이용하여 상기 PSG막을 1차 클리닝(cleaning)하는 단계; 및
    O2가스를 이용하여 상기 PSG막을 2차 클리닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 PSG막 패턴 형성 방법.
  4. 제 1항에 있어서,
    상기 제 2단계는,
    상기 PSG막 표면의 거칠음을 완화시키기 위하여 상기 PSG막 상에 산화막을 도포하는 것을 특징으로 하는 반도체 장치의 PSG막 패턴 형성 방법.
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