KR100261992B1 - 반도체 소자의 미세 선폭 형성방법 - Google Patents
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Abstract
본 발명은 고집적 반도체 소자의 미세패턴, 예로서 게이트 전극을 제조하는 방법으로 실리콘 기판상부에 산화막을 성장시키고, 임계전압용 이온 주입을 한후, 폴리실리콘 막 증착 혹은 WSi2/폴리실리콘 SI 막 증착 후, CVD 산화막을 이 위에 증착시킨 다음, 감광제를 도포하고, 기존 노광장비를 이용하여 패턴을 노광/현상시켜 형성한 다음, 건식각장비를 이용하여 CVD산화막을 식각하고, 감광제를 제거하고, 그리고 불산을 이용하여 "줄이려는 값" = "식각율 * 식각시간"이 되는 것을 이용하여 미세선폭을 제조하는 방법이다.
Description
제1도 종래의 반도체 소자의 미세 선폭 형성방법 설명도.
제2도 본 발명의 반도체 소자의 미세 선폭 형성방법 설명도.
본 발명은 미세 선폭 형성 방법에 관한 것으로, 특히 폴리실리콘의 미세 패턴형성에 적합하도록 한 미세 선폭 형성방법에 관한 것이다.
종래 기술은 미세선폭을 형성하기 위해서 스테퍼의 렌즈 NA가 큰 것과 해상도가 좋은 감광제를 사용해야만 미세선폭을 형성할 수가 있었다.
미세선폭을 형성하기 위한 종래 기술의 일예를 설명하면,
제1a도에 도시된 바와 같이, 실리콘 기판(1)에 게이트 산화막(2)를 850℃ ~ 900℃의 온도에서 두께 300Å 이하로 열산화 시켜 형성한 후, 그 위에 폴리실리콘층(3)을 2000~300Å 데포지션하거나 혹은 WSi2/폴리실리콘을 2:3 비율로 막을 형성한 후, 그 위에 CVD 산화막(4)을 400℃ ~ 850℃ 사이에서 증착시키고, P, R(5)을 코팅(COATING) 한다. 도면 부호 6번은 노광장비에서의 포토 마스크를 8번은 렌즈를 가르킨다.
그 다음 제1b도에 도시된 바와 같이, 노광장치(STEPPER)를 사용해서 노광 및 현상처리를 하여 P. R.패턴(5')을 형성시킨다. 이때 노광장치 렌즈의 NA(NUMERICAL APERTURE) 의 값이 0.54 정도로 크므로 D.O.F.(DEPTH OF FOCUS)의 값은:
D.O.F. = k/ NA로 되고, NA 값이 클수록 해상도는 증가하지만, D.O.F. 값은 감소한다.
그후 제1c도에 도시된 바와 같이, P.R. 패턴을 마스크로 하여 CVD 산화막(4)과 폴리실리콘을 식각하여 미세선폭(7)을 형성한다. 이때 CVD 산화막 양편에 폴리머가 형성된다. 이것을 제거하기 위해서 불산 HF(1:99)를 이용하여 폴리머를 제거한다.
종래 기술에서 미세 선폭을 형성하기 위해서 노광장비의 NA가 큰것을 사용해야 하므로 촛점 심도( D.O.F.)가 작아 공정상의 여우가 부족하고, 감광제의 예민도(SENSILIVITY)가 좋은 것을 사용하여야 하므로 프로파일(PROFILE)이 수직에 가깝게 형성하기가 힘들고, 또 식각시에도 이에 영향을 미친다.
본 발명은 고집적 반도체 소자의 미세패턴, 예로서 게이트 전극을 제조하는 방법으로 실리콘 기판상부에 산화막을 성장시키고, 임계전압용 이온 주입을 한 후, 폴리실리콘 막 증착 혹은 WSi2/폴리실리콘 SI 막 증착 후, CVD 산화막을 이 위에 증착시킨 다음, 감광제를 도포하고, 기존 노광장비를 이용하여 패턴을 노광/현상시켜 형성한 다음, 건식각장비를 이용하여 CVD산화막을 식각하고, 감광제를 제거하고, 그리고 불산을 이용하여 "줄이려는 값" = "식각율 * 식각시간"이 되는 것을 이용하여 미세선폭을 제조하는 방법이다.
본 방법을 구체적으로 설명하면, 제2a도에 도시된 바와 같이, 실리콘기판(11)에 게이트 산화막(12)를 열산화 시켜 형성한 후, 그 위에 폴리실리콘층(13)을 폴리실리콘 증착 혹은 WSi2/폴리실리콘을 증착하고 그위에 CVD 산화막(14)을 증착한다. 이때 CVD 산화막의 두께는 최종 원하는 크기(Size)에 영향을 미치므로 최소한 1000Å 이상으로한다. 도면 부호 6번은 기존의 노광장비에서의 포토 마스크를, 18번은 렌즈를 가르킨다.
이 후 제2b도에 도시된 바와 같이, P.R. 패턴을 형성하기 위해서 감광제(P.R.)를 도포하고 기존의 저개구수 노광장치로 노광을 하고, 현상하여 P.R. 패턴(15')을 형성한다.
다음에는 제2c도에 도시된 바와 같이, 산화막 건식각 장비를 이용하여 P.R. 패턴(15')을 마스크로 하여 CVD 산화막(14)을 건식각하여 1차 CVD 산화막 패턴(14')를 형성한 다음, 감광제를 제거하고, 산화막 건식각시 발생된 폴리머를 제거하고 1차 CVD 산화막 패턴(14')을 축소시키기 위해서 불산 및 저온 NH4OH : H2O2: H20(40℃) 세척을 한다.
이 때 원하는 패턴을 형성시키기 위해 담그는 시간을 설정한다. 축소 비율은 "줄이려는 값" = "식각율 * 식각시간"이 되는 것을 이용한다.
보통 CVD 산화막 증착 온도는 400℃ ~ 850℃ 사이에서 증착시킨다. 이때 불산에서의 식각정도(ETCH RATE) 를 보면 1:99 HF 인 경우, 430℃에서 증착한 산화막은 약 3.8 Å/초, 700℃에서 증착한 산화막은 약3.5 Å/초, 810℃에서 증착한 산화막은 약 1.5 Å/초 씩 식각되고, 1:10 HF 인 경우, 430℃에서 증착된 산화막은 약 40 Å/초, 700℃에서 증착된 산화막은 약 35 Å/초, 810℃에서 증착한 산화막은 약 15 Å/초 씩 식각된다.
또 저온 NH4OH : H2O2: H20(40℃) 세척에서는 430℃에서 증착된 산화막은 약17Å/10분, 700℃에서 증착된 산화막은 약 15Å/10분, 810℃에서 증착한 산화막은 약 10Å/10분 씩 식각된다. 상기 식각률은 데포지션 상태에서 구한 것이다.
위의 세척 및 축소 공정후 남아 있는(축소된) 2차 CVD 산화막 패턴(14")을 마스크로 하여 폴리실리콘 건식각 장비로 폴리실리콘층(13)을 식각하면 원하는 크기의 미세선폭(17)을 얻을 수 있다.
예를 들면 원하는 패턴(선폭) 크기가 0.6㎛ 라면 현재 사용중인 노광장비의 NA = 0.45, 파장() = 365 nm 에서의 해상도는 0.8 ㎛ 정도이다.
그래서, 0.6 ㎛ 패턴을 형성하기 위해서 CVD 산화막을 700℃에서 2000Å 증착을 시킨다. 이 위에 0.8㎛의 패턴을 형성시킨 다음 CVD 산화막을 건식각 시킨 후 감광제를 제거시킨다. 이 때 0.6 ㎛ 패턴을 얻으려면 0.2 ㎛를 줄여야 함으로 1:99 HF에서 약 5분 담그면 산화막이 1050 Å(0.105㎛) 식각된다. 이는 좌, 우, 상에서 균일하게 식각됨으로 줄어든 양은 약 0.2㎛ 가 된다. 이 후 폴리실리콘 건식각을 하면 원하는 0.6㎛ 패턴을 얻을 수 있다.
이렇게 하는 이유는 종래에는 NA가 0.54 정도로 큰 노광장비는 고가이지만 해상도는 증가된다. 그래서 0.6㎛ 이하의 선폭도 형성가능하게 된다. 그러나 문제점을 D.O.F. 가 적어져서 공정 마진이 감소되는 단점이 있다.
본 발명은 저가인 NA가 0.45 정도를 사용하고 NA가 0.45 이면 D.O.F.가(1.5 내지 2 ㎛)로 우수하므로, P.R. 패턴시 공정 마진이 좋아진다. 그래서 미세선폭을 얻기 위해서는 반드시 고 NA를 가진 노광장비를 사용하여야만 되는 문제점을 해소할 수 있게 된다.
Claims (2)
- 반도체 소자의 미세 선폭 형성방법에 있어서, (1) 실리콘 기판(11)에 게이트 산화막(12)를 열산화시켜 형성한 후, 그 위에 폴리실리콘층(13)을 폴리실리콘 증착 혹은 WSi2/폴리실리콘을 증착하고, 또 CVD 산화막(14)을 증착하는 단계, (2) P.R. 패턴을 형성하기 위해서 감광제(P.R.)를 도포하고 기존의 저개구수 노광장치로 노광을 하고, 현상 P.R. 패턴(15')을 형성하는 단계, (3) P.R. 패턴(15')을 마스크로 하여 CVD 산화막(14)을 건식각하여 1차 CVD 산화막 패턴(14')를 형성한 다음, 감광제를 제거하고, 산화막 건식각시 발생된 폴리머를 제거하고 1차 CVD 산화막 패턴(14')을 축소시키기 위해서 불산 및 저온 NH4OH : H2O2: H20(40℃) 세척을 하는 단계, (4) (3) 단계의 세척 후 축소된 2차 CVD 산화막 패턴(14")을 마스크로 하여 폴리실리콘층(13)을 식각하여 미세선폭(17)을 형성하는 단계로 이루어지는 반도체 소자의 미세 선폭 형성방법.
- 제1항에 있어서, 제(3) 단계에서의 축소 비율은 "줄이려는 값" = "식각율 * 식각시간"이 되는 것을 이용하는 것이 특징인 반도체 소자의 미세 선폭 형성방법.
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