KR970002430B1 - 반도체 소자의 감광막패턴 제조방법 - Google Patents

Abstract

내용없음.

Description

반도체 소자의 감광막패턴 제조방법

제1도는 종래 기술에 따른 반도체소자의 감광막패턴 형성공정을 설명하기 위한 개략도.

제2a~c도는 본 발명에 따른 반도체소자의 감광막 패턴 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

11, 21 : 반도체웨이퍼 13, 23 : 금속층

12, 22a, 22b : 노광영역 15, 25 : 감광막

17 : 감광막 잔류물 29 : 노광마스크

본 발명은 반도체소자의 감광막패턴 제조방법에 관한 것으로서, 특히 표면의 굴곡이 심한 반도체웨이퍼상에 감광막 패턴을 형성하거나 두꺼운 감광막 패턴을 형성할 때 두차례의 감광막 도포 및 노광공정을 진행하여 감광막 두께에 의해 감광패턴의 브릿지나 잔류물이 남아 하층막의 단락이나 불량이 발생되는 것을 방지할 수 있는 반도체 소자의 감광막패턴 제조방법에 관한 것이다.

최근 반도체 소자의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히 사진 공정에 의해 형성되는 감광막 패턴은 반도체 소자의 제조 공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭넓게 사용되고 있다. 따라서 감광막 패턴의 미세 패턴화, 공정 진행의 안정성, 공정 완료 후의 깨끗한 제거 그리고 잘못 형성된 감광막 패턴을 제거하고 다시 형성하는 제작업이 용이성 등이 필요하게 되었다.

일반적인 감광막 패턴 형성 기술은 노광장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느 정도 이하의 미세 패턴을 형성할 수 없다.

예를 들어, 사용되는 광파장이 각각 436,365 및 248nm인 G - 라인, I - 라인 및 엑시머 레이저를 광원으로 사용하는 축소노광장치의 공정분해능으로는 약0.5μm정도 크기의 패턴을 형성하는 정도가 한계이다.

또한 상기와 같이 스테퍼의 광분해능 한계치 이하의 미세패턴을 형성하기 위하여 노광장치의 광파장을 짧게 하거나, 렌즈 구경을 증가시키며, 장비의 정밀도를 증가시키고 있으나 이러한 방법은 반도체 소자의 제조 단가를 상승시키며, 기술적으로 한계가 있다.

종래 일반적인 감광막 패턴 형성 공정은 제1도를 참조하여 살펴보면 다음과 같다.

먼저, 반도체 웨이퍼(11)상에 패턴을 형성하기 위한 물질, 에를 들어 금속층(13)을 형성한 후, 상기 금속층(13)의 식각 마스크가 되는 감광막(15)을 비노광영역이 패턴이 되는 포지티브 감광제와 및 수지(resin)등의 용제인 솔밴트에 일정 비율로 용해되어 있는 감광액을 균일하게 도포하여 소정 두께, 예를 들어 t2 두께로 형성한다. 이때 상기 감광막(15)의 두께는 상기 금속층(13)과의 식각 선택비를 고려하여 형성하며, 통상의 고집적 반도체소자, 예를 들어 64M 디램 이상급의 고집적소자에서는 금속배선의 폭이 좁으므로 전기저항을 감소시키기 위하여 금속층(13)의 두께 t1 가 증가되어 7000 Å 이상으로 형성되므로, 상기 금속층(13)이 알루미늄등으로 형성될 경우 상기 감광막(15)은 두께 t2는 1.5μm 이상으로 형성한다.

그다음 상기 반도체웨이퍼(11)를 축소 노광장치(도시되지 않음)에 탑재하고 상기 감광막(15)의 패턴으로 예정된 부분에 대응되는 광차단막패턴이 석영기판상에 크롬으로 형성되어 있는 노광마스크(도시되지 않음)를 통하여 상기 감광막(15)은 선택노광하여 노광영역(12)을 형성한다.

그후, 상기 감광막(15)의 노광영역(12)을 제거하여 감광막(15)패턴을 형성한 후, 상기 감광막(15) 패턴에 의해 노출되어 있는 금속층(13)을 제거하여 금속층(13)패턴으로 된 금속배선을 형성한다.

이때 상기 감광막(15)의 두께가 두꺼우므로 노광공정시 노광에너지가 커지는 등 공정마진이 감소되어 패턴간이 서로 연결되는 브릿지 현상이 발생하여 금속층(13) 식각 공정시 금속배선의 단락이 발생되는 등의 문제점이 있다.

또한 상기 반도체웨이퍼(11)의 표면이 단차가 심하면, 골부분에서 감광막잦류물(17)이 남아 후속공정의 신뢰성 및 공정수율을 떨어뜨리는 문제점이 있다.

본 발명은 상기와같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 감광막도포 및 선택 노광공정을 두차례 이상 반복 진행한 후, 현상하여 패턴의 브릿지 및 잔류물 생성을 방지하여 신뢰성 및 공정수율을 향상시킬 수 있는 반도체소자의 감광막패턴제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 감광막패턴 제조방법의 특징은, 반도체웨이퍼상의 제1감광막을 형성하는 공정과, 상기 제1감광막을 소정의 노광마스크를 사용하여 일차노광하는 공정과, 상기 제1감광막상에 제2감광막을 도포하는 공정과, 상기 제2감광막을 상기 노광마스크로 이차노광하는 공정과, 상기 제1 및 제2감광막을 현상하여 감광막 패턴을 형성하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체 소자의 감광막 패턴 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

제2도 (a)∼(c)는 본 발명에 따른 반도체소자의 감광막 패턴 제조공정도로서, 비노광영역이 패턴이 되는 포지티브 감광막의 경우이다.

먼저, 반도체 웨이퍼(21) 상에 금속층(23)을 형성한 후, 상기 금속층(23)상에 비노광 지역에 패턴이 되는 포지티브 감광액으로 비교적 얇은 두께의 제1감광막(25)을 도포한 후, 상기 제1감광막(25)을 소정의 노광마스크(29)를 사용하여 일차 노광하여 제1노광영역(22a)을 형성한다. 이때 상기 제1감광막(25)은 두께가 얇아 노광에너지를 필요 이상으로 높이지 않아도 되므로 공정마진의 감소는 일어나지 않는다 (제2도 (a)참조).

그다음 상기 제1감광막(25)상에 제2감광막(26)을 도포한 후, 상기의 노광 마스크(29)로 이차노광하여 상기 제1노광영역(22a)과 중첩되는 제2노광영역(22b)을 형성한다(제2도 (b)참조).

그후, 상기 제1 및 제2노광영역(22a), (22b)을 제거하여 제1및 제2감광막(25), (26) 패턴을 형성한다(제2도(c)참조).

이상에서 설명한 바와같이 본 발명에 따른 반도체 소자의 감광막패턴 제조방법은, 고집적 반도체 소자의 금속배선등과 같이 폭이 좁고 단차가 심한 하부층의 식각마스크를 사용되는 두꺼운 감광막패턴을 형성한 때 감광막 도포 및 노광공정을 두차례 이상 반복 실시하였으므로, 노광공정시의 공정마진이 증가되어 감광막 패턴의 브릿지 발생이 방지하고 감광수지 잔류물의 남지 않아 공정수율 및 신뢰성이 향상되는 이점이 있다.

Claims (1)

1. 반도체웨이퍼상에 제1감광막을 형성하는 공정과, 상기 제1감광막을 소정의 노광마스크를 사용하여 일차노광하는 공정과, 상기 제1감광막상에 제2감광막을 도포하는 공정과, 상기 제2감광막을 상기 노광마스크로 이차 노광하는 공정과, 상기 제1 및 제2감광막을 현상하여 감광막 패턴을 형성하는 공정을 구비하는 반도체 소자의 감광막패턴 제조방법.