JP3271185B2 - 反射防止膜の製造方法 - Google Patents

反射防止膜の製造方法

Info

Publication number
JP3271185B2
JP3271185B2 JP29459393A JP29459393A JP3271185B2 JP 3271185 B2 JP3271185 B2 JP 3271185B2 JP 29459393 A JP29459393 A JP 29459393A JP 29459393 A JP29459393 A JP 29459393A JP 3271185 B2 JP3271185 B2 JP 3271185B2
Authority
JP
Japan
Prior art keywords
film
substrate
antireflection film
composition
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP29459393A
Other languages
English (en)
Other versions
JPH07130598A (ja
Inventor
哲治 長山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP29459393A priority Critical patent/JP3271185B2/ja
Publication of JPH07130598A publication Critical patent/JPH07130598A/ja
Application granted granted Critical
Publication of JP3271185B2 publication Critical patent/JP3271185B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、反射防止膜の製造方
法に関する。更に詳しくは、この発明は、半導体装置の
製造工程においてフォトリソグラフィーによりレジスト
パターンを形成する場合に、レジスト膜における露光光
の定在波効果を抑制するために、露光前に形成しておく
反射防止膜の製造方法に関する。
【0002】
【従来の技術】半導体装置の製造工程においては、一般
に、加工すべき基板上にフォトレジストからなるレジス
ト膜を形成し、このレジスト膜を露光、現像してパター
ニングし、基板をエッチングするというフォトリソグラ
フィーを利用した微細加工が行われている。そして、近
年の半導体の微細化に伴い、フォトリソグラフィーに使
用する露光波長は短波長化している。例えば、現在、半
導体集積回路用デバイスとして、サブハーフミクロン領
域のデザインルールのデバイスが研究されているが、こ
のデバイスの作製時に使用するフォトリソグラフィー用
のステッパー(投影露光機)としては、KrFエキシマ
レーザの(波長248nm)を光源に使用し、NA0.
37〜0.42程度のレンズを搭載したものが使用され
ている。
【0003】ところで、一般にステッパーにおいては、
露光光として単一波長の光が使用されるので、ステッパ
ーによりレジスト膜を露光すると、そのレジスト膜には
定在波効果と呼ばれる現象が生じることが知られてい
る。即ち、単一波長の光をレジスト膜に入射させると、
その光が、レジスト膜とそのレジスト膜の下地となって
いる基板との界面及びレジスト膜の外側の界面との間で
反射を繰り返して多重干渉を起こし、その結果、レジス
ト膜に光反応を起こさせる光量(レジスト膜に入射させ
た光のうち、レジスト膜表面で反射した光や基板で吸収
された光やレジスト膜内を多重反射した後にレジスト膜
から射出した光を除いた、レジスト膜自体による吸収光
量)が、レジスト膜の膜厚やレジスト膜の下地となって
いる基板の種類に応じて大きく変化するという現象が生
じる。
【0004】一方、基板上に形成されたレジスト膜の膜
厚は、その基板の段差などに応じて微妙に異なり、ま
た、レジスト膜の下地となっている基板の種類も単一で
はない。このため、上述の定在波効果により、基板上の
レジスト膜の吸収光量が不均一となり、露光後に現像し
て得られるレジストパターンの寸法制御が困難になると
いう問題が生じている。更に、このような露光光の定在
波効果に伴う問題は、パターニングすべきレジスト膜の
パターンが微細化するに伴ってますます顕著となる。
【0005】そこで、レジスト膜を所望の微細パターン
にパターニングするためには、定在波効果を抑制するこ
とが重要となる。
【0006】レジスト膜の定在波効果を抑制する手段と
しては、従来より、レジスト膜と基板との間に反射防止
膜を形成することが行われている。反射防止膜として
は、SiO、SiN、SiC、SiO等の
各種材料からなる膜が検討されており、反射防止膜に使
用すべき材料の条件を、反射屈折率n及び吸収屈折率k
をパラメータとして具体的に決定する方法も提案されて
いる(特願平4−359750号明細書)。
【0007】例えば、W−Siまたはアルミニウムを基
板とし、その上にレジスト膜(和光純薬(株)製、WK
R−PT−1)を形成し、このレジスト膜を波長248
nmのレーザ光を使用してパターニングする場合に、反
射防止膜の材料としては、図4のn−kチャートにおい
て、実線で示した反射屈折率n及び吸収屈折率kを満足
する物質を選択することとし、そのような物質の膜を熱
CVD法、プラズマCVD法、ECRプラズマCVD
法、スパッタリング法などの薄膜形成法によって形成す
ることが提案されている。なお、図4においてARL−
condition(1)(又は(2)) on Al
は、Al基板上に反射防止膜ARLを特定の条件(1)
(又は(2))で形成した場合に、その反射防止膜AR
Lに最適なn、k値を表しており、同様に、ARL−c
ondition(1)(又は(2)) on WSi
は、WSi基板上に反射防止膜ARLを特定の条件
(1)(又は条件(2))で形成した場合に、その反射
防止膜ARLに最適なn、k値を表している。
【0008】
【発明が解決しようとする課題】ところで、図4に示し
たようにn−kチャートを用いて反射防止膜の材料物質
を決定する場合に、通常、そのような手法で決定される
材料物質の多くは、Si、SiO、Siのよう
に構成原子の比率が簡単な整数で表されるものとは異な
り、それらの中間的な組成を有するものとなる。この場
合、構成原子の比率がその組成から僅かでもずれると、
その膜の反射屈折率nや吸収屈折率kもずれ、反射防止
膜としての性能も著しく低下する。
【0009】しかしながら、CVD法などの薄膜形成法
では、形成する膜の組成を厳密に制御することは困難で
あり、従って上述のように中間的な組成の膜を所期の組
成通りに得ることは実際上困難である。そのため、反射
防止膜として好ましい材料組成はわかっていも、そのよ
うな組成の膜を容易に得ることができないという問題が
あった。
【0010】この発明は以上のような従来技術の課題を
解決しようとするものであり、反射防止膜の製造に際し
て、厳密に組成制御を行えるようにし、所望の組成の反
射防止膜を製造できるようにすることを目的とする。
【0011】
【課題を解決するための手段】この発明者は、Si系
膜、特にアモルファスSi系膜にO、N、C等の
イオンを注入することによりSi系膜の組成制御を容易
に厳密に行うことが可能となり、上記の目的を達成でき
ることを見出し、この発明を完成させるに至った。
【0012】即ち、この発明は、基板とその基板上に形
成されるフォトレジスト膜との間に設けられるSi系反
射防止膜の製造方法において、基板上のSi系膜に
、N 又はC イオン注入することを特徴とする
反射防止膜の製造方法、並びに基板上のSi系膜である
アモルファスシリコン系膜にイオン注入することを特徴
とする反射防止膜の製造方法を提供する。
【0013】このように、この発明においては反射防止
膜の製造に際して基板上のSi系膜を使用するが、この
Si系膜の形成方法には特に制限はなく、例えばCVD
法により基板上にアモルファスシリコン(a−Si)、
ポリシリコン(poly−Si)等の膜を形成すればよ
い。特に、レジスト膜をパターニングし、基板をエッチ
ングした後に不要となった反射防止膜を容易に除去でき
るようにする点からは、アモルファスシリコン膜を形成
することが好ましい。なお、基板上に既成のSi系薄膜
がある場合には、新たにSi系膜を形成することなく、
そのSi系膜を使用してもよい。
【0014】この発明は、Si系膜にイオン注入し、そ
れにより所定の組成を有するSi系膜を製造することを
特徴としている。ここで、イオン注入するイオン種や注
入エネルギー等のイオン注入条件は形成すべきSi系膜
の組成に応じて適宜選択することができる。例えば、S
iOの膜を製造する場合にはOを注入し、SiN
の膜を製造する場合にはNを注入し、SiO
製造する場合にはO及びNを注入し、SiCの膜
を製造する場合にはCを注入する。なお、形成すべき
Si系膜の組成自体の決定方法は従来例に従うことがで
き、例えば、特願平4−359750号明細書に記載さ
れているようなn−kチャートに基づいて定めることが
できる。
【0015】この発明の方法で製造した反射防止膜は、
従来の反射防止膜と同様に、フォトリソグラフィーによ
りレジスト膜をパターニングする際に使用することがで
きる。
【0016】
【作用】この発明の反射防止膜の製造方法によれば、基
板上のSi系膜にイオン注入して所定の組成のSi系反
射防止膜を得るので、CVD法などの薄膜形成法に比し
て、Si系薄膜の組成を容易に厳密に制御することが可
能となる。したがって、Si系反射防止膜を製造するに
あたり、まず、n−kチャート等を使用して形成すべき
Si系反射防止膜の組成を決定した後、その決定した組
成通りに、組成のばらつきなくSi系反射防止膜を製造
することが可能となる。よって、定在波効果を抑制する
ことが可能となる。
【0017】
【実施例】以下、この発明を実施例に基づいて具体的に
説明する。
【0018】実施例1 半導体装置のゲートをパターニングするにあたり、ま
ず、図1(a)に示したように、Si基板1上に、ゲー
ト酸化膜とするSiO膜2を厚さ80nm形成し、W
−polycide電極用薄膜3(厚さ50nmのpo
ly−Si層4/厚さ50nmのWSi層5)と厚さ
30nmのa−Si層6をプラズマCVD法で連続成膜
した。
【0019】次に、図1(b)に示したように、このa
−Si層6に市販の大電流タイプのイオン注入装置を使
用してC7をイオン注入した(注入エネルギー20K
eV、ドーズ量1×1017イオン/cm)。その結
果、W−polycide電極用薄膜3上のa−Si層
6の組成はSiC(x=1.0)となり、反射防止膜
8が形成された。
【0020】その後、常法にしたがってこの反射防止膜
8上にフォトレジスト(和光純薬(株)製、WKR−P
T−1)9を塗布し、露光(露光条件:ドーズ量=20
mJ)してフォトレジスト9をパターニングしたとこ
ろ、図1(c)に示すように、幅0.25μmの微細パ
ターニングを良好に行うことができた。
【0021】実施例2 半導体装置にアルミニウム配線加工を施すにあたり、ま
ず図2(a)に示したように、Si基板1上のSiO
膜2の上に、バリアメタル層10(厚さ70nmのTi
ON/厚さ30nmのTi)及び厚さ300nmのアル
ミニウム合金層11をスパッタリングで形成し、その上
に厚さ23nmのa−Si層6をプラズマCVD法で形
成した。
【0022】次に、図2(b)に示したように、このa
−Si層6に、実施例1で使用した装置と同様のイオン
注入装置を使用して、O とN 12をイオン注入
した。その結果、アルミニウム合金層11上のa−Si
層6の組成はSiO(x=0.5、y=0.2)
となり、反射防止膜8が形成された。
【0023】その後、常法にしたがってこの反射防止膜
8上にフォトレジスト(和光純薬(株)製、WKR−P
T−1)9を塗布し、露光(露光条件:ドーズ量=30
mJ)してフォトレジスト9をパターニングしたとこ
ろ、図2(c)に示すように、幅0.30μmの微細パ
ターニングを良好に行うことができた。
【0024】実施例3 半導体装置にコンタクトホールを形成するにあたり、ま
ず図3(a)に示したように、Si基板1上に厚さ1μ
mのSiO膜2と厚さ30nmのa−Si層6をプラ
ズマCVD法で形成した。
【0025】次に、図3(b)に示したように、このa
−Si層6に、実施例1で使用した装置と同様のイオン
注入装置を使用して、OとN13をイオン注入し
た。その結果、SiO膜2のa−Si層6の組成はS
iO(x=0.8、y=0.3)となり、反射防
止膜8が形成された。
【0026】その後、常法にしたがってこの反射防止膜
8上にフォトレジスト(和光純薬(株)製、WKR−P
T−1)9を塗布し、露光(露光条件:ドーズ量=50
mJ)してフォトレジスト9をパターニングしたとこ
ろ、図3(c)に示すように、コンタクトホールを形成
するための微細パターニンング(孔径0.30μm)を
良好に行うことができた。
【0027】
【発明の効果】この発明によれば、精密に組成制御をし
て反射防止膜を製造し、所望の組成の反射防止膜を得る
ことが可能となる。
【図面の簡単な説明】
【図1】実施例の反射防止膜を使用したレジスト膜のパ
ターニング方法の説明図である。
【図2】実施例の反射防止膜を使用したレジスト膜のパ
ターニング方法の説明図である。
【図3】実施例の反射防止膜を使用したレジスト膜のパ
ターニング方法の説明図である。
【図4】最適な反射防止膜材料を見出すためのn−kチ
ャートである。
【符号の説明】
1 Si基板 2 SiO膜 3 W−polycide電極用薄膜 4 poly−Si層 5 WSi層 6 a−Si層 7 イオン 8 反射防止膜 9 フォトレジスト 10 バリアメタル層 11 アルミニウム合金層 12 イオン 13 イオン

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板とその基板上に形成されるフォトレ
    ジスト膜との間に設けられるSi系反射防止膜の製造方
    法において、基板上のSi系膜に 、N 又はC
    イオン注入することを特徴とする反射防止膜の製造方
    法。
  2. 【請求項2】 基板とその基板上に形成されるフォトレ
    ジスト膜との間に設けられるSi系反射防止膜の製造方
    法において、基板上のSi系膜であるアモルファスシリ
    コン系膜にイオン注入することを特徴とする反射防止膜
    の製造方法。
JP29459393A 1993-10-29 1993-10-29 反射防止膜の製造方法 Expired - Fee Related JP3271185B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29459393A JP3271185B2 (ja) 1993-10-29 1993-10-29 反射防止膜の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29459393A JP3271185B2 (ja) 1993-10-29 1993-10-29 反射防止膜の製造方法

Publications (2)

Publication Number Publication Date
JPH07130598A JPH07130598A (ja) 1995-05-19
JP3271185B2 true JP3271185B2 (ja) 2002-04-02

Family

ID=17809781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29459393A Expired - Fee Related JP3271185B2 (ja) 1993-10-29 1993-10-29 反射防止膜の製造方法

Country Status (1)

Country Link
JP (1) JP3271185B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11162829A (ja) * 1997-11-21 1999-06-18 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH07130598A (ja) 1995-05-19

Similar Documents

Publication Publication Date Title
US7482280B2 (en) Method for forming a lithography pattern
US6884734B2 (en) Vapor phase etch trim structure with top etch blocking layer
US5750316A (en) Manufacture of semiconductor device using a-c anti-reflection coating
EP0588087B1 (en) Method of forming a resist pattern using an optimized anti-reflective layer
US5677111A (en) Process for production of micropattern utilizing antireflection film
JP3161040B2 (ja) 半導体装置の製造方法
US6878646B1 (en) Method to control critical dimension of a hard masked pattern
US6861367B2 (en) Semiconductor processing method using photoresist and an antireflective coating
US5342481A (en) Dry etching method
JP2000091318A (ja) 半導体装置の製造方法
US5750442A (en) Germanium as an antireflective coating and method of use
US6177235B1 (en) Antireflection treatment of reflective surfaces
US6420095B1 (en) Manufacture of semiconductor device using A-C anti-reflection coating
US5693548A (en) Method for making T-gate of field effect transistor
JP3271185B2 (ja) 反射防止膜の製造方法
JPH06342744A (ja) a−Cによる反射防止
US6090523A (en) Multi-resin material for an antireflection film to be formed on a workpiece disposed on a semiconductor substrate
JP2000277494A (ja) 有機系反射防止膜のエッチング方法および半導体装置の製造方法
JPH10261628A (ja) 半導体素子のコンタクトホール製造方法
JPH0855791A (ja) レジストパターン形成方法および反射防止膜形成方法
KR20070083383A (ko) 금속 산화층 및 탄소층으로 이루어진 하드 마스크 패턴을이용하여 패턴을 형성하는 방법
KR100318272B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR0147492B1 (ko) 미세패턴 형성을 위한 레지스트 패턴 형성 방법
CA1260627A (en) Lithographic image size reduction photomask
KR0151014B1 (ko) 반도체 소자 미세패턴 형성방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees