KR0151014B1 - 반도체 소자 미세패턴 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 70
- 238000005530 etching Methods 0.000 claims abstract description 27
- 238000001312 dry etching Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000001039 wet etching Methods 0.000 claims description 22
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims 3
- 238000001459 lithography Methods 0.000 abstract description 12
- 230000007261 regionalization Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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- Drying Of Semiconductors (AREA)
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Abstract
[요약서]
반도체 메모리 소자의 미세패턴 형성방법에 관하여 개시되어 있다. 반도체 기판 상에 도전층을 형성하고, 상기 도전층 상에 절연층을 형성한 다음, 상기 절연층 상에 포토레지스트를 도포하고 이를 패터닝하여 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 절연층을 건식식각으로 오버-에치함으로써, 그 측벽이 네거티브 기울기를 갖는 절연층 패턴을 형성하고, 이를 식각 마스크로 사용하여 상기도전층을 패터닝하여, 포토레지스트 패턴보다 작은 크기의 도전층 패턴을 형성한다. 본 발명에 의하면, 종래 기술에서 발생되던 문제점들이 발생되지 않으며 기존의 리소그래피 기술을 응용한 간단한 공정으로 미세한 패턴을 형성할 수 있다.
Description
제1(a)도 내지 제1(d)도는 본 발명의 제1실시예에 의한 미세패턴 형성방법을 도시한 공정 순서도.
제2(a)도 내지 제2(d)도는 본 발명의 제2실시예에 의한 미세패턴 형성방법을 도시한 공정 순서도.
본 발명은 반도체 메모리 소자의 미세패턴 형성방법에 관한 것으로, 특히 차세대 고집적 메모리 소자 개발에 이용될 수 있는 0.1㎛이하의 미세패턴 형성방법에 관한 것이다.
반도체 소자의 고집접화, 고성능화가 진행됨에 따라 복잡한 구조의 도입으로 반도체 기판 상에 미세패턴 형성 기술에 대한 요구도가 높아지고 있으며, 특히 0.1㎛ 이하의 미세패턴 형성을 위한 연구가 다방면에 걸쳐 진행중이다.
일반적으로 리소그래피 기술은 광원으로 사용되는 빛의 회절 및 반사에 기인한 산란현상 등에 의해 제약을 받는 것으로 알려져 있다. 이러한 분해능(resolution)의 한계를 극복하기 위해 전자빔(E-beam)이나 엑스레이(X-ray)와 같은 단파장의 광을 광원으로 사용한 리소그래피 기술이나, g-라인(g-line)이나 KrF 엑시머 레이저(eximer laser)를 광원으로 사용하는 프토레지스트 에슁 기술이 제약된 바 있다.
그러나, 전자빔, 엑스레이를 광원으로 사용한 리소그래피 기술에 의한 방법은 미세한 패턴의 형성은 가능하지만 장비가 복잡하고, 경제적이지 못하며, 근본적으로 패턴 형성시 마스크 부분이 고에너지의 방사선에 노출되어 신뢰성 문제를 야기시킨다.
또한, g-라인, KrF 엑시머 레이저를 광원으로 사용하는 포트레지스트 에슁(ashing) 기술(참조 문헌: J. Chung et. al., Deep submicrometer MOS device fabrication using a photoresist ashing technique, IEEE Electron Device Letters, Vol. 9, pp.186-188)에 의하면 0.2㎛ 이하의 미세 패턴을 형성할 수 있으나, 에쉬되는 비(ash rate)의 비선형성으로 인하여 실제 공정에는 적용이 불가능한 단점이 있다.
한편, 엑시머 레이저를 광원으로 사용하고, 패턴 스페이스를 이용하는 기술(참조 문헌: Trumpp et. al., Methode of making structures with dimensions in the sub-micrometer range, US patent No.4, 502, 914)은 상기 방법들에 비해 기존의 반도체 공정을 이용할 수 있고 새로운 리소그래피 장비를 필요로 하지 않는다는 점에서 유리하지만, 미세패턴 형성과정이 복잡하고 최소 패턴의 한계도 0.2∼0.3㎛ 정도로, 차세대 메모리에 응용하기에는 문제가 있다.
따라서, 본 발명은 상술한 고에너지 방사로 인한 신뢰성 문제나 에쉬비의 비선형성 문제가 발생되지 않으며, 기존의 리소그래피 기술을 이용하면서도 그 과정이 단순하고 포토레지스트 패턴보다 작은 크기의 패턴형성이 가능한 미세패턴 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 도전층을 형성하는 공정, 상기 도전층 상에 절연층을 형성하는 공정, 상기 절연층 상에 포토레지스트를 도포하고 이를 패터닝하여 포토레지스트 패턴층을 형성하는 공정 및 상기 포토레지스트 패턴층을 마스크로 사용하여 상기 절연층을 건식식각으로 오버-에치(over-etch)하는 공정을 구비하는 것을 특징으로 하는 미세패턴 제조방법을 제공한다.
여기에서, 상기 절연층은 화학기상증착방법으로 2000∼3000Å의 두께로 형성한다. 또한, 상기 절연층의 식각은 MERIE 및 RIE의 건식식각 방법에서 하나를 선택하며, 상기 도전층은 게이트 도전층인 것이 바람직하다.
한편, 오버-에치된 상기 절쳔층을 습식식각하여 절연층의 크기를 감소시키는 공정을 더 구비할 수 있으며, 습식식각으로 크기가 감소된 상기 절연층을 상기 도전층을 패터닝하기 위한 마스크로 적용하고 상기 습식식각은 100:1로 희석된 불산(HF)용액을 사용한다.
상기 목적을 달성하기 위하여 본 발명은 또한, 반도체 기판 상에 도전층을 형성하는 공정, 상기 제1절연층 상에 제1 절연층을 형성하는 공정, 상기 제1 절연층 상에 제1 포토레지스트층, 제2절연층 및 제2포토레지스트층을 적층하는 공정, 제2포토레지스트층을 패터닝하여, 제2포토레지스트 패턴층을 형성하는 공정, 상기 제1포토레지스트 패턴층을 마스크로 사용하여 상기 제2절연층을 건식식각하는 공정, 상기 식각된 제2절연층을 마스크로 사용하여 상기 제1포토레지스트층을 건식식각으로 오버-에치(over-etch)하여 제1포노레지스트 패턴층을 형성하는 공정, 및 상기 제1포토레지스트 패턴층을 마스크로 사용하여 상기 제1절연층을 건식식각으로 오버-에치(over-etch)하는 공정을 구비하는 것을 특징으로 하는 미세패턴 제조방법을 제공한다.
여기에서, 상기 제2절연층의 건식식각 방법은 MERIE, 및 RIE의 방법에서 선택하고, 오버-에치된 상기 제1절연층을 습식식각하여 제1절연층의 크기를 감소시키는 공정을 더 구비할 수 있으며, 습식식각으로 크기가 감소된 상기 제1절연층을 상기 도전층을 패터닝하기 위한 마스크로 적용한다.
상기 본 발명에 의하면, 종래기술에서 발생되던 문제점들이 발생되지 않으며 동시에 기존의 리소그래피 기술가 습식식각 기술을 응용한 간단한 공정으로 포토레지스트 패턴 크기보다 작은 크기의 미세패턴을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제1(a)도 내지 제1(d)도는 본 발명의 제1실시예에 의한 미세패턴 형성방법을 도시한 공정순서도이다.
제1(a)도를 참조하면, 반도체 기판(10) 상에 게이트 절연층(12)을, 예컨대 80Å의 두께로 형성하고, 상기 게이트 절연층(12)상에 도전물, 예컨대 다결정실리콘을 2500Å의 두께로 증착하여 도전층(14)을 형성한 다음, 상기 도전층(14) 상에 절연물, 예컨대 고온산화물 2500Å의 두께로 증착하여 절연층(16)을 차례로 형성한다. 이때 상기 절연층(16)은 화학기상증착(CVD) 방법을 사용하여 형성하는 것이 바람직하다.
이어사, 절연층(16)이 형성된 상기 결과물 상에 포토레지스트를 도포한 후, 예컨대 KrF(파장=248㎚) 엑시머 레이저를 광원으로 한 리소그래피 기술을 이용하여 상기 포토레지스트층을 노광 및 현상함으로써 포토레지스트 패턴(18)을 형성한다. 상기와 같이 KrF 엑시머 레이저를 광원으로 한 리소그래피 기술에 의하면, 0.25㎛의 포토레지스트 패턴층을 형성할 수 있는 것으로 알려져 있다.
제1(b)도를 참조하면, 상기 포토레지스트 패턴(18)을 식각 마스크로 사용하여 상기 절연층(제1(a)도의 16)을 건식식각, 예컨대 MERIE(Magnetron Enhanced Reactive Ion Etch) 방법을 사용하여 식각함으로써 절연층 패턴(20)을 형성한다.
이때, 상기 건식식각의 비등방 성질을 이용하여 상기 절연층을 오버-에치함으로써 상기 절연층 하부가 더 식각되어 상기 절연층 패턴(20) 측별 기울기는 네거티브(기울기 a)가 된다. 상기 절연층 패턴의 네거티브 기울기는 이후 절연층 패턴(20) 하부에 형성되는 패턴, 예컨대 게이트도전층의 패턴을 포토레지스트 패턴 사이즈, 예컨대 0.25㎛보다 작게 형성되도록 한다.
제1(c)도를 참조하면, 상기 포토레지스트 패턴(18)을 제거한 다음, 상기 절연층 패턴(20)을 그 일부가 남도록 습식식각한다.
상기 습식식각시 사용되는 에쳔트(etchant)는, 예컨대 희석된 불산(HF)이 사용될 수 있으며, 상기 습식식각에 의해 제거되는 절연층의 크기는 상기 절연층과 에쳔트간의 에치비(etch rate)로 조절될 수 있다. 이때 상기 희석된 불산은, 예컨대 100:1의 비율로 희석된 것일 수 있으며, 상기 습식식각은 예컨대 240초 동안 진행할 수 잇다.
상기 습식식각으로 그 크기가 작아진 상기 절연층 패턴(20)에 의해 하부에 형성되는 막의 패턴은 더욱 감소되며, 0.1㎛ 이하의 미세패턴을 형성하는 것이 가능하게 된다.
제1(d)도를 참조하면, 습식식각된 상기 절연층 패턴(20)을 식각마스크로 사용하여 상기 도전층(14)을 패터닝함으로써 상기 도전층의 미세패턴(22)을 형성한다.
상기 제1실시에에 의하면, 포토레지스트 패턴(18)을 이용한 절연층(16)의 오버-에치를 통해 절연층 패턴(20) 측벽이 네거티브 경사지도록 만들고, 네거티브 기울기를 갖는 상기 절연층 패턴(20)을 다시 일정량 습식식각하여 상기 포토레지스트 패턴(18)보다 작은 크기를 갖는 절연층 패턴(20)을 형성한 후 이를 식각마스크로 적용하여 하부층을 식각함으로써, 포토레지스트 패턴(18)보다 작은 미세한 하부층 패턴이 형성된다.
따라서, 종래기술에서 발생되던 고에너지 방사로 인한 신뢰성 문제나, 에쉬비의 비선형성 문제들이 발생되지 않으며 동시에 기존의 리소그래피 기술가 습식식각 기술을 응용한 가단한 공정으로 포토지스트 패턴 크기보다 작은 크기의 미세패턴을 형성할 수 있다.
제2(a)도 내지 제2(d)도는 본 발명의 제2실시예에 의한 미세패턴 형성방법을 도시한 공정순서도이다. 계속되는 도면 제2(a)도 내지 제2(d)도에서, 제1(a)도 내지 제1(d)도에서와 동일한 참조부호는 동일한 물질을 나타낸다.
제2(a)도를 참조하면, 반도체 기판(10) 상에 게이트 절연층(12)을, 예컨대 80Å의 두께로 형성하고, 상기 게이트 절연층(12) 상에 도전물, 예컨대 다결정실리콘을 2500Å의 두께로 증착하여 도전층(14)을 형성한 다음, 상기 도전층(14) 상에 절연물, 예컨대 고온산화물을 2500Å의 두께로 증착하여 제1절연층(16)을 차례로 형성한다. 이때, 상기 제1절연층(16)은 화학기상증착(CVD)방법을 사용하여 형성하는 것이 바람직하다.
이어서, 제1절연층(16)이 형성된 상기 결가물 상에 포토레지스트를 도포하여 제1포트레지스트층(30)을 형성하고, 상기 제1포토레지스트층(30)상에, 예컨대 산화물을 증착하여 제2절연층(32)을 형성한 후, 상기 제2절연층(32) 상에 포토레지스트를 도포하여 제2포토레지스트층을 형성한다. 이어서, 예컨대 KrF 엑시머 레이저를 광원으로 한 리소그래피 기술을 이용하여 상기 제2포토레지스트층을 노광 및 현상하여 제2포토레지스트 패턴(34)을 형성한다. 제1실시예서와 마찬가지로, KrF 엑시머 레이저를 광원으로 사용하므로, 0.25㎛의 제2포토레지스트 패턴(34)을 형성할 수 있다.
제2(b)도를 참조하면, 상기 제2포토레지스트 패턴(34)을 식각 마스크로 사용하여 상기 제2절연층(제2(a)도의 32)을 건식식각, 예컨대 MERIE(Magnetron Enhanced Reactie Ion Etch) 방법을 사용하여 식각함으로써 제2절연층 패턴(38)을 형성한 다음, 상기 제2포토레지스트 패턴(34)을 제거하고, 상기 제2절연층 패턴(38)을 식각 마스크로 사용하여 상기 제1포토레지스트층(제2(a)도의 30)을 건식식각함으로써 제1포토레지스트 패턴(40)을 형성한다.
이때, 상기 건식식각의 비등방 성질을 이용하여 상기 제1포토레지스트층을 오버-에치함으로써 상기 제1포토레지스트층 하부가 더 식각되어 상기 제1포토레지스트 패턴(40) 측벽 기울기는 네거티브가 된다. 상기 제1포토레지스트 패턴(40)의 네거티브 기울기에 의해, 하부에 형성되는 막, 예컨대 제1절연층의 패턴을 상기 제1포토레지스트 패턴(40) 사이즈보다 감소시킬 수 있다.
다음에, 상기 제2절연층 패턴(38)을 제거하고, 상기 제1포토레지스트 패턴(40)을 식각마스크로 사용하여 상기 제1절연층(제2(a)도의 16)을 건식식각 예컨대 RIE(Reactive Ion Etch) 방법을 사용하여 식각하여 제1절연층 패턴(42)을 형성한다.
여기에서, 상기 제2절연층 패턴(38)을 제거하지 않은 상태에서 상기 제1절연층(16)을 식각하여 제1절연층 패턴(42)을 형성할 수 있다.
이때, 상기 제1절연층 역시 오버-에치함으로써 상기 제1절연층 하부가 더 식각되어, 상기 제1절연층 패턴(42) 측벽 기울기는 네거티브가 된다. 상기 제1절연층 패턴의 네거티브 기울기에 의해, 하부에 형성되는 막, 예컨대 게이트도전층의 패턴을 포토레지스트 패턴 사이즈 보다 감소시킬 수 있다.
제2(c)도를 참조하면, 상기 제1포토레지스트 패턴(40)을 제거한 다음, 상기 제1절연층 패턴(42)을 그 일부가 남도록 습식식각한다.
여기에서, 상기 습식식각시 에쳔트(etchant)는 상기 제1실시예에서와 마찬가지로, 예컨대 희석된 불산(HF)을 사용하고 상기 습식식각에 의해 제거되는 제1절연층의 크기는 상기 절연층과 에쳔트간의 에치비(etch rate)로 조절될 수 있다. 이때, 상기 희석된 불산은 예컨대 100:1의 비율로 희석된 것일 수 있으며, 상기 습식식각은, 예컨대 240초 동안 진행할 수 있다.
습식식각으로 그 크기가 작아진 상기 제1절연층 패턴은 하부에 형성되는 막, 예컨대 게이트도전층의 패턴을 포토레지스트 패턴(제2(a)도의 34) 사이즈, 예컨대 0.25㎛보다 감소시킬 수 있으며, 0.1㎛ 이하의 미세패턴을 형성하는 것이 가능하게 된다.
제2(d)도를 참조하면, 습식식각된 상기 제1절연층 패턴(42)을 식각마스크로 사용하여 상기 도전층을 패터닝함으로써 상기 도전층의 미세패턴(44)을 형성한다.
상기 제2실시예에 의하면, 제2포토레지스트 패턴(34)을 이용하여 제2절연층 패턴(38)을 형성하고, 제2절연층 패턴(38)을 이용한 제1포토레지스트층의 오버-에치를 통해 제1포토레지스트 패턴(40)의 측벽이 네거티브 경사지도록 만들고, 네거티브 기울기를 갖는 제1포토레지스트 패턴(40)을 이용한 오버-에치를 통해 제1절연층 패턴(42) 측벽이 네거티브 경사지도록 만들고, 네거티브 기울기를 갖는 상기 제1절연층 패턴(42)을 다시 일정량 습식식각함으로써 제2포토레지스트 패턴(34)보다 작은 크기의 미세한 하부층 패턴을 형성할 수 있다. 상기 제2실시예에 의하면 3적층 구조의 패턴층(제1포토레지스트층/제2절연층/제2포토레지스트층)을 이용함으로써 상기 제1실시예에서 보다 더욱 미세한 패턴 형성이 가능하다.
따라서, 상기 제2실시예로 따르면 상기 제1실시예에서와 마찬가지로, 종래기술에서 발생되던 문제점들이 발생되지 않으며 동시에 기존의 리소그래피 기술과 습식식각 기술을 응용한 간단한 공정으로 포토레지스트 패턴 크기보다 작은 크기의 미세패턴을 형성할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (12)
- 반도체 기판 상에 도전층을 형성하는 공정; 상기 도전층 상에 절연층을 형성하는 공정; 상기 절연층 상에 포토레지스트를 도포하고 이를 패터닝하여 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴을 마스크로 사용하고 상기 절연층을 건식식각으로 오버-에치(over-etch)함으로써, 그 측벽이 네거티브 기울기를 갖는 절연층 패턴을 형성하는 공정; 및 상기 절연층 패턴을 식각마스크로 적용하고 상기 도전층을 식각함으로써 상기 포토레지스트 패턴보다 작은 크기의 도전층 패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 미세패턴 형성방법.
- 제1항에 있어서, 상기 절연층은 화학기상증착방법으로 형성된 것을 특징으로 하는 미세패턴 형성방법.
- 제1항에 있어서, 상기 절연층은 2000∼3000Å의 두께로 형성하는 것을 특징으로 하는 미세패턴 형성방법.
- 제1항에 있어서, 상기 절연층의 건식식각은 MERIE 및 RIE의 방법 중에서 선택된 어느 하나로 수행하는 것을 특징으로 하는 미세패턴 형성방법.
- 제1항에 있어서, 상기 도전층은 게이트 도전층인 것을 특징으로 하는 미세패턴 형성방법.
- 제1항에 있어서, 절연층 패턴을 형성하는 상기 공정 후,상기 절연층 패턴을 습식식각하여 상기 절연층 패턴의 크기를 감소시키는 공정을 더 구비하는 것을 특징으로 하는 미세패턴 형성방법.
- 제6항에 있어서, 습식식각으로 크기가 감소된 상기 절연층 패턴을 상기 도전층을 패터닝하기 위한 마스크로 적용하는 것을 특징으로 하는 미세패턴 형성방법.
- 제6항에 있어서, 상기 습식식각은 100:1로 희석된 불산(HF)용액을 사용하는 것을 특징으로 하는 미세패턴 형성방법.
- 반도체 기판 상에 도전층을 형성하는 공정; 상기 도전층 상에 제1절연층을 형성하는 공정; 상기 제1절연층 상에 제1포토레지스트층, 제2절연층 및 제2포토레지스트층을 적층하는 공정; 상기 제2포토레지스트층을 패터닝하여 제2포토레지스트 패턴을 형성하는 공정; 상기 제2포토레지스트 패턴을 마스크로 사용하고 상기 제2절연층을 건식식각하여 제2절연층 패턴을 형성하는 공정; 상기 제2절연층 패턴을 마스크로 사용하고 상기 제1포토레지스트층을 건식식각으로 오버-에치(over-etch)함으로써, 그 측벽이 네거티브 기울기를 갖는 제1포토레지스트 패턴을 형성하는 공정; 상기 제1포토레지스트 패턴을 마스크로 사용하고 상기 제1절연층을 건식식각으로 오버-에치(over-etch)함으로써 그 측벽이 네거티브 기울기를 갖는 제1절연층 패턴을 형성하는 공정; 및 상기 제1절연층 패턴을 식각마스크로 적용하고 상기 도전층을 식각함으로써 상기 제1 및 제2포토레지스트 패턴보다 작은 크기의 도전층 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 미세패턴 형성방법.
- 제9항에 있어서, 상기 제2절연층의 건식식각은 MERIE 및 RIE의 방법 중에서 선택된 어느 하나로 수행하는 것을 특징으로 하는 미세패턴 형성방법.
- 제9항에 있어서, 제1절연층 패턴을 형성하는 상기 공정 후, 상기 제1절연층 패턴을 습식식각하여 제1절연층 패턴을 크기를 감소시키는 공정을 더 구비하는 것을 특징으로 하는 미세패턴 형성방법.
- 제11항에 있어서, 습식식각으로 크기가 감소된 상기 제1절연층 패턴을 상기 도전층을 패터닝하기 위한 마스크로 적용하는 것을 특징으로 하는 미세패턴 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940034500A KR0151014B1 (ko) | 1994-12-15 | 1994-12-15 | 반도체 소자 미세패턴 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940034500A KR0151014B1 (ko) | 1994-12-15 | 1994-12-15 | 반도체 소자 미세패턴 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960026272A KR960026272A (ko) | 1996-07-22 |
KR0151014B1 true KR0151014B1 (ko) | 1998-12-01 |
Family
ID=19401733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940034500A KR0151014B1 (ko) | 1994-12-15 | 1994-12-15 | 반도체 소자 미세패턴 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0151014B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990071406A (ko) * | 1998-02-26 | 1999-09-27 | 윤종용 | 반도체장치의 절연막 식각방법 |
-
1994
- 1994-12-15 KR KR1019940034500A patent/KR0151014B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR960026272A (ko) | 1996-07-22 |
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