KR20000004485A - 반도체 소자의 미세패턴 형성방법 - Google Patents

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Abstract

본 발명은 노광 기술을 이용하여 감광막 패턴을 그 하지막 식각시 동시에 패턴 선폭을 줄임으로써 0.1㎛이하의 미세패턴을 형성할 수 있도록 한 반도체 소자의 미세패턴 형성방법에 관한 것으로서, 식각대상층상에 하드 마스크용 하지층을 형성하는 단계와, 상기 하지층상에 감광물질층을 도포한 후 패터닝하여 최소의 선폭을 갖는 감광물질층 패턴을 형성하는 단계와, 상기 감광물질층 패턴과 하지층을 동시에 식각하여 상기 감광물질층 패턴의 선폭보다 작은 선폭을 갖는 하지층 패턴을 형성하는 단계와, 그리고 상기 하지층 패턴을 마스크로 이용하여 상기 식각대상층을 선택적으로 제거하여 미세패턴을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 미세패턴 형성방법
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 0.1㎛이하의 선폭을 갖는데 적당한 반도체 소자의 미세패턴 형성방법에 관한 것이다.
반도체 칩, 즉 집적회로(IC : Integrated Circuit)의 발달은 미세회로 공정의 기술과 더불어 이루어져 왔다고 하여도 과언이 아니다. 또한, 반도체 소자의 고집적화, 고성능화가 진행됨에 따라 복잡한 구조의 도입으로 반도체 기판상의 미세패턴 형성 기술에 대한 유구도가 점점 높아지고 있다.
이와 같은 미세회로 공정기술의 발달은 일정한 칩면적에 보다 많은 회로의 집적을 가능하게하여 칩의 고집적화 및 대용량화는 물론이고 지연시간의 단축을 통한 처리능력의 향상을 가져오게 하였다.
반도체 칩이 처음 개발된 1950년대에 미세회로 공정기술은 15㎛였으나, 현재는 서브 마이크론(Sub Micron)인 0.5㎛ 이하의 칩에 대한 상용화는 물론 회로 선폭이 0.35㎛ 이하의 칩도 사용화되고 있다.
특히, 기가(GICA)급 이상의 디램 공정을 원활히 진행하기 위해서는 0.2㎛ 이하의 선폭을 갖는 미세회로 패터닝 기술이 필요하고 4기가급 디램에서는 0.12㎛ 이하의 선폭을 갖는 미세회로 패터닝 기술이 필요한 것으로 알려져 있다.
지금까지 미세회로 공정기술의 발달은 2년마다 약 2배의 칩 집적화를 이루어 왔으며, 이러한 경향은 더욱 빨라질 것이다.
이러한, 미세회로 공정에 있어 가장 기본적인 기술은 리소그래피(Lithography)기술인데, 리소그래피 기술은 빛을 이용한 광 리소그래피(Photo Lithography), 전자 빔(Electron Beam) 리소그래피, X선(X-ray) 리소그래피로 분류된다.
일반적으로 설계 룰(Design Rule)이 0.7㎛ 이상인 경우 출력파장이 436㎚인 g라인 광 스터퍼(Photo Stepper)가 사용되고 있으며, 서브 마이크론(Sub-micron)인 경우 출력파장이 365㎚인 ⅰ라인 광 스터퍼가 이용되고 있다.
또한, 빛의 위상을 180° 정도 변환하여 사용하는 위상반전 마스크(Phase Shift Mask) 기술을 이용한 엑사이머(Excimer) 스터퍼가 서브-마이크론 미만의 리소그래피 기술로 이용되고 있다.
그 중에서, 광 리소그래피 기술은 자외선을 노광원으로 이용하는 기술로서 패턴의 전사를 위해 선택적으로 광을 투과시키는 포토마스크의 사용이 불가결하다.
상기한 바와 같은 포토마스크를 투과한 광은 포토레지스트에 도달한 후 포토레지스트에 잠상을 형성하고 현상공정을 거쳐 포토레지스트 패턴을 형성하게 된다. 이와 같은 포토레지스트 패턴을 마스크로 이용한 식각공정으로 소자를 원하는 패턴으로 형성할 수 있는 것이다.
포토레지스트는 빛이나 열 등 여러 형태의 에너지에 노출되었을 때 내부구조가 바뀌는 특성을 가진 혼합물로서 빛에 민감한 고분자이다. 이와 같은 포토레지스트는 양성과 음성의 두 가지 포토레지스트로 구분한다.
그 중에서 음성 포토레지스트는 광이 조사되면 광이 조사된 부분의 결합구조가 그물코 구조로 경화되고 미조사 부분은 현상공정으로 제거되는 포토레지스트이고, 양성 포토레지스트는 광이 조사된 부분의 결합구조가 허술해지는 포토레지스트이다.
이와 같은 포토레지스트 패턴을 이용한 식각패턴은 실제의 디바이스에 있어서는 여러 가지 문제가 발생할 수 있는데 그 중에서 디바이스의 표면이 복잡한 단차를 갖고 있을 경우에 단차부에서는 포토레지스트의 두께가 비정상적으로 된다거나 노광조건이 최적화하지 않는 문제 등이 발생할 수 있고 또 미세화를 위해 포토레지스트의 두께를 감소시키면 핀 홀 등이 발생하는 문제가 발생하였다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 미세패턴 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 미세패턴 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 미세패턴을 형성하고자하는 식각대상층(11)상에 하드 마스크(Hard Mask)용 하지막(12)을 형성한다.
이어, 상기 하지막(12)상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 감광막을 패터닝하여 최소의 선폭을 갖는 감광막 패턴(13)을 형성한다.
여기서 노광장비를 이용한 상기 감광막 패턴(13)의 최소 선폭은 약 0.2㎛이다.
도 1b에 도시한 바와 같이, 상기 감광막 패턴(13)에 산소(O2) 애싱(Asing) 공정을 실시하여 감광막 패턴(13)의 최소 선폭보다도 좁은 선폭을 갖도록 패터닝한다.
도 1c에 도시한 바와 같이, 상기 산소 애싱 공정에 의해 선폭이 줄어든 감광막 패턴(13)을 마스크로 이용하여 상기 하지막(12)을 선택적으로 제거하여 하지막 패턴(12a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 감광막 패턴(13)을 제거하고, 상기 하지막 패턴(12a)을 마스크로 이용하여 상기 식각대상층(11)을 선택적으로 제거하여 종래 기술의 미세패턴을 형성한다.
그러나 상기와 같은 종래 기술의 반도체 소자의 미세패턴 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 패터닝된 감광막의 선폭을 줄이기 위해 산소 애싱처리를 실시하는 등의 공정이 추가되므로 공정이 복잡하다.
둘째, 산소 애싱처리에 의해 감광막의 선폭이 감소함과 동시에 감광막의 두께도 감소하기 때문에 핀 홀 등의 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 노광 기술을 이용하여 감광막 패턴을 그 하지막 식각시 동시에 패턴 선폭을 줄임으로써 0.1㎛이하의 미세패턴을 형성할 수 있도록 한 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 미세패턴 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 미세패턴 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 식각대상층 22 : 하지막
23 : 감광막 패턴
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 미세패턴 형성방법은 식각대상층상에 하드 마스크용 하지층을 형성하는 단계와, 상기 하지층상에 감광물질층을 도포한 후 패터닝하여 최소의 선폭을 갖는 감광물질층 패턴을 형성하는 단계와, 상기 감광물질층 패턴과 하지층을 동시에 식각하여 상기 감광물질층 패턴의 선폭보다 작은 선폭을 갖는 하지층 패턴을 형성하는 단계와, 그리고 상기 하지층 패턴을 마스크로 이용하여 상기 식각대상층을 선택적으로 제거하여 미세패턴을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 미세패턴 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 미세패턴 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 식각대상층(21)상에 하드 마스크(Hard Mask)용 하지막(22)을 형성한다.
이어, 상기 하지막(22)상에 감광막을 도포한 후, 노광 및 현상공정으로 상기 감광막을 패터닝하여 최소의 선폭을 갖는 감광막 패턴(23)을 형성한다.
여기서 상기 최소의 선폭은 노광장비를 이용하여 줄일 수 있는 최소한의 선폭으로서 약 0.2㎛이다.
도 2b에 도시한 바와 같이, 상기 최소의 선폭을 갖는 감광막 패턴(23) 및 하지막(22)을 동시에 식각하여 감광막 패턴(23)의 선폭보다 작은 하지막 패턴(22a)을 형성한다.
여기서 상기 감광막 패턴(23)의 선폭보다 작은 하지막 패턴(22a)을 형성하기 위한 식각장비는 RIE(Reactive Ion Etcher), MERIE(Magnetically Enhanced Reactive Ion Etcher), HDP(High Density Plasma Etcher) 등 플라즈마내 이온 밀도(Ion Density)와 이온 에너지(Ion Energy)를 의존적으로 혹은 독립적으로 조절할 수 있는 식각장비를 사용한다.
그리고 상기 HDP중 할로겐 타입(Helicon Type) 식각을 사용할 경우, 식각단계에서 CF4, CHF3, Ar의 혼합 가스를 사용하고, CHF3에 대한 CF4가스는 10~50%을 사용할 때 선폭감소가 0.02~0.1㎛가 발생하며, 소스 파워(Source Power)를 1000~2500W 범위에서 사용하여 0.01~0.05㎛의 선폭감소가 발생하고, 바이어스 파워(Bias Power)를 200~1000W 범위에서 사용하여 0.01~0.05㎛의 선폭감소가 발생하며, 챔버 압력(Chamber Pressure)을 1~10mT 범위에서 사용하여 0.01~0.07㎛의 감소가 발생하고, 챔버 온도를 -10~50℃범위에서 사용한다.
도 2c에 도시한 바와 같이, 상기 감광막 패턴(23)을 제거하고, 상기 하지막 패턴(22a)을 마스크로 이용하여 상기 식각대상층(21)을 선택적으로 제거하여 0.1㎛ 이하의 선폭을 갖는 미세패턴을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 미세패턴 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 감광막과 그 하지막이 동시에 선폭이 감소하는 형태로 식각이 되기 때문에 감광막 선폭을 줄이는 공정이 필요하지 않아 공정을 간소화시킬 수 있다.
둘째, 종래에는 선폭을 줄이는 과정에서 감광막 두께가 감소하여 하지막과 핀 홀 등의 문제가 발생하지만 하지막 식각시 동시에 선폭을 줄어들기 때문에 하지막과 핀 홀 등의 문제를 해결할 수 있다.

Claims (4)

  1. 식각대상층상에 하드 마스크용 하지층을 형성하는 단계;
    상기 하지층상에 감광물질층을 도포한 후 패터닝하여 최소의 선폭을 갖는 감광물질층 패턴을 형성하는 단계;
    상기 감광물질층 패턴과 하지층을 동시에 식각하여 상기 감광물질층 패턴의 선폭보다 작은 선폭을 갖는 하지층 패턴을 형성하는 단계;
    상기 하지층 패턴을 마스크로 이용하여 상기 식각대상층을 선택적으로 제거하여 미세패턴을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 감광물질층 패턴의 선폭보다 작은 하지막 패턴을 형성하기 위한 식각장비는 RIE, MERIE, HDP 등 플라즈마내 이온 밀도와 이온 에너지를 의존적으로 혹은 독립적으로 조절할 수 있는 식각장비를 사용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 HDP중 할로겐 타입 식각을 사용할 경우, 식각단계에서 CF4, CHF3, Ar의 혼합 가스를 사용하고, CHF3에 대한 CF4가스는 10~50%을 사용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
  4. 제 2 항에 있어서,
    상기 HDP중 할로겐 타입 식각을 사용할 경우, 소스 파워를 1000~2500W 범위에서 사용하고, 바이어스 파워를 200~1000W 범위에서 사용하며, 챔버 압력을 1~10mT 범위에서 사용하고, 챔버 온도를 -10~50℃범위에서 사용하는 것을 특징으로 하는 반도체 소자의 미세패턴 형성방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230233A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 半導体装置の製造方法
US6537866B1 (en) * 2000-10-18 2003-03-25 Advanced Micro Devices, Inc. Method of forming narrow insulating spacers for use in reducing minimum component size
US6708574B2 (en) * 2002-05-24 2004-03-23 Agere Systems, Inc. Abnormal photoresist line/space profile detection through signal processing of metrology waveform

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910010043B1 (ko) * 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
JPH0590224A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
US5302240A (en) * 1991-01-22 1994-04-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5753418A (en) 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US6071824A (en) * 1997-09-25 2000-06-06 Advanced Micro Devices, Inc. Method and system for patterning to enhance performance of a metal layer of a semiconductor device
US6027861A (en) * 1998-03-20 2000-02-22 Taiwan Semiconductor Manufacturing Company VLSIC patterning process
US6093973A (en) * 1998-09-30 2000-07-25 Advanced Micro Devices, Inc. Hard mask for metal patterning
TW391051B (en) * 1998-11-06 2000-05-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure
US6090674A (en) * 1998-11-09 2000-07-18 Taiwan Semiconductor Manufacturing Company Method of forming a hole in the sub quarter micron range
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension

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US6316166B1 (en) 2001-11-13

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