JPH0590224A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0590224A
JPH0590224A JP4003372A JP337292A JPH0590224A JP H0590224 A JPH0590224 A JP H0590224A JP 4003372 A JP4003372 A JP 4003372A JP 337292 A JP337292 A JP 337292A JP H0590224 A JPH0590224 A JP H0590224A
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etching
pattern
carbon film
resist
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Masaru Hori
勝 堀
Hiroyuki Yano
博之 矢野
Keiji Horioka
啓治 堀岡
Haruo Okano
晴雄 岡野
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Toshiba Corp
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Abstract

(57)【要約】 【目的】 ドライエッチングによる高精度の加工を可能
とし、配線,キャパシタ等のデバイスの信頼性を向上さ
せることを目的とする。 【構成】 Si基板11の表面にAlSiCu等の膜1
3を有する被処理基体表面上に炭素膜14を被着した
後、この炭素膜14上に所定パターンのレジスト15を
形成し、このレジスト15をマスクとして炭素膜14を
パターニングし、しかるのち炭素膜14をマスクとして
高密度プラズマを用いて膜13を選択的にドライエッチ
ングすることを特徴としている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路等の半
導体装置の製造方法に係わり、特にドライエッチング工
程の改良をはかった半導体装置の製造方法に関する。
【0002】
【従来の技術】近年、半導体集積回路の進歩に伴い素子
の微細化は進む一方であり、パターン寸法の高精度化へ
の要求が高まっている。一般に、半導体集積回路はシリ
コン基板等の半導体基板上に所定のパターンの酸化シリ
コン等の絶縁性薄膜や、多結晶シリコン,アルミニウ
ム,銅,タングステン,シリサイド等の導電性薄膜等を
積層することによって形成される。
【0003】これらの薄膜を所望のパターンに加工する
ための技術として、この薄膜上に感光性のレジストを塗
布した後、光や紫外線で所望のパターンにレジストを露
光し、現像によって露光部又は未露光部を選択的に除去
することによりレジストにパターンを形成するリソグラ
フィ技術、次にこのレジストパターンをマスクとして下
地の薄膜をエッチング加工するドライエッチング技術、
さらにこのレジストを除去する剥離技術が用いられてい
る。
【0004】しかし、半導体素子の集積度の増大に伴
い、要求されるパターンの最小寸法及び寸法精度は小さ
くなる一方であり、最近では0.5μm以下の微細パタ
ーンの形成が必要となっている。このような微細領域の
パターンに対応するためには、上述したパターン形成の
ための技術に種々な問題が生じ、大幅な技術の向上が必
要とされる。
【0005】以下に、これらの問題について具体的に説
明する。
【0006】現在、微細なレジストパターンを用いて、
下地の薄膜を加工する一つの方法として、プラズマを用
いるRIE技術が広く用いられている。この方法は、例
えば一対の平行平板電極を具備した真空容器内に被加工
膜の堆積された基板を入れ、容器内を真空に引いた後、
ハロゲン元素等を含有する反応性のガスを導入し、高周
波電力の印加による放電によってガスをプラズマ化し、
発生したプラズマを用いて被加工膜をエッチングする方
法である。
【0007】このエッチング方法によれば、プラズマ中
の各種の粒子のうち、イオンが電極表面のイオンシース
に発生する直流電界によって加速され、大きなエネルギ
ーを持って被加工膜を衝撃し、イオン促進化学反応を起
こす。このため、エッチングはイオンの入射方向に進
み、アンダーカットのない方向性エッチングが可能とな
る。
【0008】しかし、このイオン衝撃によってあらゆる
材料が励起又は活性化されるため、ラジカルだけを利用
するエッチングに比べると、物質固有の反応性の差がで
にくく、一般に材料の違いによるエッチング速度の比、
即ち選択比が小さいことがある。例えば、Alのエッチ
ングではレジストのエッチング速度が大きいため、パタ
ーン変換差が大きく高精度にパターンを形成できない。
さらに、段差形状部ではレジストの膜厚が薄くなるため
に、配線部分がエッチングされて配線切れが生じる等の
問題がある。
【0009】この問題を解決するために、例えばAlの
エッチングにおいて、Al上に多層レジストを形成し、
高アスペクト比を有するパターンを形成し、これをマス
クとしてAlをエッチングする方法がある。
【0010】多層レジストにおいては、例えば3層レジ
ストプロセスの場合、まず凹凸のある基板上に有機質の
薄膜を塗布して平坦化する。次いで、中間層としてシリ
コン酸化物等の無機薄膜を形成する。そして、上層のレ
ジストを塗布し、通常のリソグラフィ手段により最上層
レジストパターンを形成する。このようにして3層のレ
ジストを形成した後、最上層レジストパターンをマスク
として、ハロゲンを含有するガスをエッチングガスとし
て用いた反応性イオンエッチング等の異方性エッチング
により中間層をエッチングし、続いて酸素を含むガスを
用いて下層の平坦化層をエッチングしてレジストパター
ンを転写する。
【0011】従って、3層レジスト法では、下層レジス
トにより基板平坦化が行われ、上層の高解像のレジスト
を用いてこれをパターンニングすることにより、下地の
凹凸の影響を受けることなく、良好に露光現像を行うこ
とができ、高解像で寸法精度の良いレジストパターンを
形成することができる。しかしながら、3層レジストで
は、工程数が極めて複雑であり、コストが増大する。高
アスペクト比であるため、被加工層のエッチング時にマ
イクロローディング効果が生じ、パターン線幅にエッチ
ング速度が大きく依存する等の問題が生じる。
【0012】ところで、このような多層レジストの最大
の問題は、これらの多層レジスト構造における無機薄膜
等のマスクの剥離が困難な点にある。
【0013】通常、マスクの剥離工程では、レジストを
下地の材料に応じて硫酸や過酸化水素水等を用いて溶解
せしめるか、或いは酸素ガスを用いたプラズマアッシン
グ法により除去するのが一般的である。しかし、上述し
た多層レジスト法により形成したマスクは、シリコン酸
化膜等の無機薄膜層を含有している。このために、上記
に示したようなマスク剥離手段で除去できるのは、有機
質の薄膜のみであり、無機系のマスクは除去するのが極
めて困難である。
【0014】また、これらの無機質のマスクを弗素や塩
素等のハロゲンを含んだガス等を用いてドライエッチン
グにより除去することは可能であるが、同時に下地の被
処理基板のシリコン酸化膜やシリコン或いはAl等まで
がダメージを受けてしまうという問題があった。
【0015】さらに、マスク材料として絶縁性膜を用い
た場合、プラズマを用いたエッチング方法においては、
プラズマ中のイオンと電子が入射される。これらのイオ
ンや電子により、マスクには電荷が蓄積される(チャー
ジアップ)。例えば、マスクパターンに対して電子が斜
めから入射すると片方の壁にだけ当たるため、左右のマ
スクパターンの壁に蓄積される電荷が相異なってくる。
このような電荷の非対称が生ずると、壁の左右方向に新
たに生じた電界がイオンに作用して運動方向を曲げ、形
状の異方性を劣化させてしまうという問題があり、微細
なパターンを高精度にエッチングすることを困難にす
る。
【0016】また、金属材料、特にAlSiCu等をエ
ッチングする場合、エッチングマスクであるレジスト膜
を剥離した後、放置すると腐食(コロージョン)が生
じ、デバイス特性を劣化させるという問題が生じ、高信
頼性を有したデバイス作成が困難であった。
【0017】一方、マスク材料として炭素膜を用い、ド
ライエッチングを行う方法が提案されている(例えば特
開昭58−212136号公報)。この技術は、炭素膜
の耐エッチング性が高いことに基づき、エッチングマス
クとして耐エッチング性に優れている炭素膜を用い、A
lのドライエッチングを行ったものである。しかしなが
ら、このような炭素膜は、レジストに対するエッチング
選択比が小さいという問題がある。
【0018】半導体素子の微細化に対応するためには、
露光波長を短くして解像度を上げることにより微細パタ
−ンを形成するリソグラフィ−技術が必要である。しか
し、このようなリソグラフィ−技術では、露光波長が短
くなるに従って焦点深度が浅くなり、レジストの膜厚を
薄くする必要がある。従って、レジストパタ−ンをマス
クとして用いて充分な膜厚の炭素膜の加工を行なうこと
は困難であり、レジストパタ−ンをマスクとして用いて
炭素膜をドライエッチング技術により加工し、得られた
炭素膜パタ−ンをマスクとして用いてAlのドライエッ
チングを行なう場合、炭素膜の膜厚は、レジストパタ−
ンの膜厚より充分薄いことが要求される。従って、炭素
膜をマスクとして用いた場合、通常の反応性イオンエッ
チングでは、被処理基体とプラズマとの間に印加される
直流電圧(Vdc)が高く、Alのエッチングが終了する
前に炭素膜はエッチングされてしまい、高精度の加工は
困難であった。
【0019】炭素膜とAl又はSiとの選択比を更に大
きくするために、例えば圧力を高くし、Vdcを小さくす
ると、炭素膜のエッチング速度は低下するが、Al又は
Siとエッチング種である塩素又は臭素の分子や原子と
が容易に反応するため、パタ−ン側壁部にサイドエッチ
ングが生じ、垂直又はテ−パ−形状の加工が困難とな
る。エッチング速度のパタ−ン寸法依存性(マイクロロ
−ディング効果)が顕著となり、高精度のエッチングが
困難となる。また、パタ−ン側壁部での塩素又は臭素の
分子や原子との反応を抑制するために、エッチング圧力
を低くすると、Vdcが大きくなり、選択比が小さくなっ
たり、Al又はSiのエッチング速度が低下したり、放
電が維持出来なくなるなどの問題が生じる。
【0020】
【発明が解決しようとする課題】このように従来、反応
性イオンエッチング技術により、Al、Al合金膜又は
Si膜を異方的に加工する際には、次のような問題があ
った。
【0021】即ち、有機材料からなるレジストマスクの
Al、Al合金膜、又はSi膜に対するドライエッチン
グ選択比が小さいため、加工中のレジストマスクの膜減
りが激しく、高精度のパターンを得ることができない。
【0022】また、レジストマスクでは、アスペクト比
が高くなり、エッチング速度のパタ−ン寸法依存性(マ
イクロロ−ディング効果)が顕著となり、高精度のエッ
チングが困難となる。更に、エッチングマスクとして用
いた後の剥離を容易に行うことが出来ないことがある。
【0023】マスク材料が有機質等の絶縁性膜の場合に
おいては、プラズマ中でこれらの膜中に入射するイオン
と電子のバランスによりマスク中に蓄積される電荷量に
より、マスクパターンがチャージアップし、これによ
り、イオンの入射方向が曲げられるために、微細なパタ
ーンを高精度に加工できない。
【0024】有機質膜をマスク材料として用いた場合に
は、膜中に不純物が含有されているために、反応性イオ
ンエッチング中にこれらの不純物がプラズマ中に混入
し、Al、Al合金膜、又はSi膜が汚染される。特
に、汚染に誘起された腐食(コロージョン)が生じると
いう問題がある。
【0025】更にまた、マスク材料として耐エッチング
性の大きな炭素膜を用いてAlやAl合金膜のドライエ
ッチングを行なう場合、レジストと炭素膜とのエッチン
グ選択比が小さいため、充分な膜厚の炭素膜を加工する
ことが出来ず、エッチング圧力を高くして炭素膜とAl
又はSiとの選択比を大きくすると、パタ−ン側壁部に
サイドエッチングが生じ、垂直又はテ−パ−形状の加工
が困難となったり、マイクロフロ−ディング効果が顕著
となる。一方、エッチング圧力を低くすると、Al又は
Siのエッチング速度が低下したり、放電が維持出来な
くなるなどの問題が生じる。
【0026】本発明は、以上のような事情を考慮してな
されたもので、Al、Al合金又はSi膜を異方性エッ
チングする際の、レジストマスクに起因する種々の問題
を解決し、高精度のパタ−ンの形成を可能とする半導体
装置の製造方法を提供することを目的とする。
【0027】
【課題を解決するための手段】本発明の骨子は、被加工
膜上にドライエッチングのエッチングマスクとして、炭
素膜パタ−ンを形成し、この炭素膜パタ−ンをマスクと
して用いて、高密度プラズマを用いて、被加工膜を異方
的にドライエッチングすることにある。
【0028】即ち、本発明(請求項1)は、被処理基体
表面上に炭素膜を被着する工程と、前記炭素膜上にマス
クパタ−ンを形成する工程と、前記マスクパターンに沿
って前記炭素膜をエッチングして炭素膜パタ−ンを形成
する工程と、高周波と磁界、マイクロ波、電子ビ−ム、
27MHz以上の高周波、又は誘導結合型方式による高
周波の印加により形成された高密度プラズマを用いて、
前記炭素膜パターンに沿って前記被処理基体を異方的に
ドライエッチングする工程とを具備することを特徴とす
る半導体装置の製造方法を提供する。
【0029】また、本発明(請求項2)は、アルミニウ
ムを主成分とする層を表面に有する被処理基体表面上に
炭素膜を被着する工程と、前記炭素膜上にマスクパタ−
ンを形成する工程と、前記マスクパターンに沿って前記
炭素膜をエッチングして炭素膜パタ−ンを形成する工程
と、高周波と磁界、マイクロ波、電子ビ−ム、27MH
z以上の高周波、又は誘導結合型方式による高周波の印
加により形成された高密度プラズマを用い、このプラズ
マと前記被処理基体との間の直流電圧が200V未満で
ある条件で、前記炭素膜パターンに沿って前記被処理基
体を異方的にドライエッチングする工程とを具備するこ
とを特徴とする半導体装置の製造方法を提供する。
【0030】なお、この場合、ドライエッチングは、エ
ッチングガスとして塩素を主成分とするガスを用いて行
われることが好ましい。
【0031】更に、本発明(請求項4)は、シリコンを
主成分とする層を表面に有する被処理基体表面上に炭素
膜を被着する工程と、前記炭素膜上にマスクパタ−ンを
形成する工程と、前記マスクパターンに沿って前記炭素
膜をエッチングして炭素膜パタ−ンを形成する工程と、
高周波と磁界、マイクロ波、電子ビ−ム、27MHz以
上の高周波、又は誘導結合型方式による高周波の印加に
より形成された高密度プラズマを用い、このプラズマと
前記被処理基体との間の直流電圧が100V以下である
条件で、前記炭素膜パターンに沿って前記被処理基体を
異方的にドライエッチングする工程とを具備することを
特徴とする半導体装置の製造方法を提供する。
【0032】なお、この場合、ドライエッチングは、エ
ッチングガスとして塩素又は臭素を主成分とするガスを
用いて行われることが好ましい。
【0033】ここで、本発明における望ましい実施態様
としては、次のものが上げられる。
【0034】(1) 炭素膜のエッチング工程において、
エッチングガスとして、酸素,水素,ネオン,アルゴ
ン,クリプトン,キセノンなどの不活性ガス或いは窒素
或いはSF6 ,CF4 等のハロゲンガスのいずれかのガ
スを用いること。
【0035】(2) 被処理基体の温度は、−100℃以
上50℃以下の範囲で温度制御されること。
【0036】(3) 炭素膜は、スパッタリング法、真空
蒸着法、或いはCVD法により成膜すること。
【0037】(4) 被処理基体の異方性エッチング工程
後、該基体を真空容器内に設置し、酸素ガスを含むエッ
チングガスを用いて、炭素膜を除去する工程を含むこ
と。
【0038】(5) 被処理基体として、Al、又はAl
合金膜を用い、レジストを剥離する工程後、エッチング
ガスとして塩素又は臭素を含むガスを用いて、被処理基
体を異方的にエッチングすること。
【0039】(6) 被処理基体として、Al又はAl合
金膜を用い、カ−ボンを被着する工程前、被処理基体を
酸素ガスを用いてプラズマ処理すること。
【0040】(7)レジストパターンを剥離する手段とし
て被処理基体を真空容器内に設置し、該容器とは別の領
域で、少なくとも弗素元素を含むガスと酸素ガスからな
る混合ガスを励起し、励起により生成される活性種を真
空容器内に供給するダウンフローエッチングを用いるこ
と。
【0041】(8)有機質薄膜よりなる所定のマスクパタ
ーンにおいて、該有機質薄膜にはハロゲンが含有されて
いること。
【0042】
【作用】本発明において、炭素膜のドライエッチング耐
性を調べるために、通常の真空容器内に設置された一対
の平行平板電極を有する反応性イオンエッチング装置、
及びマグネトロンを載置した一対の平行平板電極を有す
る反応性イオンエッチング装置により、塩素と三塩化硼
素の混合ガス、塩素又は臭化水素を用い、エッチングガ
ス圧、高周波電力密度、及び基板温度を変化させ、炭素
膜、AlSiCu膜,Si膜のエッチング速度を測定し
た。
【0043】上記実験の結果、炭素膜とレジストは、エ
ッチングガス圧が低いほど、又は高周波電力密度が大き
いほど、エッチング速度が大きくなることが判明した。
また、基板温度依存性は小さいことがわかった。一方、
AlSiCu膜及びSi膜は、エッチング圧力が高い程
エッチング速度が大きくなる。高周波電力密度に対して
は、AlSiCu膜は大きな変化が観測されなかった
が、Si膜は高周波電力密度が大きいほど、エッチング
速度が大きくなることがわかった。従って、高周波電力
密度が小さいほど、又はエッチング圧力が高いほど、炭
素膜とレジストに対するAlSiCu膜又はSi膜のエ
ッチング選択比を大きくすることが可能である。
【0044】更に、エッチング特性を詳細に調べるため
に、高周波電力密度を変化させながらプラズマと基板と
に印加される直流電圧とエッチング速度との関係を調べ
たところ、塩素又は臭素に対して、炭素膜のエッチング
速度は、直流電圧0〜100Vまでは全くエッチングさ
れず、100V近辺から直流電圧の増加とともにエッチ
ング速度も増加することがわかった。一方、レジスト又
はSi膜のエッチング速度は、直流電圧の増加とともに
直線的に増加することがわかった。なお、また、塩素と
三塩化ホウ素との混合ガスについては、炭素膜のエッチ
ング速度は、直流電圧0〜70Vまでは全くエッチング
されず、70V近辺から直流電圧の増加とともにエッチ
ング速度も増加することがわかった。AlSiCu膜の
エッチング速度は、直流電圧の増加に対し、大きくは変
化しない。
【0045】従って、直流電圧0〜250V付近では、
レジストに対するAlSiCu膜又はSi膜の選択比
は、約1.5〜3とほぼ一定であるのに対し、炭素膜に
対するAlSiCu膜又はSi膜の選択比は、5〜無限
大とすることが可能である。
【0046】通常の一対の平行平板電極を有する反応性
イオンエッチング装置では、圧力が高くなるに従って直
流電圧も小さくなるため、炭素膜に対するAlSiCu
膜の選択比は大きくなる。しかし、Al又はSi膜と、
エッチング種である塩素又は臭素の分子又は原子との反
応が容易に進行するため、パタ−ン側壁部にサイドエッ
チングが生じ、垂直又はテ−パ形状の加工が出来なくな
る。
【0047】更に、エッチング速度のパタ−ン寸法依存
性(マイクロロ−ディング効果)が顕著となり、高精度
のエッチングは困難となった。従って、パタ−ン側壁部
での塩素又は臭素の分子又は原子との反応を抑制するた
め、エッチング圧力を低くする必要がある。
【0048】これに対し、マグネトロンを載置した一対
の平行平板電極を有する反応性イオンエッチングでは、
低圧力領域でも放電を維持することが出来、大きな選択
比を得ることが可能である。
【0049】
【実施例】以下、本発明の各実施例について、図面を参
照して説明する。
【0050】〈実施例1〉図1は、本発明の一実施例方
法に係わるAl合金膜パターンの形成工程を示す断面図
である。
【0051】まず、図1(a)に示すように、Si基板
11上にSiO2 膜12を形成し、このSiO2 膜12
上にAlSiCu(Si濃度1wt%、Cu濃度0.5
wt%)膜13を0.8μm堆積する。次いで、図1
(b)に示す如く、膜13上に炭素膜14(膜厚300
nm)を形成する。
【0052】ここで、炭素膜14はマグネトロンスパッ
タリング装置にて堆積した。スパッタリング前の真空度
は10-8Torr台であり、スパッタリングガスとしてAr
ガスを用い、Arガスを真空度が5×10-3Torrとなる
まで導入した後、高周波電力1kWで炭素ターゲットを
Arイオンにてスパッタリングすることにより堆積し
た。堆積膜の厚さは、スパッタリング時間を変化させる
ことにより制御可能であった。しかし、AlSiCu膜
13上に上記方法にて炭素膜14を形成したところ、S
i基板に炭素膜14が剥れるという現象が生じた。
【0053】そこで、AlSiCu膜13と炭素膜14
との密着性を向上させるために、炭素膜堆積前に、Al
SiCu膜表面を酸素ガスを用いたプラズマに晒すこと
により、AlSiCu膜表面の改質を行った。酸素ガス
プラズマ処理をしたAlSiCu膜と処理をしないAl
SiCu膜とをオージェ電子分光法(AES)により分
析したところ、プラズマ処理を実施したAlSiCu膜
では表面の酸素濃度の増大が観察された。
【0054】このように酸素ガスプラズマ処理を施した
AlSiCu膜13上に、前述した如く同一条件にて、
炭素膜14(200nm厚)の堆積を行った。炭素膜1
4の堆積後、膜の剥がれを観察したところ、Si基板1
1上全域に渡って、炭素膜14の剥がれは見当たらなか
った。形成した炭素膜14の結晶構造を明らかにするた
め、X線回析法(XRD)による膜分析を行ったとこ
ろ、膜は非晶質構造であることが判明した。さらに、二
次イオン質量分析法(SIMS)により、形成した炭素
膜14を分析したところ、炭素以外の他の不純物原子
は、膜中にてAES法の検出感度以下であることが判明
した。
【0055】次いで、図1(c)に示すように、炭素膜
14上にノボラック系のフォトレジスト15(膜厚1.
3μm)を塗布し、通常のリソグラフィ技術を用いて、
レジスト15を露光し、続いて、図1(d)に示す如
く、レジスト15を現像して、0.5μmのラインアン
ドスペ−スのレジストパターン15aを形成した。この
図1(d)に示す工程では、現像液として、アルカリ性
有機溶剤を用いたが、現像時に炭素膜14の溶出,剥離
などの問題は生じなかった。
【0056】次いで、図1(e)及び(f)に示すよう
に、レジストパターン15aをマスクとして用いて、R
IEにて、炭素膜14及びAlSiCu膜13を選択エ
ッチングし、炭素膜パタ−ン14a及びAlSiCu膜
パタ−ン13aを形成した。
【0057】次に、図1(e)及び(f)の工程につい
て詳細に説明する。
【0058】まず、図2を用いて、この実施例に適用し
たドライエッチング装置から説明する。
【0059】この装置は、エッチング室20,導入用予
備室30及び排出用予備室40から構成されており、エ
ッチング室20と導入用予備室30及び排出用予備室4
0との間は、ゲートバルブ31及び41によりそれぞれ
仕切られている。そして、エッチング室20を真空に保
持したまま、導入用予備室30に配置されたゲートバル
ブ32から被処理基体を導入し、排出用予備室40に配
置されたゲートバルブ42から被処理基体を排出するこ
とにより、大気中の水分や酸素等の悪影響を避けること
ができるようになっている。また、予備室30,40内
には、基板載置台33及び43がそれぞれ設置されてい
る。
【0060】エッチング室20は、真空容器20a内に
配置された被処理基板21を載置するための第1の電極
22と、この第1の電極22に13.56MHzの高周
波電力を印加すべく、ブロッキングキャパシタ29を介
して接続された高周波電源24と、第1の電極22を冷
却し、被処理基板21の基板温度を所望の温度に制御す
るための冷却管25とを具備している。一方、加熱する
場合は管25に加熱状態の流体を流すようになってい
る。
【0061】また、塩素ガス(Cl2 )供給ライン28
a,三塩化硼素(BCl3 )供給ライン28b,臭化水
素ガス(HBr)供給ライン28c,酸素ガス(O2
供給ライン28d,不活性ガス(He、Ar或いはK
r)供給ライン28e及び水素ガス(H2 )供給ライン
28fから、真空容器20a内にCl2 ,BCl3 ,H
Br,O2 ,H2 ,He(或いはAr,Kr)を導入し
つつ、第1の電極22と第2の電極を兼ねた真空容器2
0aの内壁(上壁)との間に高周波電圧が印加されるよ
うになっている。
【0062】ここで、真空容器20aはアースに接続さ
れている。ガス供給ライン28a〜28fは、各々バル
ブと流量調整器29a〜29fを具備し、流量及びガス
圧を所望の値に調整できるようになっている。
【0063】また、真空容器20aの第2の電極部分の
上方には、サマリウムコバルト(Sm−Co)製の永久
磁石26が設置されており、モータにより回転軸27の
まわりで偏心回転せしめられ、この永久磁石26の発す
る50〜500ガウスの磁界により10-3Torr台、又は
それ以下の高真空でも高密度のプラズマを発生維持する
ことが可能となるように構成されている。このようにし
て生成された高密度プラズマから大量のイオンが引出さ
れ、被処理基板21に照射されエッチングが行われる。
ここでは、被処理基板21と永久磁石26との間隔を2
8mmとし、被処理基板21表面の磁場強度を150ガ
ウスに設定した。
【0064】次に、上述のドライエッチング装置を使用
し、図1(e)に示す如く、エッチングガスとしてO2
或いはH2 を用いて、被エッチング材料である炭素膜1
4をレジストパターン15aをマスクとしてエッチング
した例を説明する。
【0065】まず、エッチングガスにO2 を用い、基板
温度を変化させて、図1(e)に示す如く、炭素膜14
をエッチングした。エッチング条件はO2 ガス(流量1
00SCCM)圧力は1.5Paとし、高周波電力を1.7
W/cm2 印加するようにした。
【0066】基板温度を−50℃に保持した場合、炭素
膜14が約300nm/分の速度でエッチングされたの
に対して、レジスト15aは1μm/分であり、炭素膜
14とレジストパタ−ン15aとの選択比は約0.3で
ある。また、エッチングされた炭素膜パタ−ン14aの
形状をSEMにて観察したところ、図3(a)に示す如
く、ほぼ垂直形状が得られた。
【0067】一方、基板温度を70℃に保持した場合、
炭素膜14とレジストパタ−ン15aの選択比は約0.
3であり、基板温度を−50℃の場合とほぼ同じである
のに対して、エッチングした炭素膜パタ−ン14aの形
状をSEMにて観察したところ、炭素膜パタ−ン14a
は図3(b)に示す如くテーパ形状であることが判明し
た。
【0068】これは、図3(b)に示すように、炭素膜
パタ−ン14a上に残存するレジストパターン15aに
サイドエッチングが生じ、このサイドエッチングにより
レジストパターン15aが細るためである。つまり、基
板温度を低温にした場合においては、レジスト15のサ
イドエッチング量が著しく抑制されるために、炭素膜1
4をほぼ垂直にエッチング可能であることが判った。
【0069】レジストパタ−ン15aのサイドエッチン
グ量は、O2 RIE中にレジストパターンの側壁に入射
する酸素イオン及び酸素ラジカル量とレジストとの反応
速度、或いは反応生成物の脱離量により決定される。基
板温度を低温にすることにより、反応速度の低下、側壁
からの反応生成物の脱離量の低下、さらには側壁保護膜
等の形成などが生じ、レジストのサイドエッチング量が
抑制されると考えられる。種々のガスを用い、レジスト
をエッチングした結果、H2 ガスを用いることによっ
て、比較的高温でしかも、炭素膜とレジストとの選択比
が向上する現象が見い出された。
【0070】上述のドライエッチング装置を用いて、エ
ッチングガスとしてH2 (総量100SCCM)圧力1.5
Pa、高周波電力1.7W/cm2 、基板温度25℃に
保持して、レジスト15をマスクとして、炭素膜14の
選択エッチングを行った。このとき、炭素膜14が33
nm/分でエッチングされるのに対して、レジストパタ
−ン15aのエッチング速度は67nm/分であった。
従って、炭素膜14とレジストパタ−ン15aとの選択
比は約0.5であった。また、エッチング後のパターン
形状をSEMにより観察したところ、レジストパターン
15aにサイドエッチングは生じなく、且つ炭素膜パタ
−ン14aも図3(a)に示すようにほぼ垂直であるこ
とが判明した。
【0071】また、エッチングガスとして不活性ガスを
用い、スパッタ効果により炭素膜14をエッチングした
例について説明する。上述のドライエッチング装置を用
い、エッチングガスとしてAr(総量100SCCM)圧力
1.5Pa、高周波電力1.7W/cm2 、基板温度2
5℃で、レジストパタ−ン15aをマスクとして炭素膜
14のエッチングを行った。
【0072】このとき、炭素膜14は40nm/分でス
パッタエッチングされるのに対し、レジストパタ−ン1
5aのエッチング速度は100nm/分であった。従っ
て、炭素膜14とレジストパタ−ン15aとの選択比は
0.4であった。また、エッチング後のパターン形状を
SEMにより観察したところ、レジストパターン15a
にサイドエッチングが生じず、且つ炭素膜14も垂直に
加工されることが可能であった。これは、不活性ガスを
用いた場合、スパッタ効果によりエッチングが進行する
ため、垂直形状の炭素膜14の加工が可能となると考え
られる。
【0073】本実施例では、炭素のエッチング速度が比
較的速いO2 ガスを用いた反応性イオンエッチングによ
り炭素膜14を加工し、炭素膜パタ−ン14aを形成し
た。
【0074】上述の如く、O2 ガスを用いた場合、炭素
膜のエッチング速度は、レジストのエッチング速度の約
0.3倍であるため、上記反応性イオンエッチングによ
りマイクロロ−ディング効果等を考慮してオ−バ−エッ
チングを行なうと、炭素膜厚200mm、レジスト膜厚
1.3μmの場合、レジストの残膜厚は約0.5μm程
度であった。
【0075】次いで、図1(f)に示す如く、レジスト
パターン15a及び炭素膜パタ−ン14aをエッチング
マスクとして用いて、AlSiCu膜13の選択エッチ
ングを行った。このAlSiCu膜13のエッチングに
おいても、前述した図2に示すドライエッチング装置を
用いた。エッチング条件は、基板温度を50℃に保持
し、エッチングガスとしてCl2 とBCl3 との混合ガ
ス(流量100SCCM)を用いた。エッチング圧力は例え
ば4.0Pa以下で、ここでは2.0Pa、RF電力
は、0.8W/cm2 から3W/cm2 まで変化させ
た。
【0076】図4は、RF電力密度を変化させてCl2
とBCl3 の混合ガスを用いて々の膜をエッチングし
た場合の、プラズマと基板とに印加される陰極降下電
圧、即ち直流電圧(Vdc)とエッチング速度との関係
を測定した結果を示す図である。
【0077】図4から、RF印加電力0.8W/cm2
(Vdc:100V)にて、AlSiCu膜13のエッ
チング速度が約330nm/分、炭素膜14のエッチン
グ速度は、約25nm/分であり、AlSiCu膜13
と炭素膜14との選択比は約13であることがわかる。
一方、AlSiCu膜13とレジスト15との選択比は
約3である。
【0078】次に、エッチングしたAlSiCu膜パタ
−ン13aの形状をSEMにより評価たところ、テーパ
角88°のテーパ形状であることが判った。また、テー
パ形状は、RF印加電力密度の増大とともに大きく(テ
ーパ角度が小さく)なることが分った。
【0079】また、RF印加電力1.3W/cm2 (V
dc:150V)以上でレジストパタ−ン15aをマス
クとして用いてエッチングして得たAlSiCu膜パタ
−ン13aにおいては、20%のオ−バ−エッチング
後、AlSiCu膜パタ−ン13a上にレジストパタ−
ン15aは残存していないことが、上記同様SEMによ
り確認された。
【0080】比較のため、炭素膜を形成しないでAlS
iCu膜13上にレジスト膜15(膜厚1.3μm)を
形成し、このレジスト膜15を露光、現像し、0.4μ
mラインアンドスペ−スのパタ−ンを形成した。次い
で、前述したマグネトロンを載置したドライエッチング
装置を用いて、レジストパタ−ン15aをマスクとして
用いて、直流電圧(Vdc)を変化させて、AlSiC
u膜13エッチングした。
【0081】炭素膜14の膜厚をtc、レジスト膜15
の膜厚をtR とし、炭素膜14の加工時の炭素膜のレジ
ストに対するエッチング選択比をk(炭素/レジスト)
とする。そして、AlSiCu膜13のエッチング時に
おけるAlSiCu膜と炭素膜、レジスト膜とのエッチ
ング選択比をそれぞれSc(AlSiCu/レジスト)
とする。すると、炭素膜14加工時にはレジストはtc
/kだけ膜厚が減少するから、この分だけレジストをマ
スクとした比較例のほうがレジスト膜が厚く残っている
とすると、AlSiCu膜のエッチング時にtc・Sc
>tc・1/k・SR 、即ちSc>1/k・SR という
条件を満たせば、レジスト膜厚を同じにした場合、炭素
膜を介在させたほうがマスク性が向上することになる。
【0082】O2 ガスを用いた反応性イオンエッチング
により炭素膜14を加工する工程においては、炭素膜の
エッチング速度はレジストのエッチング速度の約0.3
倍であるため、AlSiCu膜13のエッチング工程に
おいては、AlSiCu膜13とレジスト15との選択
比の3.3倍よりもAlSiCu膜13と炭素膜14と
の選択比のほうが大きくなる直流電圧、即ちVdc=2
00V未満NO場合にエッチングマスクとして炭素を用
いたほうがレジストを用いるよりも有利であることがわ
かる。
【0083】最後に、図1(g)に示す如く、レジスト
パターン15a及び炭素膜パタ−ン14aの除去を行っ
た。エッチング装置としては通常のバレル型プラズマエ
ッチング装置を用いた。レジストパターン15a及び炭
素膜パタ−ン14aを上記装置にて、酸素プラズマによ
りアッシングしたところ、両者を容易に除去できること
が判明した。
【0084】他の剥離方法としては、最初にレジストパ
ターン15aを炭素膜パタ−ン14aに対し選択的に剥
離した後、炭素膜パタ−ン14aの除去を行なう方法が
ある。まずレジストパターン15aを完全に除去するた
めに、図5に示すようなダウンフロー型エッチング装置
を用いた。図5に示すのは、本実施例において用いられ
た炭素膜パタ−ン14aに対してレジストパタ−ン15
aを選択的に剥離するためのダウンフロー型エッチング
装置の概略図である。
【0085】この装置の主要部は、真空容器50とこの
容器内に試料51を載置する試料台52と、ガス導入さ
れるガス導入口53と、ガス導入口53から導入された
ガスを放電するための石英製の放電管54と、容器内に
導入されたガスを排気するガス排気口55からなる。な
お、放電管54には導波管56を介して周波数2.45
GHzのマイクロ波がマイクロ波電源57より印加さ
れ、内部に無電極放電が発生してガス導入口53から導
入されたガスを分解するものとなっている。
【0086】次に、上記エッチング装置を用いて、前述
の試料におけるレジストパタ−ンの剥離を行った。レジ
ストパターンをマスクに炭素膜をRIEにて垂直加工
し、パターン開口部に下地AlSiCu膜が露出した構
造(レジスト/炭素/AlSiCu/SiO2 )を有し
た試料51を、図5に示すダウンフロー型エッチング装
置に搬入し、試料台52上に固定した。次いで、真空度
10-3Torrまで排気口55から真空排気した後、エッチ
ングガスとしてCF4 /O2 混合ガスを導入した。CF
4 /O2 の流量は15/500SCCM一定とし、圧力0.
3Torrに保持した。また、温度は室温に保持した。次い
で、マイクロ波を印加して放電を生じさせ、エッチング
を行った。
【0087】このような工程により、エッチングガスと
して四弗化炭素(CF4 )ガスと酸素との混合ガスを用
い、圧力0.3Torrにて上記ダウンフロー型エッチング
装置にてアッシングを試みたところ、レジストパターン
は残存物が生じず、完全に除去可能であった。
【0088】また、上記レジストパターンを完全に除去
できる条件にて、炭素膜パタ−ンのエッチングを調べた
ところ、ダウンフロー型エッチングにおいては、例えば
レジストのエッチング速度1μmに対し炭素膜は16オ
ングストロ−ム/分で、炭素膜パタ−ンは実質的にエッ
チングされないことが分った。
【0089】従って、レジストパターンが残存している
場合のマスクパターンを剥離するに際しては、CF4
スとO2 ガスとの混合ガスを用いたダウンフロー型エッ
チングにてレジストを除去した後、前述の如くバレル型
エッチング装置を用い、通常のO2 プラズマアッシング
処理を施すことによって、炭素膜パタ−ンは容易に剥離
されることが確認できた。剥離後、AlSiCu膜パタ
ーンをSEMにて評価したところ、テーパ形状でライン
/スペースの線幅0.4μm/0.4μmのAlSiC
u膜が良好に形成されていることが判った。
【0090】また、前述したように炭素膜のパターニン
グ方法として、レジストをマスクとしてO2 の他、
2 、不活性ガス(Ne、Ar、Kr、Xe)、N2
いはSF6 ,CF4 等のハロゲンガスや、これらの混合
ガスを用いて炭素膜のドライエッチングを行ったが、上
記ガス或いは混合ガスのいずれを用いてエッチングした
場合も良好な炭素膜の加工が可能であり、これをマスク
に上記例と同様に形成されたAlSiCu膜パターンに
ついても良好な形状で残渣のないもの得られた。
【0091】〈実施例2〉次に、本発明の第2の実施例
として、レジスト膜を剥離してAlSiCu膜をエッチ
ングする方法について説明する。図6は、本発明の第2
の実施例に係るパターン形成工程を示す断面図である。
【0092】まず、図6(a)に示すように、Si基板
11上にSiO2 膜12を形成し、このSiO2 膜12
の表面にAlSiCu(Si濃度1wt%、Cu濃度
0.5wt%)膜13を堆積する。その後、AlSiC
u膜13の表面をO2 プラズマにより改質した。
【0093】次いで、図6(b)に示す如く、膜13上
に炭素膜14(膜厚200nm)を形成する。また、同
時に比較のためスパッタリング法により、炭素膜に代え
てシリコン酸化膜(SiO2 )(14´とする)を膜厚
200nmに形成した試料も作成した。ここで、炭素膜
14の堆積は、実施例1にて記述したものと同様の方法
にて行った。
【0094】次いで、図6(c)に示すように、炭素膜
14及びSiO2 膜14´上に各々1.3μmのレジス
ト15を堆積し、図6(d)に示す如く通常のリソグラ
フィ技術を用いて、レジスト15を露光,現像すること
により、レジストパターン15aの形成を行った。この
図6(d)に示す工程において、炭素膜14或いはSi
2 膜の溶出,剥離などの問題は全く生じなかった。
【0095】次いで、図6(e)に示す如く、レジスト
パターン15aをマスクとしてRIEにて炭素膜14の
パターニングを実施した。用いたドライエッチング装置
は、前述したマグネトロン載置のRIE装置である。実
施例1で記述した如く、O2 ガス流量100SCCM,圧力
1.5Pa,RF印加電力1.7W/cm2 ,基板温度
−50℃において、レジストパターン15aをマスクと
して炭素膜14をエッチングした。これにより、図6
(e)に示す如く、炭素膜14のパターニングがなされ
た。なお、得られた炭素膜パタ−ン14a上にはレジス
トパターン15aが残存している。
【0096】一方、上記と同一のエッチング装置にて、
レジストパターン15aをマスクとしてSiO2 膜14
´のパターニングを行った。即ち、CF4 /H2 ガス流
量70/30SCCM、圧力1.5Pa,RF電力 1.7W/
cm2 ,基板温度25℃において、レジストパターンをマ
スクとしてSiO2 膜14´をエッチングした。これに
より、図6(e)に示すのと同様に、SiO2 膜14´
のパターニングがなされた。このSiO2 膜14´上に
もレジストパターンが残存している。
【0097】次いで、図6(f)に示す如く、これらの
膜上に残存するレジストパターンを除去するために実施
例1で述べたCF4 /O2 ガスを用いたダウンフローア
ッシング装置にてレジストパターン15aの剥離を行っ
た。これにより、炭素膜パタ−ン14a及びSiO2
14´上のレジストパターン15aは全てエッチング除
去され、炭素膜パタ−ン14a及びSiO2 膜14´か
らなるエッチングマスクパターンが形成された。そして
純水で洗浄した。
【0098】次いで、図6(g)に示す如く、炭素膜1
4をエッチングマスクとして、AlSiCu膜13のエ
ッチングを行った。AlSiCu膜13のエッチング
は、マグネトロン型ドライエッチング装置を用いて、エ
ッチングガスとして、Cl2 とBCl3 の混合ガスを用
い、エッチング圧力2.0Paで、直流電圧を変化させ
て行なった。直流電圧250Vで炭素膜のAlSiCu
膜に対する選択比は約5、200V未満では6.5以上
が得られた。
【0099】次に、エッチング圧力0.5Pa、高周波
電力0.8W/cm2 で、エッチングガスとしてCl2
とBCl3 の混合ガスを用い、炭素膜パタ−ン14a及
びSiO2 膜パタ−ン14´をマスクとして用いて、A
lSiCu膜13のエッチングを行なった。
【0100】このとき、AlSiCu膜13はエッチン
グ速度が約300nm/min、炭素膜パタ−ン14a
のエッチング速度は約35nm/min、SiO2 膜パ
タ−ン14´のエッチング速度は約40nm/minで
あり、AlSiCuと炭素の選択比は約9、AlSiC
uとSiO2 の選択比は約8.5であった。
【0101】また、この条件の下で、ウェハ上に発生す
る残渣量を観察したところ炭素膜パタ−ン14aをマス
クとした場合には残渣は全く見られなかった。一方、S
iO2 膜パタ−ン14´をマスクとした場合にはわずか
ではあるが残渣の発生が観察された。この残渣発生の相
違はSiO2 マスクの場合は、RIEにおけるイオン衝
撃により酸素がマスクより発生するため残留酸素量が大
きくなり、Al酸化物が生じるためと考えられる。
【0102】エッチングされたAlSiCu膜13の形
状をSEMにて観察したところ、図7(a)に示す如く
炭素膜パタ−ン14aをマスクとして用いた場合、パタ
ーンのラインアンドスペース(L/S)部ではほぼ垂直
形状のパターンが得られた。ところが、図7(b)に示
す如くSiO2 膜パタ−ン14′又はレジストパタ−ン
15aのみをマスクとして用いた場合においては、L/
Sパターンのパターン端部において、片側(L/Sパタ
ーンの無い側)が大きなテーパ形状になっていることが
判明した。炭素膜パタ−ン14aをマスクとして用いた
場合においては、極端に左右非対称のパターンになると
いう現象は観察されなかった。
【0103】これは、次のような現象に基づくものと考
えられる。即ち、エッチング中にマスクパターンには、
イオンシースに発生する電界によって加速された電子及
びイオンが入射される。被エッチング物(マスク材料)
が絶縁物である場合は、これらの入射するイオンや電子
により絶縁物中に電荷が蓄積される(チャージアッ
プ)。これに対し、被エッチング物が導電性材料の場合
においては、チャージアップは生じない。
【0104】従って、上記実験においてはマスクパター
ンに対して例えば斜めから入射した荷電粒子により、絶
縁物であるSiO2 膜パタ−ン14′又はレジストパタ
−ン15aの側壁にはチャージアップが生じ、電荷が蓄
積される。L/Sパターンの中央部では、パターンの両
側に蓄積される電荷量が等しいために左右対称にイオン
は曲げられ、エッチングは垂直方向に進行する。しか
し、L/Sパターン端部においては、SiO2 膜14′
のパターンは片側にしか存在しないため、チャージアッ
プしたSiO2 マスクによりイオンは曲げられるため
に、左右非対称の形状となると考えられる。
【0105】一方、炭素膜パタ−ン14aをエッチング
マスクとして用いた場合には、炭素膜の抵抗率は、10
-4Ωcmと低く導電性材料である。従って、チャージア
ップが生じないために、図7(a)に示した如く、L/
Sパターンの端部においてもエッチング形状は左右対称
で垂直形状を示す。
【0106】そこで、ドライエッチングにおいて、プラ
ズマ電位と試料の載置されている電極とに形成されるバ
イアス電圧(陰極降下電圧)を変化させ、SiO2 及び
炭素膜をエッチングパターンとして、AlSiCu膜を
エッチングした時のL/Sパターン端部パターンの形状
を評価した。パターン形状は、前述の如く、チャージア
ップ効果の影響が大きい場合、テーパ形状となる。ま
た、チャージアップ効果が小さければ、垂直形状とな
る。
【0107】図8に、バイアス電圧を変化させたときの
エッチングされたAlSiCu膜の形状をSEMにて観
察し、L/Sパターン端部でのテーパ角を調べた結果を
示す。これにより、炭素膜をマスクとした場合、マスク
パターンがチャージアップを受けないために、バイアス
電圧が低くとも高精度のエッチングが可能である。
【0108】また、図9に示す如く、マスク膜厚に対す
る開口寸法(アスペクト比)のエッチング速度依存性
(マイクロロ−ディング効果)を調べたところ、炭素膜
パタ−ンからなるマスクを用いることで、マイクロロ−
ディング効果の少ない高精度のエッチングが可能となっ
た。
【0109】次いで、図6(h)に示すように、炭素膜
パタ−ン14a及びSiO2 膜パタ−ン14′の剥離を
行った。炭素膜パタ−ン14aの剥離には、実施例1と
同様に、通常のO2 プラズマエッチング装置を用いた。
これにより、炭素膜パタ−ン14aを容易に除去するこ
とが可能であった。
【0110】一方、SiO2 膜パタ−ン14′はO2
ラズマエッチングにて全くエッチングされなかった。そ
こで、SiO2 膜パタ−ン14′の剥離には、CF4
2 ガスを用いたダウンフロー型装置にてエッチングを
試みたところ、SiO2 膜パタ−ン14′は除去可能で
あった。しかし、上記ダウンフローにてSiO2 膜パタ
−ン14′を除去したものでは、AlSiCu膜13に
多量の腐食が発生した。また、下地のSiO2 膜12も
同様にエッチングされるためにAlSiCuパターン下
にえぐれが生じた。
【0111】炭素膜14をマスクとしたものについて
は、O2 プラズマエッチングについて炭素膜剥離後、A
lSiCu膜13に腐食は全く観察されなかった。さら
に、下地SiO2 膜12のえぐれや損傷も全く観察され
なかった。また、SiO2 膜14′の剥離に関しては、
HF等のウェットエッチング液を用いて種々試みてみた
が、AlSiCu膜13や下地SiO2 膜12へのダメ
ージを生じさせないで剥離することは不可能であった。
【0112】次に、実施例1及び実施例2で示したプロ
セスにて形成したAlSiCu膜の腐食について評価し
た。用いた試料は、Si基板上にSiO2 膜を形成し、
この表面に順次Ti膜(膜厚20nm),TiN膜(膜
厚70nm)及びAlSiCu(Si濃度1wt%,C
u濃度0.5wt%)膜を堆積したものである。さら
に、図1(b)で述べた如く、AlSiCu膜の表面を
2 プラズマ処理して改質した。
【0113】上記プロセスにて形成されたAlSiCu
/TiN/Ti/SiO2 積層膜構造上に対し、実施例
1に示した図1(b)〜(g)及び実施例2に示した図
6(b)〜(h)の工程により、上記試料の加工を行っ
た。
【0114】なお、このプロセスにおいて、TiN/T
i膜のエッチングは、AlSiCuのエッチングと全く
同一条件にて、AlSiCuのエッチング後に引き続い
て実施した。この試料の加工形状をSEMにて調べたと
ころ、実施例1及び実施例2で示した両プロセスとも、
AlSiCu/TiN/Ti構造がほぼ垂直形状にてエ
ッチングされていること確認した。
【0115】エッチング後、上記試料をN2 雰囲気中で
200℃、2分間の基板加熱処理を行なった後、大気中
に放置し、腐食の様子を光学顕微鏡により評価した。チ
ップ内にて発生した腐食量を評価した結果を、図10に
示す。レジストをマスクとして用いてエッチングしたも
のは、放置後24時間後にコロージョンの発生が観察さ
れた。これに対し、炭素膜をマスクとして用いてエッチ
ングしたものは、1週間放置してもコロージョンの発生
は全く認められなかった。炭素膜中にはハロゲン等の不
純物は殆ど含有されていないため(前述の如くSIMS
分析にて検出感度以下)、長期間の大気放置後もコロー
ジョンの発生は生じないものと考えられる。
【0116】この要因を調べるために、エッチング後の
ウェハを純水に浸し、イオンクロマトグラフィ法による
分析を行ったところ、図11に示すように不純物とし
て、Cl及びFが検出された。特に、炭素膜マスクに比
べレジストをマスクとして用いたものはCl及びFの量
が高いことが判明した。
【0117】即ち、コロージョンの要因としては、エッ
チング後に大気中に放置しておくと、AlSiCu膜と
その表面に存在するFあるいはClを含む不純物と空気
中の水分によりF- あるいはCl- イオンが形成され
る。水分中にこれらイオンが含まれると水は電解質とな
り、次のような反応が容易に生じる。
【0118】 Al+3Cl- →AlCl3 +3e- 2AlCl3 +6H2 O→2Al(OH)3 +6H+ +6Cl- この反応が一度始まると、生成されるClによって、A
lSiCuの腐食が促進されると考えられる。
【0119】〈実施例3〉次に、本発明の第3の実施例
として、炭素膜マスクを用いたAlSiCu膜のエッチ
ングにおいて、エッチングパタ−ン形状を制御する方法
について説明する。
【0120】実施例2における図6(a)〜(f)の工
程に従って、AlSiCu膜13上に炭素膜パタ−ン1
4aを形成した。次いで、図6(g)に示すように、炭
素膜パタ−ンをマスクとして用いて、AlSiCu膜1
3の選択エッチングを行なった。このAlSiCu膜1
3のエッチングにおいても、マグネトロンを載置したド
ライエッチング装置を用いた。
【0121】エッチング条件は、基板温度50℃に保持
し、エッチングガスとして、Cl2 とBCl3 との混合
ガス(流量100SCCM )あるいは、Cl2 とHBrあるい
はCl2 とBBr3 の混合ガス(流量100SCCM )を用い
た。推積ガスとしてCO(流量0〜100SCCM )を用い
た。
【0122】エッチング圧力は、2.0pa 、RF電圧密度
0.8 W/cm2 でエッチングを行なった。
【0123】図12は、推積ガスCOの流量を変化させ
て、エッチングした膜のエッチング速度及び形状を測定
した結果を示す図である。このときの圧力は、2.0P
a、RF電力は0.8 W/cm2 ガスCl2 /BCl3 混合
ガス(流量50/50SCCM)、基板温度50℃である。
【0124】CO流量増加とともに、AlSiCu膜パ
ターン13aのテーパ角が90°から77°まで変化し、C
O流量によって、形状を制御できることが判明した。カ
ーボンのエッチング速度は、CO流量にかかわらず、一
定であるのに対し、AlSiCu膜13のエッチング速
度は、CO流量の増加とともにわずかであるが減少し
た。
【0125】しかし、炭素に対するAlSiCuのエッ
チング選択比は、CO流量100 SCCMの場合でも10で
あり、高選択比が得られることが分かった。
【0126】また、エッチング後、残渣を光学顕微鏡に
て、観察したところ、CO流量50SCCMまでは全く、
残渣はみられなかったが、50SCCMを越えると、残渣
の発生が観察された。
【0127】これにより、COの添加量は、エッチング
ガスであるCl2 とBCl3 の流量の50%以下であるこ
とが有効であることが分かった。
【0128】次に、エッチング圧力を1.0 Pa 〜10P
aまで変化させ、高周波電力密度0.8 W/cm2 、基板温
度50℃、エッチングガスとしてCl2 とBCl3 の混合
ガス(流量50/50SCCM)にCOを約30SCCM添加し
て、エッチングを行なった。
【0129】図13に圧力を変化させたときのAlSi
Cu及び炭素のエッチング速度WO示す。また、同図に
CO流量をCl2 +BCl3 流量NI対して0%、30
%、50%としたときのAlSiCu膜パターン13a
のテーパ角を測定した結果を示す。
【0130】圧力の上昇とともにAlSiCuのエッチ
ング速度は増大する。逆に炭素のエッチング速度は減少
した。従って、圧力を上昇させることにより、選択比を
大きくすることが可能であることが判った。一方、圧力
を6.0Paよりも上昇させるとエッチング後、残渣が
生じることがわかった。しかし、COを全く添加しない
場合、圧力3.0 Pa以上でエッチングしたAlSiCu
膜パターン13aにサイドエッチングが生じ、形状が逆
テーパになることが判明した。そこで、COを0〜50
%まで添加し、エッチングを行ったところ、CO流量50
%の下では、7Paまでサイドエッチングが生じなく順
テーパ形状が得られることが判った。
【0131】次に、実施例2の図6(a)〜(h)にお
いてエッチングガスとして、Cl2 とHBrの混合ガス
(Cl2 /HBr/50/50SCCM)を用い、エッチングガ
ス圧力を1.0 Pa〜10Paまで変化させ、高周波電力密
度2.5 W/cm2 、基板温度70℃でエッチングを行なっ
た。
【0132】エッチング圧力6Paにおいて、AlSi
Cu膜13のエッチング速度700 オングストロウム/mi
n 炭素膜14のエッチング速度700 オングストロウム/
minが得られ、残渣なく、テーパ形状でAlSiCu膜
13をエッチングできることが判明した。
【0133】しかし、エッチング圧力を7Pa以上にす
るとエッチングされたAlSiCu膜パターン13aの
表面が荒れ、高精度のエッチングができないことが分か
った。そこで、この条件において、Cl2 +HBr流量
の約30%COを添加し、エッチングを行った。エッチン
グパターン形状はテーパ角85°のテーパ形状であった。
エッチングしたパターンの側壁形態をSEMにて観察し
たところ、表面荒れはなく、平滑な表面形態であること
がわかった。また、上記CO流量において、残渣の発生
は全くみられなかった。
【0134】エッチング後のAlSiCu膜パターン1
3aをSEMにて観察したところ図6(g)に示すよう
に0.4 μm L/S(ラインアンドスペース)のパターン
が良好にエッチングされていることが判った。また、L
/Sパターン端部でテーパ角を調べた結果、L/Sパタ
ーン中央部と端部とでテーパ角に変化はなく、エッチン
グ形状は左右対称であることがわかった。
【0135】最後に、図6(h)に示す如く、炭素膜パ
タ−ン14aの除去を行った。エッチング装置として通
常のバレル型プラズマエッチング装置を用いエッチング
ガスとしてO2 を用い、プラズマアッシング処理を施し
たところ、炭素膜パタ−ン14aは容易に剥離されるこ
とが確認できた。
【0136】剥離後、AlSiCuパターンをSEMに
て評価したところ、Cl2 とBCl3 混合ガス同様、C
2 とHBrの混合ガスを用いた場合も、テーパ形状で
ライン/スペースの線幅0.4 μm/0.4 μmのAlSi
Cu膜パタ−ン13aが良好に形成されていることが判
った。
【0137】次にエッチング試料として、AlSiCu
/TiN/Ti/SiO2 の種層構造の膜に対して、前
述のCOを添加した条件で、エッチングした後、炭素膜
パターンを剥離した試料を大気中に放置し、腐食の様子
を光学顕微鏡により評価したところ、1週間放置して
も、コロージョンの発生を全く認められなかった。
【0138】〈実施例4〉次に本発明の第4の実施例と
してn+ Si膜パターンの形成方法について図14を用
いて説明する。図14は、本発明の一実施例方法に係わ
るn+ Si膜のパターンの形成工程を示す断面図であ
る。
【0139】まず、図14(a)に示すようにSi基板
21上にSiO2 膜22を膜厚100オングストロ−ム形
成し、このSiO2 膜22上にCVD法により、膜膜30
00オングストロームの多結晶シリコン膜23を堆積す
る。この多結晶シリコン膜23中にリンを拡散し、n+
型の多結晶シリコン膜23を形成する。
【0140】図14(b)に示すように、スパッタリン
グ法により、炭素膜(膜厚1500オングストロウム)24
を形成する。
【0141】次に、図14(c)に示すように、炭素膜
24上にフォトレジスト25(膜厚1.3 μm)を塗布
し、通常のリソグラフィ技術を用いて、フォトレジスト
25を露光した。続いて、図14(d)に示す如く、レ
ジスト25を現像して、レジストパターン25aを形成
した。この図14(d)に示す工程では、現像液とし
て、アルカリ溶液を用いたが、炭素膜24の溶出、剥離
などの問題は生じなかった。
【0142】次いで、図14(e)及び(f)に示すよ
うに、レジストパターン25aをマスクとして用いて、
前述のドライエッチング装置を使用して、RIEにて、
炭素膜24を選択エッチングして炭素膜パタ−ン24a
を形成し、次いでこの炭素膜パタ−ン24aをマスクと
して用いてn+ Si膜23を選択エッチングし、n+
i膜パタ−ン23aを形成した。
【0143】炭素膜24のエッチングはO2 ガスを用
い、実施例1で述べたように基板温度を冷却してエッチ
ングし、垂直形状の炭素膜24のパターニングが可能で
あった。 n+ Si膜23のエッチングにおいても、前
述したマグネトロン載置のドライエッチング装置を用い
た。エッチング条件は、圧力11Paに維持し、ガスの
総量を100SCCMで一定とし、Cl2 ガス、HBr
ガスを用い、直流電圧Vdc即ち陰極降下電圧を変化さ
せた。
【0144】図15(Cl2 )及び図16(HBr)
は、それぞれCl2 、HBrガスを用い、高周波電力密
度を変化させてエッチングした場合のプラズマと基板と
に生ずる直流電圧(Vdc)とエッチング速度との関係
を調べた結果である。
【0145】図15及び図16に示す結果から、Vdc
の増加とともに、下地のSiO2 膜22、n+ Si膜2
3及び炭素膜24のエッチング速度は増加するが、Si
/SiO2 選択比及びSi/炭素選択比は減少すること
が判明した。更に、炭素膜24のエッチング速度は、直
流電圧100V近傍までは殆どエッチングされないこと
が判明した。従って、Vdc100V以下の直流電圧下
では、炭素マスクに対してSiを大きな選択比にてエッ
チング可能であることが分かった。
【0146】そこで、Vdc100Vにて基板温度−3
0℃に冷却し、Cl2 ガスを用いて、炭素膜パタ−ンを
マスクとして用いてn+ Si膜23をエッチングしたと
ころ、n+ Si膜23のエッチング速度が約240nm
/分、炭素膜24のエッチング速度が約2nm/分であ
り、n+ Si膜23と炭素膜24との選択比は約120
である。このときのSiO2 膜22のエッチング速度は
約12nm/分であり、n+ Si膜23とSiO2 膜2
2との選択比は約20である。エッチングしたn+ Si
膜23の形状をSEMにより評価したところ、ほぼ垂直
形状であることがわかった。
【0147】一方、上記条件でレジストパタ−ンをマス
クとしてn+ Si膜23のエッチングを行なったとこ
ろ、レジシト膜25のエッチング速度は約80nm/分
であった。従って、n+ Si膜23とレジスト膜25と
の選択比は約3であった。しかし、このときのSiO2
膜22のエッチング速度は約20nm/分であり、n+
Si膜23とSiO2 膜22の選択比は約12である。
従って、炭素膜パタ−ン24を用いることにより、n+
Si膜23とSiO2 膜22の選択比を大きくすること
が可能であることが分かった。
【0148】次いで、Vdc100Vにて基板温度60
℃にてHBrガスを用いて、炭素膜をマスクとして用い
てn+ Si膜をエッチングしたところ、n+ Si膜23
のエッチング速度が約100nm/分、炭素膜24のエ
ッチング速度は約1nm/分であり、n+ Si膜23と
SiO2 膜22の選択比は約100である。このときの
SiO2 膜22のエッチング速度は約4nm/分であ
り、n+ Si膜23とSiO2 膜22の選択比は約25
である。エッチングしたn+ Si膜23の形状をSEM
により評価したところ、ほぼ垂直形状であることが分か
った。
【0149】一方、上記条件にてレジストパタ−ンをマ
スクとしてn+ Si膜23のエッチングを行ったこと
ろ、レジスト膜25エッチング速度は約25nm/分で
あった。従って、n+ Si膜23とレジスト膜25との
選択比は約4であった。しかし、このときのSiO2
22のエッチング速度は約7nm/分であり、n+ Si
膜23とSiO2 膜22との選択比は約13であり、C
2 を用いた場合と同様、炭素膜パタ−ン23aを用い
ることにより、n+ Si膜23とSiO2 膜22との選
択比を大きくすることが可能であることが分かった。
【0150】即ち、炭素膜パタ−ン24aをエッチング
マスクとして用いることにより、n+ Si膜23を高い
選択比でエッチングすることが可能であり、更に、n+
Si/SiO2 の選択比を大きくすることが可能であっ
た。
【0151】最後に、図14(g)に示す如く、通常の
2 プラズマアッシングを用いて炭素膜パタ−ン24a
の剥離を行なったところ、残渣なく、炭素膜パタ−ン2
4aを除去することが可能であった。
【0152】このようにして形成された構造は、ポリシ
リコン配線やMOSキャパシタに使用することが出来
る。
【0153】以上の実施例では、エッチング装置とし
て、平行平板電極を有したマグネトロン型の反応性イオ
ンエッチング装置を用いているが、高密度プラズマを生
成できるマイクロ波を印加したECR放電を用いた反応
性イオンエッチング装置、又は、マイクロ波印加若しく
は電子線を照射することによって生成された放電プラズ
マ下で被エッチング基体に電圧を印加する反応性イオン
エッチング装置を用いてもよい。
【0154】更に、平行平板電極を有するエッチング装
置において、27.12MHz等、27MHz以上の高
周波を印加するか、又は高周波コイル誘等、導結合型に
より高周波を印加する方法により放電プラズマを生成
し、被エッチング基体に電圧を印加した反応性イオンエ
ッチング装置を用いることも可能である。
【0155】また、以上の実施例では、エッチングガス
としてBCl3 、Cl2 、HBr、BBr3 等を組み合
わせて、或いは単独で、Br2 等の臭素原子を含むする
ガスや、HCl等の塩素原子を含むガスを用いることも
可能である。
【0156】更に、以上の実施例では、AlSiCu膜
又はSi膜のエッチングについて説明したが、Al、A
lS、AlCuでも同様の結果が得られる。SiO
2 や、タングステン又はモリブデン等の高融点金属ある
いは、高融点金属の硅化物をエッチングすることも可能
である。
【0157】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【0158】
【発明の効果】本発明による炭素膜をドライエッチング
時のマスクパターンとして用いる方法によれば、ドライ
エッチング時のエッチングマスクと被エッチング材料と
のエッチング選択比を大きくすることが可能である。ま
た、マスク材料が導電性膜であるため、エッチング中の
荷電粒子の照射により、マスクパターンがチャージアッ
プを生じるのを防止することが出来る。また、アスペク
ト比を小さく出来、マイクロロ−ディング効果も低減す
ることが出来る。従って、高精度な微細加工が可能であ
る。
【0159】更に、炭素膜は高純度化が可能であるた
め、プラズマ等のエネルギーの大きな粒子の衝突によ
り、分解されたエッチング生成物中にデバイスに悪影響
を与える不純物(例えば、重金属、ハロゲン等)が含ま
れることがないため、金属配線等の腐食等は生じない。
また、n+ Si膜をSi膜に対して高選択比でエッチン
グすることが可能である。
【0160】また、O2 ガスを用いたプラズマエッチン
グにより、炭素膜は選択的に容易に剥離することが可能
であるため、剥離工程中に他の材料へダメージ等を与え
ることがない。
【0161】従って、半導体集積回路製造工程におい
て、微細なパターンを高精度に加工することが可能とな
る。さらに、配線やゲ−ト電極等を高信頼性をもって形
成することが可能である。
【図面の簡単な説明】
【図1】 本発明の第1の実施例に係わるパターン形成
工程を示す断面図。
【図2】 第1の実施例に用いたエッチング装置の概略
構成を示す図。
【図3】 第1の実施例におけるパターン形状の変化を
示す断面図。
【図4】 RF印加電力を変化させたときの、エッチン
グ速度とエッチング選択比の関係を示す特性図。
【図5】 第1の実施例方法に用いたダウンフロー型エ
ッチング装置の概略を示す図。
【図6】 本発明の第2の実施例に係わるパターン形成
工程を示す断面図。
【図7】 チャージアップ現象を説明するためのパター
ン断面図。
【図8】 直流電圧とエッチングパターンのテーパ角の
関係を示す特性図。
【図9】 アスペクト比とエッチング速度との関係を示
す特性図。
【図10】 大気放置時間と腐食量との関係を示す特性
図。
【図11】 炭素膜パタ−ンとレジストパタ−ンとをマ
スクとして用いた場合の不純物量を比較して示す特性
図。
【図12】 堆積ガスであるCOの流量を変化させてエ
ッチング速度及び形状を測定した結果を示す特性図。
【図13】 圧力を変化させたときのAlSiCu及び
炭素膜のエッチング速度とAlSiCu膜パタ−ンのテ
−パ角を測定した結果を示す特性図。
【図14】 本発明の第4の実施例に係るSi膜パタ−
ンの形成工程を示す断面図。
【図15】 エッチングガスとしてCl2 ガスを用い、
RF印加電力を変化させたときのエッチング速度と選択
比との関係を示す特性図。
【図16】 エッチングガスとしてHBrガスを用い、
RF印加電力を変化させたときのエッチング速度と選択
比との関係を示す特性図。
【符号の説明】
11…Si基板、 12…SiO2 膜、 13…AlS
iCu膜、14…炭素膜、 15…フォトレジスト。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年4月22日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0018
【補正方法】変更
【補正内容】
【0018】半導体素子の微細化に対応するためには、
露光波長を短くして解像度を上げることにより微細パタ
ーンを形成するリソグラフィー技術が必要である。しか
し、このようなリソグラフィー技術では、露光波長が短
くなるに従って焦点深度が浅くなり、レジストの膜厚を
薄くする必要がある。従って、このようなレジストパタ
ーンをマスクとして用いて充分な膜厚の炭素膜の加工を
行なうことは困難であり、レジストパターンをマスクと
して用いて炭素膜をドライエッチング技術により加工
し、得られた炭素膜パターンをマスクとして用いてAl
のドライエッチングを行なう場合、炭素膜の膜厚は、レ
ジストパターンの膜厚より充分薄いことが要求される。
従って、炭素膜をマスクとして用いた場合、通常の反応
性イオンエッチングでは、被処理基体とプラズマとの間
に印加される直流電圧(Vdc)が高く、Alのエッチ
ングが終了する前に炭素膜はエッチングされてしまい、
高精度の加工は困難であった。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】変更
【補正内容】
【0025】更にまた、マスク材料として耐エッチング
性の大きな炭素膜を用いてAlやAl合金膜のドライエ
ッチングを行なう場合、レジストと炭素膜とのエッチン
グ選択比が小さいため、充分な膜厚の炭素膜を加工する
ことが出来ず、エッチング圧力を高くして炭素膜とAl
又はSiとの選択比を大きくすると、パターン側壁部に
サイドエッチングが生じ、垂直又はテーパー形状の加工
が困難となったり、マイクロローディング効果が顕著と
なる。一方、エッチング圧力を低くすると、Al又はS
iのエッチング速度が低下したり、放電が維持出来なく
なるなどの問題が生じる。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0044
【補正方法】変更
【補正内容】
【0044】更に、エッチング特性を詳細に調べるため
に、高周波電力密度を変化させながらプラズマと基板と
に印加される直流電圧とエッチング速度との関係を調べ
たところ、塩素及び臭素に対して、炭素膜のエッチング
速度は、それぞれ直流電圧0〜70,0〜100Vまで
は全くエッチングされず、また、それぞれ70,100
V近辺から直流電圧の増加とともにエッチング速度も増
加することがわかった。一方、レジスト又はSi膜のエ
ッチング速度は、直流電圧の増加とともに直線的に増加
することがわかった。なお、また、塩素と三塩化ホウ素
との混合ガスについては、炭素膜のエッチング速度は、
直流電圧0〜70Vまでは全くエッチングされず、70
V近辺から直流電圧の増加とともにエッチング速度も増
加することがわかった。AlSiCu膜のエッチング速
度は、直流電圧の増加に対し、大きくは変化しない。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0051
【補正方法】変更
【補正内容】
【0051】まず、図1(a)に示すように、Si基板
11上にSiO膜12を形成し、このSiO膜12
上にAlSiCu(Si濃度1wt%、Cu濃度0.5
wt%)膜13を0.8μm堆積する。次いで、図1
(b)に示す如く、膜13上に炭素膜14(膜厚120
nm)を形成する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0052
【補正方法】変更
【補正内容】
【0052】ここで、炭素膜14はマグネトロンスパッ
タリング装置にて堆積した。スパッタリング前の真空度
は10−8Torr台であり、スパッタリングガスとし
てArガスを用い、Arガスを真空度が5×10−3
orrとなるまで導入した後、高周波電力1kWで炭素
ターゲットをArイオンにてスパッタリングすることに
より堆積した。堆積膜の厚さは、スパッタリング時間を
変化させることにより制御可能であった。しかし、Al
SiCu膜13上に上記方法にて炭素膜14を形成した
ところ、部分的に炭素膜14が剥れるという現象が生じ
た。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0055
【補正方法】変更
【補正内容】
【0055】次いで、図1(c)に示すように、炭素膜
14上にノボラック系のフォトレジスト15(東京応
化:商品名TSMR−CRB1)を膜厚1.3μm
布し、通常のリソグラフィ技術を用いて、レジスト15
を露光し、続いて、図1(d)に示す如く、レジスト1
5を現像して、0.4μmのラインアンドスペースのレ
ジストパターン15aを形成した。この図1(d)に示
す工程では、現像液として、アルカリ性有機溶剤を用い
たが、現像時に炭素膜14の溶出,剥離などの問題は生
じなかった。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0081
【補正方法】変更
【補正内容】
【0081】炭素膜14の膜厚をtc、レジスト膜15
の膜厚をtとし、炭素膜14の加工時の炭素膜のレジ
ストに対するエッチング選択比をk(炭素/レジスト)
とする。そして、AlSiCu膜13のエッチング時に
おけるAlSiCu膜と炭素膜、レジスト膜とのエッチ
ング選択比をそれぞれSc(AlSiCu/炭素)、S
(AlSiCu/レジスト)とする。すると、炭素膜
14加工時にはレジストはtc/kだけ膜厚が減少する
から、この分だけレジストをマスクとした比較例のほう
がレジスト膜が厚く残っているとすると、AlSiCu
膜のエッチング時にtc・Sc>tc・1/k・S
即ちSc>1/k・Sという条件を満たせば、レジス
ト膜厚を同じにした場合、炭素膜を介在させたほうがマ
スク性が向上することになる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0082
【補正方法】変更
【補正内容】
【0082】Oガスを用いた反応性イオンエッチング
により炭素膜14を加工する工程においては、炭素膜の
エッチング速度はレジストのエッチング速度の約0.3
倍であるため、AlSiCu膜13のエッチング工程に
おいては、AlSiCu膜13とレジスト15との選択
比の3.3倍よりもAlSiCu膜13と炭素膜14と
の選択比のほうが大きくなる直流電圧、即ちVdc=2
00V未満場合にエッチングマスクとして炭素を用い
たほうがレジストを用いるよりも有利であることがわか
る。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0088
【補正方法】変更
【補正内容】
【0088】また、上記レジストパターンを完全に除去
できる条件にて、炭素膜パターンのエッチングを調べた
ところ、ダウンフロー型エッチングにおいては、例えば
レジストのエッチング速度1μm/分に対し炭素膜は1
6オングストローム/分で、炭素膜パターンは実質的に
エッチングされないことが分った。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0109
【補正方法】変更
【補正内容】
【0109】次いで、図6(h)に示すように、炭素膜
パターン14a及びSiO膜パターン14′の剥離を
行った。炭素膜パターン14aの剥離には、実施例1と
同様に、通常のバレル型プラズマエッチング装置を
用いた。これにより、炭素膜パターン14aを容易に除
去することが可能であった。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0122
【補正方法】変更
【補正内容】
【0122】エッチング圧力は、2.0Pa、RF電圧
密度0.8W/cmでエッチングを行なった。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0123
【補正方法】変更
【補正内容】
【0123】図12は、推積ガスCOの流量を変化させ
て、エッチングした膜のエッチング速度及び形状を測定
した結果を示す図である。このときの圧力は、2.0P
a、RF電力は0.8W/cm 、エッチングガスは
/BCl混合ガス(流量50/50SCCM)、
基板温度50℃である。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0129
【補正方法】変更
【補正内容】
【0129】図13に圧力を変化させたときのAlSi
Cu及び炭素のエッチング速度示す。また、同図にC
O流量をCl+BCl流量対して0%、30%、
50%としたときのAlSiCu膜パターン13aのテ
ーパ角を測定した結果を示す。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0132
【補正方法】変更
【補正内容】
【0132】エッチング圧力6Paにおいて、AlSi
Cu膜13のエッチング速度7000オングストロウム
/min炭素膜14のエッチング速度700オングスト
ロウム/minが得られ、残渣なく、テーパ形状でAl
SiCu膜13をエッチングできることが判明した。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0143
【補正方法】変更
【補正内容】
【0143】炭素膜24のエッチングはOガスを用
い、実施例1で述べたように基板温度を冷却してエッチ
ングし、垂直形状の炭素膜24のパターニングが可能で
あった。nSi膜23のエッチングにおいても、前述
したマグネトロン載置のドライエッチング装置を用い
た。エッチング条件は、圧力11Paに維持し、ガスの
総量を100SCCMで一定とし、Clガス、あるい
HBrガスを用い、直流電圧Vdc即ち陰極降下電圧
を変化させた。
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0154
【補正方法】変更
【補正内容】
【0154】更に、平行平板電極を有するエッチング装
置において、27.12MHz等、27MHz以上の高
周波を印加するか、又は高周波コイル等の誘導結合型に
より高周波を印加する方法により放電プラズマを生成
し、被エッチング基体に電圧を印加した反応性イオンエ
ッチング装置を用いることも可能である。
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0155
【補正方法】変更
【補正内容】
【0155】また、以上の実施例では、エッチングガス
としてBCl、Cl、HBr、BBr等を組み合
わせて、或いは単独で用いたが、Br等の臭素原子を
含むするガスや、HCl等の塩素原子を含むガスを用い
ることも可能である。
【手続補正18】
【補正対象書類名】明細書
【補正対象項目名】0156
【補正方法】変更
【補正内容】
【0156】更に、以上の実施例では、AlSiCu膜
又はSi膜のエッチングについて説明したが、Al、A
Si、AlCuでも同様の結果が得られる。また、
iOや、タングステン又はモリブデン等の高融点金属
あるいは、高融点金属の硅化物をエッチングすることも
可能である。
【手続補正19】
【補正対象書類名】明細書
【補正対象項目名】0159
【補正方法】変更
【補正内容】
【0159】更に、炭素膜は高純度化が可能であるた
め、プラズマ等のエネルギーの大きな粒子の衝突によ
り、分解されたエッチング生成物中にデバイスに悪影響
を与える不純物(例えば、重金属、ハロゲン等)が含ま
れることがないため、金属配線等の腐食等は生じない。
また、nSi膜をSi 膜に対して高選択比でエッ
チングすることが可能である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡野 晴雄 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝総合研究所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】被処理基体表面上に炭素膜を被着する工程
    と、前記炭素膜上にマスクパタ−ンを形成する工程と、
    前記マスクパターンに沿って前記炭素膜をエッチングし
    て炭素膜パタ−ンを形成する工程と、高周波と磁界、マ
    イクロ波、電子ビ−ム、27MHz以上の高周波、又は
    誘導結合型方式による高周波の印加により形成された高
    密度プラズマを用いて、前記炭素膜パターンに沿って前
    記被処理基体を異方的にドライエッチングする工程とを
    具備することを特徴とする半導体装置の製造方法。
  2. 【請求項2】アルミニウムを主成分とする層を表面に有
    する被処理基体表面上に炭素膜を被着する工程と、前記
    炭素膜上にマスクパタ−ンを形成する工程と、前記マス
    クパターンに沿って前記炭素膜をエッチングして炭素膜
    パタ−ンを形成する工程と、高周波と磁界、マイクロ
    波、電子ビ−ム、27MHz以上の高周波、又は誘導結
    合型方式による高周波の印加により形成された高密度プ
    ラズマを用い、このプラズマと前記被処理基体との間の
    直流電圧が200V未満である条件で、前記炭素膜パタ
    ーンに沿って前記被処理基体を異方的にドライエッチン
    グする工程とを具備することを特徴とする半導体装置の
    製造方法。
  3. 【請求項3】前記ドライエッチングは、エッチングガス
    として塩素を主成分とするガスを用いて行われることを
    特徴とする請求項2に記載の半導体装置の製造方法。
  4. 【請求項4】シリコンを主成分とする層を表面に有する
    被処理基体表面上に炭素膜を被着する工程と、前記炭素
    膜上にマスクパタ−ンを形成する工程と、前記マスクパ
    ターンに沿って前記炭素膜をエッチングして炭素膜パタ
    −ンを形成する工程と、高周波と磁界、マイクロ波、電
    子ビ−ム、27MHz以上の高周波、又は誘導結合型方
    式による高周波の印加により形成された高密度プラズマ
    を用い、このプラズマと前記被処理基体との間の直流電
    圧が100V以下である条件で、前記炭素膜パターンに
    沿って前記被処理基体を異方的にドライエッチングする
    工程とを具備することを特徴とする半導体装置の製造方
    法。
  5. 【請求項5】前記ドライエッチングは、エッチングガス
    として塩素又は臭素を主成分とするガスを用いて行われ
    ることを特徴とする請求項4に記載の半導体装置の製造
    方法。
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DE4201661A DE4201661A1 (de) 1991-01-22 1992-01-22 Verfahren zur herstellung einer halbleiteranordnung
US08/332,504 US5707487A (en) 1991-01-22 1994-10-31 Method of manufacturing semiconductor device

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656128A (en) * 1993-03-26 1997-08-12 Fujitsu Limited Reduction of reflection by amorphous carbon
US6007732A (en) * 1993-03-26 1999-12-28 Fujitsu Limited Reduction of reflection by amorphous carbon
US6376388B1 (en) 1993-07-16 2002-04-23 Fujitsu Limited Dry etching with reduced damage to MOS device
JP2007103942A (ja) * 2005-10-05 2007-04-19 Applied Materials Inc 炭素系ハードマスクを開く方法
JP2007110112A (ja) * 2005-10-12 2007-04-26 Samsung Electronics Co Ltd 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
JP2011146662A (ja) * 2009-04-15 2011-07-28 Mes Afty Corp SiC半導体素子の製造方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7465679B1 (en) * 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
US5882537A (en) * 1996-11-25 1999-03-16 United Microelectronic Corp. Metallic precipitate monitoring method
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
US6265318B1 (en) 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
EP1048064A1 (en) 1998-01-13 2000-11-02 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6323132B1 (en) 1998-01-13 2001-11-27 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
US6071782A (en) * 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
KR20000004485A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 미세패턴 형성방법
JP2000173976A (ja) * 1998-12-02 2000-06-23 Mitsubishi Electric Corp 半導体装置の製造方法
DE19907621B4 (de) * 1999-02-23 2005-12-15 Robert Bosch Gmbh Ätzmaskierung
US6153504A (en) * 1999-08-16 2000-11-28 Advanced Micro Devices, Inc. Method of using a silicon oxynitride ARC for final metal layer
KR100307623B1 (ko) * 1999-10-21 2001-11-02 윤종용 엠.에이.피 화자 적응 조건에서 파라미터의 분별적 추정 방법 및 장치 및 이를 각각 포함한 음성 인식 방법 및 장치
TW440992B (en) * 2000-03-06 2001-06-16 United Microelectronics Corp Manufacturing method for wide-bottom box capacitor with semi-spherical silicon grains
JP2002280354A (ja) * 2001-03-19 2002-09-27 Osaka Prefecture 炭素薄膜のエッチング方法及びエッチング装置
US6564811B2 (en) * 2001-03-26 2003-05-20 Intel Corporation Method of reducing residue deposition onto ash chamber base surfaces
US6823880B2 (en) * 2001-04-25 2004-11-30 Kabushiki Kaisha Kobe Seiko Sho High pressure processing apparatus and high pressure processing method
US20050181604A1 (en) * 2002-07-11 2005-08-18 Hans-Peter Sperlich Method for structuring metal by means of a carbon mask
DE10231533A1 (de) * 2002-07-11 2004-01-29 Infineon Technologies Ag Verfahren zur Metallstrukturierung
DE10240099A1 (de) 2002-08-30 2004-03-11 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur
KR100523671B1 (ko) 2003-04-30 2005-10-24 매그나칩 반도체 유한회사 이중 게이트절연막을 구비하는 씨모스 이미지 센서 및그의 제조 방법
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
JP5499920B2 (ja) * 2010-06-09 2014-05-21 住友電気工業株式会社 半導体光デバイスの製造方法
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
TWI595691B (zh) * 2010-07-28 2017-08-11 應用材料股份有限公司 用於磁性媒材圖案化之阻劑強化
US8841196B1 (en) 2010-09-29 2014-09-23 Crossbar, Inc. Selective deposition of silver for non-volatile memory device fabrication
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8187945B2 (en) 2010-10-27 2012-05-29 Crossbar, Inc. Method for obtaining smooth, continuous silver film
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8258020B2 (en) 2010-11-04 2012-09-04 Crossbar Inc. Interconnects for stacked non-volatile memory device and method
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US8946667B1 (en) 2012-04-13 2015-02-03 Crossbar, Inc. Barrier structure for a silver based RRAM and method
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US9070859B1 (en) 2012-05-25 2015-06-30 Crossbar, Inc. Low temperature deposition method for polycrystalline silicon material for a non-volatile memory device
US8883603B1 (en) * 2012-08-01 2014-11-11 Crossbar, Inc. Silver deposition method for a non-volatile memory device
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8796102B1 (en) 2012-08-29 2014-08-05 Crossbar, Inc. Device structure for a RRAM and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE235010C (ja) *
US3884698A (en) * 1972-08-23 1975-05-20 Hewlett Packard Co Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer
JPS5894078A (ja) * 1981-11-30 1983-06-04 Silver Seiko Ltd カ−ド選出装置
JPS58212136A (ja) * 1982-06-03 1983-12-09 Toshiba Corp 微細パタ−ンの形成方法
KR840006728A (ko) * 1982-11-01 1984-12-01 오레그 이. 엘버 집적회로 제조방법
DD235010A3 (de) * 1983-05-20 1986-04-23 Andreas Bertz Plasmachemisches aetzverfahren fuer doppelschichten
GB2145243B (en) * 1983-08-18 1987-08-26 Gen Electric Optical lithographic processes
US4496448A (en) * 1983-10-13 1985-01-29 At&T Bell Laboratories Method for fabricating devices with DC bias-controlled reactive ion etching
JPS60117723A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 微細パタ−ンの形成方法
JPS60119731A (ja) * 1983-12-02 1985-06-27 Nippon Telegr & Teleph Corp <Ntt> 絶縁性薄膜
JPS60235426A (ja) * 1984-05-09 1985-11-22 Seiko Instr & Electronics Ltd 半導体集積回路装置の製造方法
US4592800A (en) * 1984-11-02 1986-06-03 Oerlikon-Buhrle U.S.A. Inc. Method of inhibiting corrosion after aluminum etching
US4704342A (en) * 1985-04-02 1987-11-03 Fairchild Semiconductor Corporation Photomask having a patterned carbon light-blocking coating
US4620898A (en) * 1985-09-13 1986-11-04 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Ion beam sputter etching
JPS62136025A (ja) * 1985-12-10 1987-06-19 Nippon Telegr & Teleph Corp <Ntt> 極微細パタン加工用カ−ボン膜及び極微細パタン加工方法
JPS62136820A (ja) * 1985-12-11 1987-06-19 Nippon Telegr & Teleph Corp <Ntt> 極微細パタ−ン形成法
JPS6376438A (ja) * 1986-09-19 1988-04-06 Hitachi Ltd パタ−ン形成方法
JPS63232334A (ja) * 1987-03-20 1988-09-28 Hitachi Ltd ドライエツチング方法
JPS63244848A (ja) * 1987-03-31 1988-10-12 Toshiba Corp ドライエツチング方法
US4820611A (en) * 1987-04-24 1989-04-11 Advanced Micro Devices, Inc. Titanium nitride as an antireflection coating on highly reflective layers for photolithography
US4956043A (en) * 1987-05-25 1990-09-11 Hitachi, Ltd. Dry etching apparatus
JP2650970B2 (ja) * 1987-07-31 1997-09-10 株式会社日立製作所 ドライエッチング方法
US5147500A (en) * 1987-07-31 1992-09-15 Hitachi, Ltd. Dry etching method
US4975144A (en) * 1988-03-22 1990-12-04 Semiconductor Energy Laboratory Co., Ltd. Method of plasma etching amorphous carbon films
DE3821614A1 (de) * 1988-06-27 1989-12-28 Licentia Gmbh Deckschicht aus amorphem kohlenstoff auf einem substrat, verfahren zur herstellung der deckschicht und verwendung der deckschicht
JPH0258221A (ja) * 1988-08-23 1990-02-27 Semiconductor Energy Lab Co Ltd 炭素または炭素を主成分とするマスクを用いたエッチング方法
US4904338A (en) * 1988-09-23 1990-02-27 Arizona Board Of Regents Carbon enhanced vapor etching
US5240554A (en) * 1991-01-22 1993-08-31 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656128A (en) * 1993-03-26 1997-08-12 Fujitsu Limited Reduction of reflection by amorphous carbon
US6007732A (en) * 1993-03-26 1999-12-28 Fujitsu Limited Reduction of reflection by amorphous carbon
US6376388B1 (en) 1993-07-16 2002-04-23 Fujitsu Limited Dry etching with reduced damage to MOS device
US6884670B2 (en) 1993-07-16 2005-04-26 Fujitsu Limited Dry etching with reduced damage to MOS device
JP2007103942A (ja) * 2005-10-05 2007-04-19 Applied Materials Inc 炭素系ハードマスクを開く方法
JP2007110112A (ja) * 2005-10-12 2007-04-26 Samsung Electronics Co Ltd 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
JP2011146662A (ja) * 2009-04-15 2011-07-28 Mes Afty Corp SiC半導体素子の製造方法

Also Published As

Publication number Publication date
US5707487A (en) 1998-01-13
KR960000372B1 (ko) 1996-01-05
DE4201661A1 (de) 1992-07-30

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