JP2000173976A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000173976A
JP2000173976A JP10342639A JP34263998A JP2000173976A JP 2000173976 A JP2000173976 A JP 2000173976A JP 10342639 A JP10342639 A JP 10342639A JP 34263998 A JP34263998 A JP 34263998A JP 2000173976 A JP2000173976 A JP 2000173976A
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soi layer
etching
soi
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semiconductor device
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Takashi Ipposhi
隆志 一法師
Toshiaki Iwamatsu
俊明 岩松
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    • H01L21/3065—Plasma etching; Reactive-ion etching

Abstract

(57)【要約】 【課題】 ＳＯＩ層を熱酸化する工程を経ることなく薄
膜化する方法を提供する。 【解決手段】ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液を満たしたエッ
チング槽にＳＯＩ基板１０を浸漬することで等方性エッ
チングが施され、結晶欠陥を有さずにＳＯＩ層３の厚み
が１００ｎｍとなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ＳＯＩ基板に形成される半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ（silicon on insulator）基板上
に形成された半導体装置（ＳＯＩデバイス）は、接合容
量の減少、素子間分離耐圧の向上など、バルク基板上に
形成された半導体装置（バルクデバイス）に比べて優れ
た点を有している。
【０００３】図５にＳＯＩ基板１０の断面図を示す。Ｓ
ＯＩ基板１０は、シリコン基板１の主面上に、埋め込み
酸化膜２および単結晶シリコン層（以後、ＳＯＩ層と呼
称）３が積層された構造を有している。図５において、
埋め込み酸化膜２の厚みは３７０ｎｍ程度、ＳＯＩ層３
の厚みは２００ｎｍ程度となっている。
【０００４】ＳＯＩ基板１０におけるＳＯＩ層３の厚み
は、基板製造時点では図５に示すように２００ｎｍ程度
で形成されているが、半導体装置の製造に際してはＳＯ
Ｉ層３の厚みを、所望の半導体装置のスペックに会わせ
て適宜薄くする必要があり、これをＳＯＩ層３の薄膜化
工程と呼称する。
【０００５】なお、ＳＯＩ層３は、図６示すようにＳＯ
Ｉ基板１０の主面上の半導体素子形成領域（活性領域）
ＡＲにおいて適切な厚みとなるように薄膜化される。
【０００６】例えば、半導体装置の製造に際して必要と
なるＳＯＩ層の厚みが１００ｎｍとすると、ＳＯＩ基板
１０における当初のＳＯＩ層３の厚みは約２００ｎｍで
あるので約１００ｎｍの厚さ分だけＳＯＩ層３を薄くし
なければならない。
【０００７】従来は、ＳＯＩ層３の薄膜化のためにＳＯ
Ｉ層３を熱酸化する手法を採っていた。すなわち、図７
に示すようにＳＯＩ層３上に厚さ約２２０ｎｍの熱酸化
膜４が形成されるように、ＳＯＩ基板１０を１０００℃
程度に加熱して酸素雰囲気に曝して熱酸化することで、
ＳＯＩ層３を構成するシリコンが約１００ｎｍの厚さ分
だけ消費され、ＳＯＩ層３の厚さは約１００ｎｍとな
る。
【０００８】その後、フッ酸溶液等で熱酸化膜４を除去
することで、ＳＯＩ基板１０は図８に示すように厚さ約
１００ｎｍのＳＯＩ層３を有することになる。
【０００９】
【発明が解決しようとする課題】ここで問題となるの
は、余剰シリコン（injected silicon interstitial du
ring oxidation）、すなわちＳＯＩ層３の熱酸化時にシ
リコンとシリコン酸化膜との界面で発生する格子間のシ
リコン原子が、図８に示すようにＳＯＩ層３中に結晶欠
陥ＤＦを形成するという現象である。このような結晶欠
陥ＤＦを有したＳＯＩ層３に半導体装置を形成した場
合、装置動作時に異常リーク電流が発生するという問題
がある。
【００１０】ここで、図９に薄膜化後のＳＯＩ層３にＣ
ＭＯＳ（ComplementaryＭＯＳ）を形成した例を模式的
に示す。図９において、ＳＯＩ層３はシリコン酸化膜等
の絶縁膜で構成された素子分離膜５によって、複数のＮ
型ＭＯＳＦＥＴ１５が形成されたＮＭＯＳ領域と、複数
のＰ型ＭＯＳＦＥＴ２５が形成されたＰＭＯＳ領域とに
電気的に分けられている。
【００１１】Ｎ型ＭＯＳＦＥＴ１５は、ＳＯＩ層３内に
Ｐ型不純物が導入されたＰ型不純物領域１４と、Ｐ型不
純物領域１４上に形成されたゲート酸化膜１１と、ゲー
ト酸化膜１１上に形成されたゲート電極１２と、Ｐ型不
純物領域１４を両側から挟むようにＳＯＩ層３内に形成
され、Ｎ型不純物が比較的高濃度で導入されたソース・
ドレイン領域１３とを有している。
【００１２】また、Ｐ型ＭＯＳＦＥＴ２５は、ＳＯＩ層
３内にＮ型不純物が導入されたＮ型不純物領域２４と、
Ｎ型不純物領域２４上に形成されたゲート酸化膜２１
と、ゲート酸化膜２１上に形成されたゲート電極２２
と、Ｐ型不純物領域２４を両側から挟むようにＳＯＩ層
３内に形成され、Ｐ型不純物が比較的高濃度で導入され
たソース・ドレイン領域２３とを有している。
【００１３】図９に示すように、結晶欠陥ＤＦを有した
ＳＯＩ層３に複数のＭＯＳＦＥＴを形成した場合、結晶
欠陥ＤＦを含むＭＯＳＦＥＴが、結晶欠陥密度に依存し
た割合で形成され、特性異常や動作不良の原因となる。
【００１４】なお、図８および図９に示したＳＯＩ層３
中の結晶欠陥ＤＦは模式的に示したものであり、現実の
結晶欠陥はさらに複雑である。また、熱酸化による薄膜
化後に、そのままの状態で結晶欠陥を確認することは困
難であるが、セコ（Ｓｅｃｃｏ）エッチング等の選択エ
ッチングにより結晶欠陥を顕在化させることで結晶欠陥
の存在が確認されている。
【００１５】なお、セコエッチングとは、「Ｓｅｃｃ
ｏ」と呼称されるエッチャントを用いてのエッチング、
あるいは０．１５ｍｏｌの重クロム酸カリウム（Ｋ2Ｃ
ｒ2Ｏ7）と濃度４８％のフッ酸（ＨＦ）を１対２の比率
で混合したものの水溶液をエッチャントとして用いるエ
ッチングを指し、結晶欠陥部のでエッチング速度が無欠
陥部よりも大きくなるという性質を利用して結晶欠陥を
顕在化させるものである。
【００１６】以上説明したように、従来のＳＯＩ層の薄
膜化方法においては、ＳＯＩ層を熱酸化する工程を含ん
でいたので、熱酸化に起因してＳＯＩ層中に結晶欠陥が
形成されるという問題があった。
【００１７】本発明は上記のような問題点を解消するた
めになされたもので、ＳＯＩ層を熱酸化する工程を経る
ことなく薄膜化する方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、ＳＯＩ基板を準備する工
程と、前記ＳＯＩ基板のＳＯＩ層をＮＨ3−Ｈ2Ｏ2−Ｈ2
Ｏ溶液で等方的にエッチングして所定の厚さにまで薄膜
化する工程と、薄膜化した前記ＳＯＩ層上に半導体装置
を形成する工程とを備えている。
【００１９】本発明に係る請求項２記載の半導体装置の
製造方法は、前記ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比率
が、ＮＨ3対Ｈ2Ｏ2の成分比率が同程度となっている。
【００２０】本発明に係る請求項３記載の半導体装置の
製造方法は、前記ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比率
が１：１：５であって、溶液温度は５０℃以上１００℃
未満となっている。
【００２１】本発明に係る請求項４記載の半導体装置の
製造方法は、前記ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比率
が１：１：１であって、溶液温度は５０℃以上１００℃
未満となっている。
【００２２】本発明に係る請求項５記載の半導体装置の
製造方法は、ＳＯＩ基板を準備する工程と、所定のエッ
チングガスを高周波あるいはマイクロ波で励起してプラ
ズマを生成し、該プラズマ中に含まれる化学的に活性度
の高い原子あるいは分子であるラジカルを前記エッチン
グガスの流れに沿って前記ＳＯＩ基板にまで輸送し、エ
ッチング種として用いるダウンフローエッチングによ
り、前記ＳＯＩ基板のＳＯＩ層を等方的にエッチングし
て所定の厚さにまで薄膜化する工程と、薄膜化した前記
ＳＯＩ層上に半導体装置を形成する工程とを備えてい
る。
【００２３】本発明に係る請求項６記載の半導体装置の
製造方法は、前記所定のエッチングガスが、ＣＦ4とＯ2
の混合ガス、ＮＦ3とＯ2の混合ガス、Ｃｌ2ガス、Ｃｌ2
とＮＦ3の混合ガス、ＮＦ3ガスの何れかである。
【００２４】
【発明の実施の形態】＜実施の形態１＞以下、図１〜図
３を用いて、本発明に係る半導体装置の製造方法の実施
の形態１について説明する。
【００２５】図１にＳＯＩ基板１０の断面図を示す。Ｓ
ＯＩ基板１０は、シリコン基板１の主面上に、埋め込み
酸化膜２および単結晶シリコン層（以後、ＳＯＩ層と呼
称）３が積層された構造を有している。図１において、
埋め込み酸化膜２の厚みは３７０ｎｍ程度、ＳＯＩ層３
の厚みは２００ｎｍ程度となっている。
【００２６】ここで、半導体装置の製造に際して必要と
なるＳＯＩ層の厚みが１００ｎｍとすれば、約１００ｎ
ｍの厚さ分だけＳＯＩ層３を薄くする必要がある。その
ために、ＳＯＩ基板１０にアンモニア水と過酸化水素水
とを混合した水溶液、すなわちＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶
液をエッチャントとして用いて、いわゆるウエットエッ
チングによる等方性エッチングを施す。
【００２７】具体的にはＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液を満
たしたエッチング槽にＳＯＩ基板１０を浸漬することで
等方性エッチングが施されることになるが、その際には
ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液を槽内で循環させるディップ
方式を採用する。また、エッチング処理の終了後は流水
によるＳＯＩ基板の洗浄を行う。
【００２８】ここで、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分
比率は１：１：５とし、その温度は５０℃以上とする。
なお、この溶液の生成においては例えば、アンモニアを
重量比で３０％含むアンモニア水、過酸化水素を重量比
で３０％含む過酸化水素水を用いる。
【００２９】図２に、等方性エッチングを施すことでＳ
ＯＩ層３の厚みが１００ｎｍとなったＳＯＩ基板１０を
示す。図２に示すＳＯＩ層３は結晶欠陥を有していな
い。これは、従来のようにＳＯＩ層３を熱酸化してシリ
コン原子を消費するのではなく、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ
溶液をエッチャントとする等方性エッチングにより、シ
リコン原子をＳＯＩ層３の表面から順に除去するのでＳ
ＯＩ層３中に余剰シリコンが発生することがなく、該余
剰シリコンに起因してＳＯＩ層３中に結晶欠陥が発生す
ることが防止される。
【００３０】上述した成分比率のＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ
溶液をエッチャントとして用いた場合、シリコン、すな
わちＳＯＩ層のエッチングレートＲ（オングストローム
／ｍｉｎ）は下記の数式（１）で表される。
【００３１】
【数１】
【００３２】なお、数式（１）において、ｋはボルツマ
ン定数、Ｔは溶液の絶対温度であり、溶液温度が５０℃
の場合、エッチングレートは０．２オングストローム／
ｍｉｎ程度となる。なお、エッチングレートが０．２オ
ングストローム／ｍｉｎ未満でも良い場合には、溶液温
度が５０℃未満でエッチングを行っても良いことは言う
までもない。
【００３３】ここで、エッチング処理に費やす時間を短
縮するためにはエッチングレートを高める必要がある
が、そのための手法としては、溶液温度を高める方法
と、溶液の成分比率を変える方法とがある。
【００３４】溶液温度を高める方法では、溶液温度を８
０℃とした場合には数式（１）から、エッチングレート
は８オングストローム／ｍｉｎ程度となり、ＳＯＩ層を
１００ｎｍ（すなわち１０００オングストローム）エッ
チングしようとすれば、処理時間が約１２５分となる。
なお、このエッチング処理は一度に１２５分間行っても
良いが、複数回に分けて行っても良い。
【００３５】また、溶液の成分比率を変える方法では、
例えば、ＮＨ3とＨ2Ｏ2の比率を１：１に保った状態
で、両者のＨ2Ｏに対する比率を上げることでエッチン
グレートを上げる方法を採る。すなわち、ＮＨ3−Ｈ2Ｏ
2−Ｈ2Ｏ溶液の成分比率としては１：１：１とし、その
温度は８０℃とする。この場合のエッチングレートは４
０オングストローム／ｍｉｎ程度となり、ＳＯＩ層を１
００ｎｍエッチングするのに費やす時間は約２５分とな
る。
【００３６】なお、Ｈ2Ｏ2に対するＮＨ3の比率を１対
１よりも上げることでエッチングレートを上げることも
できるが、ＳＯＩ層の表面状態が粗くなる可能性がある
ので、ＳＯＩ層の表面状態が粗くなることを防止するた
めには両者の比率を同程度とする方が良い。換言すれ
ば、ＮＨ3に対するＨ2Ｏ2の比率を上げることで、ＳＯ
Ｉ層の表面状態が粗くなることをさらに効果的に防止で
きる。
【００３７】また、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
率が１：１：５の場合、１：１：１の場合の何れにおい
ても、溶液温度をさらに高めることでエッチングレート
をさらに高めることができるが、溶液温度を上げること
でＨ2Ｏの蒸発が促進され、溶液成分の径時変化の度合
いが高まるのでＳＯＩ層のエッチング量制御が困難とな
る。従って、溶液温度は５０℃以上であって、少なくと
も１００℃未満で行う。
【００３８】ここで、図３に薄膜化後のＳＯＩ層３にＣ
ＭＯＳを形成した例を模式的に示す。図３において、Ｓ
ＯＩ層３はシリコン酸化膜等の絶縁膜で構成された素子
分離膜５によって、複数のＮ型ＭＯＳＦＥＴ１５が形成
されたＮＭＯＳ領域と、複数のＰ型ＭＯＳＦＥＴ２５が
形成されたＰＭＯＳ領域とに電気的に分けられている。
【００３９】Ｎ型ＭＯＳＦＥＴ１５は、ＳＯＩ層３内に
Ｐ型不純物が導入されたＰ型不純物領域１４と、Ｐ型不
純物領域１４上に形成されたゲート酸化膜１１と、ゲー
ト酸化膜１１上に形成されたゲート電極１２と、Ｐ型不
純物領域１４を両側から挟むようにＳＯＩ層３内に形成
され、Ｎ型不純物が比較的高濃度で導入されたソース・
ドレイン領域１３とを有している。
【００４０】また、Ｐ型ＭＯＳＦＥＴ２５は、ＳＯＩ層
３内にＮ型不純物が導入されたＮ型不純物領域２４と、
Ｎ型不純物領域２４上に形成されたゲート酸化膜２１
と、ゲート酸化膜２１上に形成されたゲート電極２２
と、Ｐ型不純物領域２４を両側から挟むようにＳＯＩ層
３内に形成され、Ｐ型不純物が比較的高濃度で導入され
たソース・ドレイン領域２３とを有している。
【００４１】図３に示すように、ＳＯＩ層３には結晶欠
陥が存在しないので、結晶欠陥に起因する特性異常や動
作不良の発生を防止できる。
【００４２】＜特徴的作用効果＞以上説明したように、
本発明に係る実施の形態１によれば、ＮＨ3−Ｈ2Ｏ2−
Ｈ2Ｏ溶液をエッチャントとする等方性エッチングによ
りシリコン原子をＳＯＩ層の表面から順に除去して薄膜
化するのでＳＯＩ層中に余剰シリコンが発生することが
なく、該余剰シリコンに起因してＳＯＩ層中に結晶欠陥
が発生することが防止される。その結果、薄膜化後のＳ
ＯＩ層に半導体装置を形成した場合、結晶欠陥に起因す
る特性異常や動作不良の発生を防止できる。
【００４３】また、以上説明したＳＯＩ層の薄膜化工程
では、熱酸化が殆ど進行しない低温、すなわち５０℃以
上１００℃未満で処理するので、従来のようにＳＯＩ基
板が１０００℃、あるいはそれ以上の温度に加熱される
ということがなく、ＳＯＩ基板が熱ストレスを受けて結
晶欠陥を発生させるという問題も発生しない。
【００４４】また、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液は通常は
シリコン基板の洗浄に用いられており、特に異物（パー
ティクル）の除去に効果があるので、ＳＯＩ基板に付着
した異物（パーティクル）を併せて除去することができ
る。
【００４５】＜変形例＞以上説明した本発明に係る実施
の形態１においては、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液をエッ
チャントとする等方性エッチングによりＳＯＩ層を薄膜
化する例について説明したが、エッチャントとして水酸
化ナトリウム溶液（ＮａＯＨ）、あるいは水酸化カリウ
ム溶液（ＫＯＨ）を用いて等方性エッチングによりＳＯ
Ｉ層を薄膜化しても良い。
【００４６】水酸化ナトリウム溶液および水酸化カリウ
ム溶液は、常温でもエッチングレートが高いので、加熱
する必要がなく、取扱いが容易という特徴がある。
【００４７】なお、水酸化ナトリウム溶液のエッチング
レートの一例としては、重量比で約１５％の濃度の場
合、温度６０℃で約１００ｎｍ／ｍｉｎであり、水酸化
カリウム溶液のエッチングレートの一例としては、重量
比で約２０％の濃度の場合、温度６０℃で約１００ｎｍ
／ｍｉｎである。
【００４８】＜実施の形態２＞以上説明した本発明に係
る半導体装置の製造方法の実施の形態１においては、ウ
エットエッチングにより、ＳＯＩ層を等方的にエッチン
グすることでＳＯＩ層の薄膜化を行う例を示したが、ド
ライエッチングによりＳＯＩ層の薄膜化を行うようにし
ても良い。以下、本発明に係る半導体装置の製造方法の
実施の形態２として、プラズマを用いたケミカルドライ
エッチング、その中でもダウンフローエッチングにより
ＳＯＩ層の薄膜化を行う例について説明する。
【００４９】プラズマを用いたケミカルドライエッチン
グは、高周波あるいはマイクロ波励起プラズマ中に発生
した化学的に活性度の高い励起状態にある原子あるいは
分子（以後、ラジカルと呼称）をエッチング種として用
いる。
【００５０】図４に、ダウンフローエッチングを行うた
めのダウンフローエッチャー１００の概略構成を示す。
図４に示すように、ダウンフローエッチャー１００はエ
ッチング対象となるＳＯＩ基板１０を収容するエッチン
グ室３１、エッチング室３１につながるプラズマ生成室
３２、プラズマ生成のためのマイクロ波発生器３３、マ
イクロ波発生器３３から出力されるマイクロ波（例えば
２．４５ＧＨｚ）をプラズマ生成室３２に近接して設け
られた電極板３４に導く導波路３５を主たる構成として
備えている。なお、マイクロ波発生器３３の代わりに高
周波発生器を用い、高周波によりプラズマを励起するよ
うにしても良い。
【００５１】次に、ダウンフローエッチャー１００の動
作について説明する。まず、エッチング対象となるＳＯ
Ｉ基板１０をエッチング室３１内の載置台３９上にＳＯ
Ｉ層３が上側となるように載置し、排気管３７を通じて
図示しない真空排気装置により、エッチング室３１およ
びプラズマ生成室３２内の空気を排気して真空状態を作
る。
【００５２】その後、プラズマ生成室３２につながるガ
ス導入管３８のバルブ３６を開いて所定量のエッチング
ガスを導入する。エッチングガスとしては、ＣＦ4とＯ2
の混合ガス、ＮＦ3とＯ2の混合ガス、Ｃｌ2ガス、Ｃｌ2
とＮＦ3の混合ガス、ＮＦ3ガス等を使用する。
【００５３】プラズマ生成室３２に導入されたエッチン
グガスは電極板３４に印加されたマイクロ波により励起
されて、プラズマＰＺを生成する。プラズマＰＺを構成
する荷電粒子（イオン、電子）の寿命は短いが、ラジカ
ルＲＤの寿命は長いので、エッチングガスの流れに沿っ
てエッチング室３１まで輸送され、エッチング室３１内
のＳＯＩ基板１０の表面、すなわちＳＯＩ層３のシリコ
ン原子と化学反応して、ＳＯＩ層３が表面から順に除去
されることになる。なお、ＣＦ4とＯ2の混合ガスを用い
た場合のエッチングレートは、１５０ｎｍ〜２００ｎｍ
／ｍｉｎとなる。
【００５４】また、ダウンフローエッチングにおいては
エッチングのためのエッチング種としてラジカルＲＤを
用い、ＳＯＩ基板１０がプラズマＰＺ中の荷電粒子に曝
されない構成となっているので、イオン衝撃によりＳＯ
Ｉ層３表面に結晶欠陥が生じることがない。
【００５５】＜特徴的作用効果＞以上説明したように、
本発明に係る実施の形態２によれば、ダウンフローエッ
チングによりシリコン原子をＳＯＩ層の表面から順に除
去して薄膜化するので、ＳＯＩ層中に余剰シリコンが発
生することがなく、該余剰シリコンに起因してＳＯＩ層
中に結晶欠陥が発生することが防止される。その結果、
薄膜化後のＳＯＩ層に半導体装置を形成した場合、結晶
欠陥に起因する特性異常や動作不良の発生を防止でき
る。
【００５６】また、ダウンフローエッチングにおいては
ＳＯＩ基板がプラズマ中の荷電粒子に曝されない構成と
なっているので、イオン衝撃によりＳＯＩ層表面に結晶
欠陥が生じることがない。
【００５７】また、ダウンフローエッチングでは、ＳＯ
Ｉ基板を熱酸化が進行するような温度に加熱することが
ないので、従来のようにＳＯＩ基板が１０００℃、ある
いはそれ以上の温度に加熱されるということがなく、Ｓ
ＯＩ基板が熱ストレスを受けて結晶欠陥を発生させると
いう問題も発生しない。
【００５８】
【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、ＳＯＩ層をＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ
溶液で等方的にエッチングして所定の厚さにまで薄膜化
するので、シリコン原子がＳＯＩ層の表面から順に除去
されることになり、ＳＯＩ層中に余剰シリコンが発生す
ることがなく、該余剰シリコンに起因してＳＯＩ層中に
結晶欠陥が発生することが防止される。その結果、薄膜
化後のＳＯＩ層に半導体装置を形成した場合、結晶欠陥
に起因する特性異常や動作不良の発生を防止できる。
【００５９】本発明に係る請求項２記載の半導体装置の
製造方法によれば、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
率を、ＮＨ3対Ｈ2Ｏ2の成分比率が同程度とするので、
ＳＯＩ層の表面状態が粗くなることを防止することがで
きる。
【００６０】本発明に係る請求項３記載の半導体装置の
製造方法によれば、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
率を１：１：５とし、その温度を５０℃以上１００℃未
満とすることで、ＳＯＩ層のエッチング速度が遅過ぎる
とういことがなく、また制御性良くＳＯＩ層のエッチン
グを行うことができる。
【００６１】本発明に係る請求項４記載の半導体装置の
製造方法によれば、ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
率を１：１：１とし、その温度を５０℃以上１００℃未
満とすることで、例えばＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成
分比率が１：１：５である場合に比べてＳＯＩ層のエッ
チング速度を高めることができ、また制御性良くＳＯＩ
層のエッチングを行うことができる。
【００６２】本発明に係る請求項５記載の半導体装置の
製造方法によれば、ダウンフローエッチングによりＳＯ
Ｉ層を等方的にエッチングして所定の厚さにまで薄膜化
するので、シリコン原子がＳＯＩ層の表面から順に除去
されることになり、ＳＯＩ層中に余剰シリコンが発生す
ることがなく、該余剰シリコンに起因してＳＯＩ層中に
結晶欠陥が発生することが防止される。その結果、薄膜
化後のＳＯＩ層に半導体装置を形成した場合、結晶欠陥
に起因する特性異常や動作不良の発生を防止できる。ま
た、ダウンフローエッチングにおいてはエッチングのた
めのエッチング種としてラジカルを用い、エッチングガ
スの流れに沿ってＳＯＩ基板にまで輸送するので、ＳＯ
Ｉ基板がプラズマ中の荷電粒子に曝されず、イオン衝撃
によりＳＯＩ層表面に結晶欠陥が生じることが防止され
る。
【００６３】本発明に係る請求項６記載の半導体装置の
製造方法によれば、ＳＯＩ層を効率よくエッチングする
ことができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の製造方法の実施の
形態１を説明する図である。
【図２】 本発明に係る半導体装置の製造方法の実施の
形態１を説明する図である。
【図３】 本発明に係る半導体装置の製造方法の実施の
形態１を説明する図である。
【図４】 本発明に係る半導体装置の製造方法の実施の
形態２を説明する図である。
【図５】 従来の半導体装置の製造方法を説明する図で
ある。
【図６】 半導体装置の活性領域を説明する図である。
【図７】 従来の半導体装置の製造方法を説明する図で
ある。
【図８】 従来の半導体装置の製造方法を説明する図で
ある。
【図９】 従来の半導体装置の製造方法を説明する図で
ある。
【符号の説明】
１ シリコン基板、２ 埋め込み酸化膜、３ ＳＯＩ
層、１０ ＳＯＩ基板、ＰＺ プラズマ、ＲＤ ラジカ
ル。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F043 AA09 BB02 DD10 5F048 AA07 AC03 BA16 BB05 BC11 BD04 BG07 5F110 AA06 BB04 CC02 DD05 DD13 DD25 FF02 GG02 GG31 GG52 NN62 NN74 QQ04 QQ05

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ基板を準備する工程と、 前記ＳＯＩ基板のＳＯＩ層をＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液
    で等方的にエッチングして所定の厚さにまで薄膜化する
    工程と、 薄膜化した前記ＳＯＩ層上に半導体装置を形成する工程
    と、を備える半導体装置の製造方法。
  2. 【請求項２】 前記ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
    率は、ＮＨ3対Ｈ2Ｏ2の成分比率が同程度である、請求
    項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
    率は１：１：５であって、溶液温度は５０℃以上１００
    ℃未満である、請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記ＮＨ3−Ｈ2Ｏ2−Ｈ2Ｏ溶液の成分比
    率は１：１：１であって、溶液温度は５０℃以上１００
    ℃未満である、請求項２記載の半導体装置の製造方法。
  5. 【請求項５】 ＳＯＩ基板を準備する工程と、 所定のエッチングガスを高周波あるいはマイクロ波で励
    起してプラズマを生成し、該プラズマ中に含まれる化学
    的に活性度の高い原子あるいは分子であるラジカルを前
    記エッチングガスの流れに沿って前記ＳＯＩ基板にまで
    輸送し、エッチング種として用いるダウンフローエッチ
    ングにより、前記ＳＯＩ基板のＳＯＩ層を等方的にエッ
    チングして所定の厚さにまで薄膜化する工程と、 薄膜化した前記ＳＯＩ層上に半導体装置を形成する工程
    と、を備える半導体装置の製造方法。
  6. 【請求項６】 前記所定のエッチングガスは、 ＣＦ4とＯ2の混合ガス、ＮＦ3とＯ2の混合ガス、Ｃｌ2
    ガス、Ｃｌ2とＮＦ3の混合ガス、ＮＦ3ガスの何れかで
    ある、請求項５記載の半導体装置の製造方法。
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