JP2007201429A - 複合基板の作製方法 - Google Patents
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Abstract
【課題】支持基板と半導体材料の活性層との間に介在させた少なくとも１つの薄い最終絶縁層を備えるタイプの複合基板の作製方法を提供する。
【解決手段】支持基板１上に絶縁層３１を形成または堆積し、ソース基板上に、絶縁層３２を形成または堆積するステップと、上記絶縁層の少なくとも１つをプラズマ活性化するステップと、絶縁層３１、３２のそれぞれを介して、分子接合によって上記２つの基板１、２を接合するステップと、上記活性層２０のみを保持するように、ソース基板から背部部分２１を除去するステップとを備え、プラズマ活性化エネルギーの値、および絶縁層３１、３２のそれぞれの厚みｅ１、ｅ２が、活性化された絶縁層が、その上側部分でのみ活性化Ｓ、上記最終絶縁層３の厚みを、５０ナノメートル以下であるように選択する。
【選択図】図２Ｅ
【解決手段】支持基板１上に絶縁層３１を形成または堆積し、ソース基板上に、絶縁層３２を形成または堆積するステップと、上記絶縁層の少なくとも１つをプラズマ活性化するステップと、絶縁層３１、３２のそれぞれを介して、分子接合によって上記２つの基板１、２を接合するステップと、上記活性層２０のみを保持するように、ソース基板から背部部分２１を除去するステップとを備え、プラズマ活性化エネルギーの値、および絶縁層３１、３２のそれぞれの厚みｅ１、ｅ２が、活性化された絶縁層が、その上側部分でのみ活性化Ｓ、上記最終絶縁層３の厚みを、５０ナノメートル以下であるように選択する。
【選択図】図２Ｅ
Description
本発明は、半導体支持基板と半導体材料の活性層との間に埋め込まれた、すなわち、それらの間に介在させた絶縁層を備えるタイプの複合基板の作製方法に関する。
以下の記載および特許請求の範囲において、「絶縁体」という用語は、場合により、誘電率が高い電気絶縁材料を意味する。
さらに詳しく言えば、本発明は、絶縁層の厚みが薄く、すなわち、５０ｎｍ（５０ナノメートル）未満、さらには、２０ｎｍ（２０ナノメートル）未満の薄さでありながらも、実質的に向上させた電気特性を備える上述したような複合基板を獲得する方法に関する。
上述したような基板は、特に、光学、電子工学、および光電子工学の分野において使用される。
このタイプの複合基板の特定の非制限的例の１つは、「ＳＯＩ」（シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ））という頭文字で知られる基板であり、この基板は、２つのシリコン層の間に介在させた絶縁性の酸化珪素層を備える基板を意味する。
さらに正確に言えば、本発明の方法による向上の対象となる電気特性は、以下のとおりである。
・埋め込み絶縁層の電荷密度（「Ｑｂｏｘ」の略語で知られる）。１ｃｍ２当たり５×１０１１電荷未満の値を得ることが望ましい。
・ブレークダウン電圧、すなわち、絶縁体の抵抗が急に下がる一線となる電圧。最大値を得ることが望ましい。一例として、埋め込み酸化珪素層の場合の好ましい値は、可能な限り、１０ＭＶ／ｃｍ［メガボルト／センチメートル］に近いものである。
・活性層における正孔および／または電子の移動度。１つの説明的な例として、およそ１０１５ａｔｏｍｓ／ｃｍ３の濃度でホウ素がドープされたシリコンにおいて、５００ｃｍ２．Ｖ−１．ｓ−１［センチメートル２．ボルト−１．秒−１］より大きな電子移動度を得ることが望まれる。
・２つの層間の界面での捕獲密度を意味する、「ＤＩＴ」値、いわゆる、「界面捕獲密度（ｄｅｎｓｉｔｙ ｏｆ ｉｎｔｅｒｆａｃｅ ｔｒａｐ）」。本発明において、埋め込み絶縁層とそれに隣接する層とのそれぞれの界面でのＤＩＴ値の向上が求められる。
・埋め込み絶縁層の電荷密度（「Ｑｂｏｘ」の略語で知られる）。１ｃｍ２当たり５×１０１１電荷未満の値を得ることが望ましい。
・ブレークダウン電圧、すなわち、絶縁体の抵抗が急に下がる一線となる電圧。最大値を得ることが望ましい。一例として、埋め込み酸化珪素層の場合の好ましい値は、可能な限り、１０ＭＶ／ｃｍ［メガボルト／センチメートル］に近いものである。
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・２つの層間の界面での捕獲密度を意味する、「ＤＩＴ」値、いわゆる、「界面捕獲密度（ｄｅｎｓｉｔｙ ｏｆ ｉｎｔｅｒｆａｃｅ ｔｒａｐ）」。本発明において、埋め込み絶縁層とそれに隣接する層とのそれぞれの界面でのＤＩＴ値の向上が求められる。
ＤＩＴ値が、本発明の基板形成ステップに影響を与える主要なパラメータの１つであるため、以下の記載では、ＤＩＴ値に焦点を当てる。さらに、このパラメータは、移動度にある効果を有する。しかしながら、本発明の目的は、一般に、最終的な基板の電気性能を向上することである。
捕獲は、界面で電荷キャリアを保持または放出する能力を有する。捕獲は、複合基板上に作られることになる電子コンポーネントの電気特性に極めて悪い影響を与える。
簡潔にするために、以下、「ＤＩＴ値」と称する、界面での捕獲密度を、捕獲数／ｅＶ．ｃｍ２として表す。ＤＩＴ値が高いほど、基板の電気特性は悪化する。
１つの例として、１０１２．ｅＶ−１．ｃｍ−２の値は、基板の低電気特性に相当する高い値である。現在、得られる最良のＤＩＴ値は、「ゲート酸化物」として知られる非常に高品質の酸化物と、それらの支持体との間の界面に対して、およそ１０１０．ｅＶ−１．ｃｍ−２である。このような酸化物は、例えば、トランジスタ、メモリ、静電容量、および集積回路を形成する他のタイプのコンポーネントに見られる。
図１Ａ〜図１Ｅは、当分野において既知であるＳＯＩタイプの基板を作製する１つの形態の様々なステップを示す。
図１Ａおよび図１Ｂに示すように、本方法は、基板表面に酸化物層Ｏｘｙを形成するためにソース基板Ｓｏｕを酸化した後、活性層Ｃａｃｔを規定するために原子種注入を実行するステップからなる。酸化物層は、一般にかなり厚みがあり、およそ１５０ｎｍ［ナノメートル］である。
支持基板Ｓｕｐに接合し（図１Ｃ）、ソース基板Ｓｏｕの残りを剥離した（図１Ｄ）後、支持体と活性層との間に介在させた酸化物層Ｏｘｙを含む複合基板が得られ、この酸化物層には、参照番号Ｉ１およびＩ２をそれぞれ付与した、支持体および活性層の各々との接触界面がある。
最後に、作製後、得られる複合基板の上面に、基板上での仕上げ熱処理中に上面を保護する目的の層が形成されてもよい。このようにして、基板は、保護層Ｃｐｒで被覆され、その保護層Ｃｐｒと活性層Ｃａｃｔとの間に界面Ｉ３がある。
従来技術から、複合基板のある界面で、ＤＩＴ値を向上し得る、すなわち、低減し得る方法が既知である。これらは、主に、熱処理である。
「フォーミングガスアニール（ｆｏｒｍｉｎｇ ｇａｓ ａｎｎｅａｌ）」の略である「ＦＧＡ」として知られるこれらの方法の１つは、水素と中性ガスとを含有する雰囲気中、およそ４５０℃の低温で、界面の修復／回復熱処理を実行するステップからなる。
しかしながら、このような方法が４５０℃で実行されると、ＤＩＴ値の向上に関する効果は、保護層Ｃｐｒと活性層Ｃａｃｔとの間の界面Ｉ３にしか及ばず、界面Ｉ１およびＩ２には及ばず、及んだとしても、非常にわずかである。このＦＧＡ処理方法は、界面に遭遇するたびに効果が失われていく。したがって、この方法では、深い位置にある界面に対して効果をあまり発揮しなくなってしまう。
さらなる可能性として、高温、すなわち、９００℃を超える、さらには、１０００℃を超える高温でアニール熱処理を実行するステップがある。このような処理は、界面Ｉ２でのＤＩＴ値を向上することもあるが、それよりも深い位置にある界面Ｉ１にはほとんど効果がない。
さらに、多くの従来の応用では、例えば、５０ｎｍ未満、さらには、２０ｎｍ未満の薄い埋め込み絶縁層（酸化物）が望まれる。
この場合、酸化物は、電気絶縁体の役割のみを担っているだけではなく、複合基板の表面上に形成される電子コンポーネントの一体部品を形成する。
さらに、底部に位置する支持体Ｓｕｐは、機械的機能のみを備えているだけではなく、電気的機能も備えている。上記支持基板Ｓｕｐは、場合により、埋め込み構造体、例えば、接地面を含んでもよく、または複合体であってもよい。
その結果、埋め込み絶縁層の両側に位置する２つの界面Ｉ１およびＩ２でのＤＩＴ値の向上が望まれる。
しかしながら、非常に薄い埋め込み絶縁層を含む複合基板の製造が困難であることは周知である。したがって、例えば、ＳＯＩタイプの基板の場合、酸化物層が薄くなるほど、最終基板内の欠陥数が増えることが既知である。これは、主に、界面Ｉ１での接合中に封入された汚染物質、汚染粒子およびガスの存在が原因である。
このような接合性を高めるための１つの解決策は、接合される表面の少なくとも１つ、すなわち、支持体Ｓｕｐおよび／または絶縁体Ｏｘｙの表面のプラズマ活性化からなる。このようにして、正確に２時間、２００℃でアニールした後でも、界面Ｉ１で１Ｊ／ｍ２［ジュール／メートル２］に近い高接合エネルギーが得られる。
しかしながら、プラズマ活性化は、界面Ｉ１の電気特徴、特に、ＤＩＴ値をかなり著しく悪化させてしまう。
これに関しては、基板の電気特性に及ぼすプラズマ活性化の負の効果を示した、Ｋ Ｓｃｈｊｏｌｂｅｒｇ−Ｈｅｎｒｉｋｓｅｎらによる文献「Ｏｘｉｄｅ ｃｈａｒｇｅｓ Ｉｎｄｕｃｅｄ ｂｙ ｐｌａｓｍａ ａｃｔｉｖａｔｉｏｎ ｆｏｒ ｗａｆｅｒ ｂｏｎｄｉｎｇ」、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ Ａ １０２ （２００２）、９９〜１０５を参照されたい。
本発明の目的は、従来技術に関する上述した欠点を解消することである。
さらに正確に言えば、本発明の目的は、良好な電気特性を備えながら、すなわち、絶縁層の２つの界面でのＤＩＴ値を低くしたまま、薄い埋め込み絶縁層、すなわち、５０ｎｍ未満、さらには、２０ｎｍ未満、および５ｎｍ程度に薄いものであってもよい埋め込み絶縁層を有する複合基板を得る方法を提供することである。
この目的を達成するために、本発明は、「支持基板」と称する第１の半導体基板と、「活性層」と称する半導体材料層との間に介在させた「最終層」と称する薄い絶縁層を含むタイプの複合基板の作製方法であって、
上記支持基板上に、「第１の層」と称する絶縁層を形成または堆積し、「ソース基板」と称する第２の基板上に、「第２の層」と称する絶縁層を形成または堆積するステップと、
上記第１および第２の絶縁層の少なくとも１つをプラズマ活性化するステップと、
上記第１および第２の絶縁層が、接合界面に沿って接触し、上記最終絶縁層を一体に形成するように、分子接合によって上記支持基板および上記ソース基板を接合するステップと、
上記活性層を構成する材料の厚みのみを保持するように、ソース基板の「背部」と称する部分を除去するステップと
を備え、
プラズマ活性化エネルギーの値および第１および第２の絶縁層のそれぞれの厚み（ｅ１、ｅ２）が、活性化された絶縁層が、その自由表面から延在する上側部分でのみ活性化され、最終絶縁層の厚みが、５０ナノメートル（５０ｎｍ）以下、好ましくは、２０ナノメートル（２０ｎｍ）以下であるように選択されることを特徴とする、方法に関する。
上記支持基板上に、「第１の層」と称する絶縁層を形成または堆積し、「ソース基板」と称する第２の基板上に、「第２の層」と称する絶縁層を形成または堆積するステップと、
上記第１および第２の絶縁層の少なくとも１つをプラズマ活性化するステップと、
上記第１および第２の絶縁層が、接合界面に沿って接触し、上記最終絶縁層を一体に形成するように、分子接合によって上記支持基板および上記ソース基板を接合するステップと、
上記活性層を構成する材料の厚みのみを保持するように、ソース基板の「背部」と称する部分を除去するステップと
を備え、
プラズマ活性化エネルギーの値および第１および第２の絶縁層のそれぞれの厚み（ｅ１、ｅ２）が、活性化された絶縁層が、その自由表面から延在する上側部分でのみ活性化され、最終絶縁層の厚みが、５０ナノメートル（５０ｎｍ）以下、好ましくは、２０ナノメートル（２０ｎｍ）以下であるように選択されることを特徴とする、方法に関する。
本発明の他の好ましい非制限的な特徴は、単独または組み合わせで、以下のとおりである。
・支持基板上に形成または堆積された第１の絶縁層の厚み（ｅ１）およびソース基板上に形成または堆積された第２の絶縁層の厚み（ｅ２）が、以下の関係式、
ｅ１≧ｅｍｐ１＋ｄ１およびｅ２≧ｅｍｐ２＋ｄ２
を満たし、式中、ｅｍｐ１およびｅｍｐ２が、第１の絶縁層の厚み、および第２の絶縁層の厚みのそれぞれに相当し、厚みの性質が、プラズマ活性処理後に変更され、ｄ１およびｄ２が、第１および第２の絶縁層のそれぞれのトンネル距離に相当する。
・第１および第２の絶縁層の界面捕獲密度（ＤＩＴ）の値が、上記絶縁層が堆積または形成される層とのそれぞれの界面で、層がシリコンから形成され、絶縁層が二酸化珪素（ＳｉＯ２）から形成される場合、１０１１ｅＶ−１．ｃｍ−２以下、好ましくは、数１０１０ｅＶ−１．ｃｍ−２以下である。
・第１の絶縁層および／または第２の絶縁層が、酸化物または高誘電率の誘電材料から形成される。
・プラズマ活性化が、５０ｓｃｃｍ〜２００ｓｃｃｍの範囲の流量、５０ミリトールのチャンバ内の圧力、２００ｍｍの基板の場合、約２５０Ｗのプラズマ出力および３００ｍｍの基板の場合、約５００Ｗのプラズマ出力、５秒〜６０秒の範囲の期間、第１および第２の絶縁層に酸素プラズマを適用するステップからなる。
・支持基板上に形成または堆積された第１の絶縁層の厚み（ｅ１）およびソース基板上に形成または堆積された第２の絶縁層の厚み（ｅ２）が、以下の関係式、
ｅ１≧ｅｍｐ１＋ｄ１およびｅ２≧ｅｍｐ２＋ｄ２
を満たし、式中、ｅｍｐ１およびｅｍｐ２が、第１の絶縁層の厚み、および第２の絶縁層の厚みのそれぞれに相当し、厚みの性質が、プラズマ活性処理後に変更され、ｄ１およびｄ２が、第１および第２の絶縁層のそれぞれのトンネル距離に相当する。
・第１および第２の絶縁層の界面捕獲密度（ＤＩＴ）の値が、上記絶縁層が堆積または形成される層とのそれぞれの界面で、層がシリコンから形成され、絶縁層が二酸化珪素（ＳｉＯ２）から形成される場合、１０１１ｅＶ−１．ｃｍ−２以下、好ましくは、数１０１０ｅＶ−１．ｃｍ−２以下である。
・第１の絶縁層および／または第２の絶縁層が、酸化物または高誘電率の誘電材料から形成される。
・プラズマ活性化が、５０ｓｃｃｍ〜２００ｓｃｃｍの範囲の流量、５０ミリトールのチャンバ内の圧力、２００ｍｍの基板の場合、約２５０Ｗのプラズマ出力および３００ｍｍの基板の場合、約５００Ｗのプラズマ出力、５秒〜６０秒の範囲の期間、第１および第２の絶縁層に酸素プラズマを適用するステップからなる。
また、本方法は、絶縁層で覆われた２つの基板の少なくとも１つの上で、９００℃付近の温度で、少なくとも２時間、中性ガスおよび水素の混合物中で実行されるアニールステップをさらに備えてもよく、上記ステップは、プラズマ活性化前に実行される。
有益には、ソース基板の背部部分は、研摩および／または研磨によって除去される。
また、本方法は、プラズマ活性化ステップ前に実行される、ソース基板内にウィークゾーンを形成するステップと、上記ウィークゾーンに沿った剥離によってソース基板の背部部分を除去するステップとを備えてもよい。
有益には、上記ウィークゾーンは、ソース基板に原子種を注入することによって形成される。後者の場合、上述したアニールステップが実行されれば、そのステップは、注入ステップ前に実行される。
本発明は、ＳＯＩ基板を作製するための特定の応用のものであり、ソース基板は、シリコンから形成され、第１および第２の絶縁層は、二酸化珪素から形成される
また、本発明は、「支持基板」と称する第１の半導体基板と、「活性層」と称する半導体材料層との間に介在させた少なくとも１つの絶縁層を含み、上記１つ以上の絶縁層が、全厚みが５０ナノメートル（５０ｎｍ）以下、好ましくは、２０ナノメートル以下で、上記支持基板との界面および上記活性層との界面での界面捕獲密度（ＤＩＴ）が、１０１１．ｅＶ−１．ｃｍ−２以下、好ましくは、１０１０．ｅＶ−１．ｃｍ−２以下の「最終」層と称する絶縁層を形成する複合基板に関する。
本発明の他の特徴および利点は、添付の図面を参照しながら以下の記載から明らかになり、添付の図面は、指示的であるが非制限的方法で可能な実施形態、実施例およびその変形例を表す。
図２Ａは、本発明の方法が、「支持基板」と称する第１の基板１と、「ソース基板」と称する第２の基板２とを使用することを示す。
図２Ｂに示されているように、支持基板１上に、「第１の絶縁層」と称する絶縁層３１が形成または堆積され、ソース基板２上に、「第２の絶縁層」と称する絶縁層３２が形成される。
絶縁層３１と支持基板１との間の界面の参照番号は３１１であり、絶縁層３２とソース基板２との間の界面の参照番号は３２１である。
絶縁層３１、３２の自由表面の参照番号は、それぞれ３１０および３２０である。
次いで、図２Ｃに示されているように、２つの絶縁層３１、３２の少なくとも１つのプラズマ活性化が実行される。
次いで、分子接合によって実行される接合用に、表面３１０および３２０が準備される（図２Ｄを参照）。
接合界面の参照番号は５である。
最後に、参照番号４の最終複合基板に、活性層２０を構成するある厚みの上記材料のみを残すように、ソース基板２の「背面」部分と称する一部分が除去される。
上記複合基板４において、基板１は、従来技術の場合と同様に、機械的支持として作用する。
さらに、支持基板１はまた、複合基板４の表面上に引き続き作製される電子コンポーネントの一体部品を形成する。絶縁体３１と支持基板１との間の界面３１１でＤＩＴ値が低い材料が得られる本発明において、上記支持基板１を構成する材料の性質および物理的特徴は、上記電子コンポーネントの電気特性に影響を与える。この理由から、支持基板１は、半導体材料から形成されることが有利である。
さらに、上記支持基板１が、最終電子コンポーネントの構成要素（電極、接地面、チャネルなど）になる要素を含むこともあり得る。
最後に、多層構造体を製造するために、支持基板１として、複合基板を有することもあり得る。単なる説明的な例として、２０％ゲルマニウムを含有するシリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル層を有するバルクシリコン基板が、支持基板として作用してもよい。
複合基板４の活性層２０は、以下に記載するように、ソース基板２から得られる。また、上記ソース基板２は、半導体材料から形成される。
単なる説明的な例として、基板１および２として使用されてもよい材料の様々な例を以下に記載する。
・支持基板１：シリコン（Ｓｉ）、炭化珪素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、例えば、シリコン基板上のゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、または窒化ガリウム（ＧａＮ）層などの任意のエピタキシャル成長層、またはストレインドシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）層。
・ソース基板２：シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＡｓＧａ）、またはインジウムリン（ＩｎＰ）。
・支持基板１：シリコン（Ｓｉ）、炭化珪素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、例えば、シリコン基板上のゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、または窒化ガリウム（ＧａＮ）層などの任意のエピタキシャル成長層、またはストレインドシリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）層。
・ソース基板２：シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＡｓＧａ）、またはインジウムリン（ＩｎＰ）。
絶縁層３１、３２は、例えば、酸化珪素（ＳｉＯ２）または窒化珪素（Ｓｉ３Ｎ４）などの酸化物または窒化物層、酸窒化ゲルマニウム（ＧｅｘＯｙＮｚ）層、二酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）、三酸化ストロンチウムチタン（ＳｒＴｉＯ３）、アルミナ（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）、それらの窒化物、およびそれらの珪化物などの高誘電率（ｈｉｇｈ ｋ）の誘電体材料層から選択される。
各絶縁層３１または３２の性質は、第１に、界面３１１および３２１の電気性能を最適化するために、第２に、支持基板１およびソース基板２に対して使用される材料の性質に応じて選択される。一例として、ＧｅＯＩ（ゲルマニウム・オン・インシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ））タイプの最終基板４を製造するためには、シリコン支持基板上に薄い酸化珪素層が形成されてもよく、ゲルマニウムソース基板上に、ＨｆＯ２層が形成されてもよい。
絶縁体３１、３２は、電気特性に関して優れた品質のものであることが好ましい。さらに正確に言えば、これらの絶縁体は、界面３１１および３２１でのＤＩＴ値が、可能な限り低い。
説明的な例として、層１および２がシリコンから形成され、絶縁層３１、３２が二酸化珪素から形成される場合、界面３１１および３２１でのＤＩＴ値は、１０１１．ｅＶ−１．ｃｍ−２以下、さらには、１０１０．ｅＶ−１．ｃｍ−２以下である。
次に、絶縁体が酸化物である場合、ゲート酸化物などの最適な品質の酸化物を形成するために、あらゆる措置を講じて形成される。これに関しては、Ｇｒｅｅｎらの文献「Ｕｌｔｒａｔｈｉｎ （＜４ｎｍ） ＳｉＯ２ ａｎｄ Ｓｉ−Ｏ−Ｎ ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒｓ ｆｏｒ ｓｉｌｉｃｏｎ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ： Ｕｎｄｅｒｓｔａｎｄｉｎｇ ｔｈｅ ｐｒｏｃｅｓｓｉｎｇ， ｓｔｒｕｃｔｕｒｅ ａｎｄ ｐｈｙｓｉｃａｌ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｌｉｍｉｔｓ」、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、ｖｏｌｕｍｅ ９０、ｎ°５、Ｓｅｐｔｅｍｂｅｒ １，２００１、ｐａｇｅｓ ２０８６ ｆｆを参照されたい。
酸化物が形成される基板１および２の表面は、あらゆる汚染を防止するために、例えば、「ＲＣＡ」化学薬液での処理を使用して、ディープクリーニングによって準備される。
「ＲＣＡ」処理は、以下の溶液を用いて連続して表面を処理することからなる。
・水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、および脱イオン水の混合物を含む、「ＳＣ１」（標準洗浄１（ｓｔａｎｄａｒｄ ｃｌｅａｎ １））という頭文字で知られる第１の溶液。
・塩酸（ＨＣｌ）、過酸化水素（Ｈ２Ｏ２）、および脱イオン水の混合物を含む、「ＳＣ２」（標準洗浄２（ｓｔａｎｄａｒｄ ｃｌｅａｎ ２））という頭文字で知られる第２の溶液。
・水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、および脱イオン水の混合物を含む、「ＳＣ１」（標準洗浄１（ｓｔａｎｄａｒｄ ｃｌｅａｎ １））という頭文字で知られる第１の溶液。
・塩酸（ＨＣｌ）、過酸化水素（Ｈ２Ｏ２）、および脱イオン水の混合物を含む、「ＳＣ２」（標準洗浄２（ｓｔａｎｄａｒｄ ｃｌｅａｎ ２））という頭文字で知られる第２の溶液。
次いで、酸化物は、支持基板１および／またはソース基板２をそれぞれ酸化熱処理した後、場合により、「フォーミングガスアニール」（ＦＧＡ）タイプの酸化後処理を施すことによって得られる。
また、絶縁層３１、３２は、低圧化学気相堆積（ＬＰＣＶＤ）法または原子層堆積（ＡＬＤ）法によって得られてもよい。
上記堆積の前に、場合により、基板１または２の表面パッシベーション処理を施してもよい。一例として、上記処理は、二酸化ハフニウム（ＨｆＯ２）の絶縁層３１または３２を堆積する前に、シリコン上にいくつかの二酸化珪素（ＳｉＯ２）単層を形成することからなるものであってもよい。
以下、絶縁層３１、３２の厚みｅ１およびｅ２の特徴について記載する。
プラズマ活性化処理（図２Ｃ）は、電気特徴、特に、絶縁層とその隣接層との間の界面のＤＩＴ値を保持する条件下で実行される。
表面の「プラズマ活性化」とは、その表面をプラズマに露出することとして定義され、特に、真空下または大気圧で実行されてもよい。
上記活性化は、活性化が実行されるチャンバに供給されるガスの性質、流量、または圧力、および適用電力などの様々な露出パラメータを制御することによって実行される。
本発明において、活性化される絶縁層で覆われた基板は、チャンバ内に導入された後、純ガス、典型的に、酸素（Ｏ２）、場合により、窒素（Ｎ２）、アルゴン（Ａｒ）、もしくはヘリウム（Ｈｅ）、または、例えば、酸素およびヘリウム、酸素およびアルゴン、もしくはヘリウムおよび窒素など、上記ガスの混合物がチャンバ内に送られる。
使用するガスの流量は、活性化チャンバの容積と、基板のサイズとに応じたものである。
好ましくは、ガスは、１０ｓｃｃｍ〜１０００ｓｃｃｍ（標準立方センチメートル毎分）の範囲、典型的に、５０ｓｃｃｍ〜２００ｓｃｃｍの範囲の流量で送られる。一例として、２００ｍｍ直径の基板の場合、７５ｓｃｃｍの流量が使用され、３００ｍｍ直径の基板の場合、２００ｓｃｃｍの流量が使用される。
プラズマ処理中にチャンバにおいて確立された圧力は、１０ミリトール〜２００ミリトールの範囲、典型的に、５０ミリトール付近になるように制御される（１ミリトールは、１．３３×１０−１Ｐａに等しい）。
２００ｍｍ直径の基板の場合、１００Ｗ〜２０００Ｗの範囲、好ましくは、２５０Ｗ付近、３００ｍｍ直径の基板の場合、１００Ｗ〜３０００Ｗ、好ましくは、５００Ｗ付近のＲＦ電力（無線周波数）を適用することによって、プラズマが開始され維持される。
次いで、絶縁体の表面は、５〜６０秒間、好ましくは、１０〜３０秒間、プラズマに露出される。
プラズマ処理中、絶縁体の表面３１０および／または３２０は、厚みｅｍｐ（プラズマ処理によって変更された厚み）にわたって、処理された絶縁体を変更するイオン衝撃を受ける。
第１の絶縁層３１または第２の絶縁層３２のいずれに関係するかに応じて参照番号ｅｍｐ１またはｅｍｐ２を有するこれらの厚みは、プラズマを適用するために使用する電力と、このプラズマにかかる露出時間とに応じて調節されてもよい。
次いで、各絶縁層３１、３２は、上側部分、すなわち、図面において、自由表面３１０または３２０のそれぞれから延びる部分でのみ変更される。
３０秒間、適用されたプラズマの出力密度ＤＰ、Ｗ／ｃｍ２で表す、に応じて、プラズマ処理によって変更される絶縁層の厚みｅｍｐを決定するための測定を実行した。これらの測定は、酸化珪素層上で実行され、プラズマは酸素プラズマであった。添付する図４に、得られた結果を示す。
三角形で表した結果は、２００ｍｍ直径の基板で得られたものに相当し、ひし形で表した結果は、３００ｍｍ直径の基板で得られたものに相当する。
これらの結果によると、プラズマ処理により、８ｍｍの厚みを超える酸化物層の性質に変更が生じてしまうことがある。補足的な測定によれば、この厚みは、例えば、出力密度をさらに高くした場合、大きくなることがある。
その結果、プラズマ処理が界面３１１、３２１のＤＩＴ値に影響を与えないようにするために、厚みｅ１またはｅ２が、プラズマによって変更されるそれぞれの厚みｅｍｐ１およびｅｍｐ２より大きくした絶縁層を形成する必要がある。
したがって、絶縁層３１、３２の厚みｅ１およびｅ２は、以下の関係式を満たすことが好ましい。
ｅ１≧ｅｍｐ１＋ｄ１およびｅ２≧ｅｍｐ２＋ｄ２
式中、ｄ１およびｄ２は、第１および第２の絶縁層３１、３２の「トンネル」距離をそれぞれ表す。
ｅ１≧ｅｍｐ１＋ｄ１およびｅ２≧ｅｍｐ２＋ｄ２
式中、ｄ１およびｄ２は、第１および第２の絶縁層３１、３２の「トンネル」距離をそれぞれ表す。
このように、各絶縁体の厚みは、少なくともトンネル距離を安全な厚みとして取り入れながら、プラズマ処理によって乱され得る部分より厚い。
以下の記載および特許請求の範囲において、トンネル距離ｄ１（およびｄ２）は、界面３１１および３２１のそれぞれからの距離であると定義され、それを超えると、複合基板４から作製された電子コンポーネントの使用時、プラズマによって生じる捕獲または欠陥は、「トンネル」効果によって帯電できなくなる。
図５に、トンネル距離ｄ１およびｄ２の拡大図を示す。
言い換えれば、生じる欠陥は、界面３１１または３２１に著しい影響を及ぼすには、この界面から十分に離れた位置にあるということである。トンネル距離ｄ１およびｄ２は、絶縁体を構成する材料の性質、ソース基板および支持基板に依存し、さらには、生産される電子コンポーネントのタイプにも依存する（トンネル距離が、界面周囲の電場に依存するため）。
当業者であれば、これらのパラメータの値に応じて、ｄ１およびｄ２の値を決定可能である。一例として、トンネル距離は、ＣＭＯＳ技術で使用される電圧範囲において、シリコン上にＳｉの酸化物（ＳｉＯ２）がある場合、約２ｎｍである。
さらに、第１の絶縁層３１の厚みｅ１および第２の絶縁層３２の厚みｅ２は、複合基板４の最終絶縁層３の全厚みが、好ましくは、５０ｎｍ、より好ましくは、２０ｎｍを超えないことが好ましいように決定される。この最終層３の厚みは、ｅ１およびｅ２の合計にほぼ相当する。しかしながら、プラズマ処理後および接合前に、絶縁層３１、３２の一方または両方をわずかに薄層化することも可能であることに留意されたい。この薄層化ステップについては、以下に記載する。
最後に、使用する絶縁層が、高誘電率の材料、すなわち、相対誘電率εｒが、ＳｉＯ２のものより著しく高い材料（この場合、εｒは３．９付近）である場合、以下の式を用いて、厚みｅを「等価酸化膜厚（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）」、いわゆる、「ＥＯＴ」に変換するのが慣例である。
ＥＯＴ＝（εＳｉＯ２／εｒ）・ｅ
ＥＯＴ＝（εＳｉＯ２／εｒ）・ｅ
本発明が、薄い絶縁層３（＜５０ｎｍ）を、その性質にかかわらず形成することに適用可能である限り、この絶縁層が、高誘電率の層によって形成されれば、結果的に非常に低いＥＯＴが得られることを理解されたい。
また、プラズマ処理にかかる露出時間を、厳密に必要である時間に制限することも適切である。
この時間は、好ましくは、１分未満であり、より良好なのは、３０秒未満である。露出時間が長くなると、絶縁体に電荷が蓄積され、絶縁体の電荷密度（ＱＢＯＸ）が増大する危険性があり、導入部で述べた電気特性の向上を損なってしまいかねない。
プラズマ活性化処理パラメータと、２つの絶縁層３１および３２の厚みのそれぞれを管理することで、プラズマ処理によって生じる欠陥が、界面３１１または３２１のそれぞれから離れた位置にあるようにすることができる。
図２Ｄおよび図２Ｅに示す実施形態において、ソース基板２の背面部分は、研摩および／または研磨によって除去される。
図３Ａ〜図３Ｅを参照しながら、本方法の１つの変形例について記載する。背部部分の除去に関して、変更したステップについてのみ詳細に記載する。
図３Ｂから分かるように、ソース基板２内に、ウィークゾーン２２が形成される。上記ウィークゾーンは、活性層２０の範囲と基板２の背部部分２１とを区切る。
ゾーン２２は、多孔性ゾーンによって形成されてもよく、これに関しては、Ｋ Ｓａｋａｇｕｃｈｉらの文献「Ｅｌｔｒａｎ（登録商標） ｂｙ ｓｐｌｉｔｔｉｎｇ ｐｏｒｏｕｓ Ｓｉ ｌａｙｅｒｓ」、Ｔｈｅ ＥｌｅｃｔｒｏＣｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｉｎｃ ＰＶ９９−３、Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ｄｅｖｉｃｅｓ、Ｐ．Ｌ．Ｈｅｍｍｅｎｔ、ｐｐ １１７−１２１を参照されたい。この場合、多孔性ゾーンは、層３２を堆積する前に形成される。
ゾーン２２は、薄い酸化物３２を劣化しないように、軽い原子種、好ましくは、水素および／またはヘリウムイオンを注入することによって形成されることが有益である。
注入条件に関しては、Ｃ．ＭａｌｅｖｉｌｌｅおよびＣ．Ｍａｚｕｒｅの文献「Ｓｍａｒｔ Ｃｕｔ（商標） ｔｅｃｈｎｏｌｏｇｙ： ｆｒｏｍ ３００ ｎｍ ｕｌｔｒａｔｈｉｎ ＳＯＩ ｐｒｏｄｕｃｔｉｏｎ ｔｏ ａｄｖａｎｃｅｄ ｅｎｇｉｎｅｅｒｅｄ ｓｕｂｓｔｒａｔｅｓ」、Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ４８ （２００４）、１０５５−１０６３を参照されたい。
図示していないが、絶縁層３２上に酸化物または窒化物の保護層を堆積または形成する配慮をしながら、原子種注入ステップを実行することも可能であることに留意されたい。
上記追加の保護層の性質は、すぐ下にある絶縁層を害することなく、選択的に除去しやすいように選択される。この除去は、例えば、選択的エッチングによって実行されてもよい。
１つの例として、形成される絶縁体がＳｉＯ２であれば、窒化珪素（Ｓｉ３Ｎ４）の保護層を堆積することが可能である。この保護層は、後で、接合ステップ前に取り除かれる。
上記保護層が、プラズマ活性化中に保持されれば、適切なプラズマ出力を選択する際に、その厚みを考慮に入れなければならない。
上記出力は、トンネル距離に注意を払いながら、さらに高くなるように選択されてもよく、場合によっては、上記高出力が、さらに高いエネルギーの接合を生成する。
次いで、プラズマ活性化および接合ステップは、上述したように実行される（図３Ｃ、図３Ｄを参照）。
プラズマ処理を実行する前に、欠陥、例えば、絶縁体に電荷（ＱＢＯＸ）を発生し得る粒子および金属汚染物質が取り除かれるように、特別な洗浄の予防措置がとられる。上述したように、ＳｉＯ２を洗浄するために、「ＲＣＡ」溶液が使用され、本方法は、ＳＣ２溶液（これらの汚染物質を取り除くものとして知られる）を使用して洗浄を行うステップを備える。
最後に、図３Ｅに示すように、ゾーン２２に沿って背部部分２１を剥離するためのステップは、熱的または機械的起源の応力、例えば、アニール、または上記ウィークゾーン２２の位置でのブレードの導入などを適用することからなる。
図２および図３を参照しながら記載した２つの上述した実施形態の１つの変形例において、特に、非常に薄い絶縁層（およそ５ｎｍ）が作られるのであれば、１つ以上の絶縁層３１、３２は、プラズマ処理後および接合前に薄層化されてもよい。
プラズマの「強力接合」効果が失われる可能性がある厚みを超えて、除去を行うことがないように配慮される。したがって、プラズマによって活性化されるＳｉＯ２層において、５〜１０オングストロームの薄層化を超えると、この効果がなくなり始めることは既知である。この効果は、４０オングストロームを超えて薄層化すると、完全になくなる。ＳｉＯ２の場合、酸化物の選択された厚みをエッチングし取り除くために、ＳＣ１溶液が使用されてもよい。ＳＣ１に基づいたこのステップは、この溶液の洗浄およびエッチングの効果を組み合わせ得る。
図２および図３を参照しながら記載した２つの上述した方法の別の変形例において、絶縁層３１、３２の形成後、プラズマ活性化ステップ前、および任意の原子種注入前、フォーミングガスアニールタイプの処理「ＦＧＡ」を実行することも可能である。
上記「ＦＧＡ」熱処理は、約３０分〜数時間の範囲の期間、４５０℃付近の温度で、中性ガスおよび水素雰囲気中で実行されることが有益である。
アルゴン下において、より高い温度で、例えば、ＳｉＯ２の場合、９００℃を超える温度で、中性ガス中で熱処理を実行することも可能である。
上記熱処理は、基板１および２の一方または両方、または両方上で実行されてもよい。
本発明の方法は、２つの界面３１１および３２１から十分に離れた距離にある位置で接合界面５を生成することで、低い界面捕獲密度の値（ＤＩＴ）を保持するという利点を有する。
本発明によれば、接合される基板１、２の各々に絶縁層３１、３２を形成することも重要であり、これができなければ、絶縁体と、絶縁体で覆われていない基板との間に存在することになる接合界面が、高すぎるＤＩＴ値を有し、したがって、想定した用途には不十分である並の電気特性を有することになるためである。
以下、いくつかの特定の実施例について記載する。
２５ｎｍの厚みの酸化物層を有するＳＯＩタイプの基板の準備
１０ｎｍの厚みの酸化珪素絶縁層（ＳｉＯ２）を基板上に形成するために、２００ｍｍ直径のシリコン基板の熱酸化を実行した。
同様の方法で、同じサイズのシリコンソース基板上に、１５ｎｍの厚みの酸化珪素層を形成した。
次に、２つの基板に、２つの酸化物の電気特性に達するように、「ＦＧＡ」タイプのアニール熱処理を施した。
次いで、シリコンソース基板に、この基板を覆う酸化珪素層を介して、水素イオン注入ステップを施した。注入は、３５ｋｅＶの注入エネルギーを用いて、５．５×１０１６Ｈ＋／ｃｍ２の量で実行した。
次に、ＳＣ１溶液の後、ＳＣ２を連続して用いて、上記基板の上面を洗浄した。
次いで、このようにして準備したソース基板の酸化珪素層に、２０℃、７５ｓｃｃｍ（標準立方センチメートル）の流量、５０ミリトール（６．６６Ｐａ）の酸素圧力、０．８Ｗ／ｃｍ２の出力密度で３０秒間、酸素プラズマ活性化処理を施した。
プラズマ活性化により、５．５ｎｍの最大厚みにわたって酸化物層の性質が変更された。このようにして、１５ｎｍの酸化物層の厚みが、プラズマによって処理された厚みと、２ｎｍのトンネル距離ｄとを足し合わせたものよい実質的に大きいことが観察されたい。したがって、上述した数学的な関係は満たされる。
次いで、化学薬品を使ったリンスおよび／またはスクラブ洗浄によって、接触させる表面を洗浄した後、分子接合によって接合した。
最後に、ソース基板の背部部分を活性層から分離し剥離するために、３５０℃〜６００℃の範囲の温度で、数時間熱処理を実行した。
剥離後、ＳＯＩ基板の表面の仕上げを行った（すなわち、安定化、薄層化、および研摩ステップ）。
プラズマ活性化処理前の界面３１１および３２１のＤＩＴ値は、それぞれ、およそ数１０１０．ｅＶ−１．ｃｍ−２であった。
得られた最終複合基板のＤＩＴ値は、界面３１１および３２１のそれぞれと同じ桁数であった。
１５０ｓｃｃｍ（標準立方センチメートル）の流量を用いて、３００ｍｍ直径のシリコン基板の場合も同一の結果が得られた。
１１ｎｍの厚みの酸化物層を有するＳＯＩタイプの基板の準備
それぞれ、支持基板上の酸化物の厚みを３ｎｍ、ソース基板上の厚みを１０ｎｍにして、実施例１の手順を用いた。次いで、ＤＩＴ値を向上するために、得られた酸化物を、アルゴン中の２％水素によって形成した雰囲気中、約１時間、４５０℃で処理した（ＦＧＡ処理、フォーミングガスアニール）。
最も厚い酸化物層を備えるソース基板を、２Ｗ／ｃｍ２の出力でプラズマにより活性化することで、約７ｎｍにわたって酸化物が変更された。
このプラズマ処理された絶縁層を、およそ２ｎｍの深さにわたってエッチングするのに十分な濃度、温度、および時間を用いて、ＳＣ１溶液にて洗浄した。
得られた最終複合基板は、厚みがおよそ１１ｎｍの埋め込み絶縁層を備え、良好な電気品質、特に、およそ数１０１０．ｅＶ−１．ｃｍ−２のＤＩＴを有するＳＯＩタイプの構造体であった。
２０ｎｍの厚みの酸化物層を有するＧｉＯＩタイプの基板の準備
バルクゲルマニウムの２００ｍｍ直径のソース基板上に、５ｎｍのＨｆＯ２層を形成した。１つの変形例において、ソース基板は、上側にゲルマニウム層がエピタキシャル形成された２００ｍｍシリコンウェハからなるものであってもよい。
シリコン（Ｓｉ）支持基板上に、１５ｎｍの酸化珪素層（ＳｉＯ２）を形成した。
次いで、支持基板の酸化珪素層に、２０℃、７５ｓｃｃｍの流量、５０ミリトール（６．６６Ｐａ）の酸素圧力、０．４Ｗ／ｃｍ２の出力密度で３０秒間、酸素プラズマ活性化処理を施した。
次いで、接合を実行した後、ＳｍａｒｔＣｕｔ（商標）方法を用いた剥離によって、ゲルマニウムソース基板の上側部分を除去した。ゲルマニウムとの界面でおよそ数１０１１．ｅＶ−１．ｃｍ−２のＤＩＴ値を有し、シリコンとの界面で数１０１０．ｅＶ−１．ｃｍ−２のＤＩＴ値を有するＧｅＯＩ基板が得られた。
得られたＤＩＴ値は、前述の例より高く、これは、現時点で、ゲルマニウム（Ｇｅ）の表面準備およびこれらの材料に適した絶縁体の選択が完全には熟知されていないためであることに留意されたい。将来的に、絶縁体およびそれらの形成条件として選択される表面処理および材料がより適切な判断の下で選択されることで、より低いＤＩＴ値が得られる。本明細書において提案した本発明は、技術変化に適応し得るものである。
複合基板の準備
支持基板が、バルクシリコン基板ではなく、ハイブリッドＳＯＩタイプの基板であることを除いて、実施例３の手順を実行した。この基板は、シリコン支持基板、１５０ｎｍ埋め込みＳｉＯ２層、および表層の１００ｎｍのシリコン層（Ｓｉ）から形成した。
およそ２０ｎｍの厚みを有する酸化珪素を形成するために、約１０ｎｍにわたって上記ハイブリッド支持基板の表層を酸化した。
次に、前述した例に記載したように、プラズマ活性化、接合、およびソース基板背面の除去を実行した。最後に、連続して以下の構造を有する複合構造体を形成した。
・支持基板
・１５０ｎｍの酸化珪素絶縁体
・９０ｎｍのＳｉ層
・２０ｎｍの酸化物層
・５ｎｍのＨｆＯ２層
・最終Ｇｅ層
・支持基板
・１５０ｎｍの酸化珪素絶縁体
・９０ｎｍのＳｉ層
・２０ｎｍの酸化物層
・５ｎｍのＨｆＯ２層
・最終Ｇｅ層
埋め込み絶縁層の各々が薄い二重ＳＯＩタイプの基板の準備
実施例１を一回実行した後、二回目に、実施例１の方法の最後に一回目で得たＳＯＩ基板を支持基板として使用した。
したがって、連続して以下のものを含む複合基板が得られた。
・支持基板
・２５ｎｍの酸化珪素絶縁体
・５０ｎｍのＳｉ層
・２５ｎｍの酸化珪素層
・５０ｎｍの最終シリコン層
・支持基板
・２５ｎｍの酸化珪素絶縁体
・５０ｎｍのＳｉ層
・２５ｎｍの酸化珪素層
・５０ｎｍの最終シリコン層
実施例４および実施例５により得られた複合基板は、最終的なＦＧＡタイプ処理を用いて達成することができないであろう界面の各々で、最も深い位置でも、良好な電気特性を備えるものであった。
１…支持基板、２…ソース基板、３…最終絶縁層、４…複合基板、５…接合界面、２０…活性層、２２…ウィークゾーン、３１，３２…絶縁層、３１０，３２０…自由面、３１１，３２１…界面。
Claims (22)
- 「支持基板」と称する第１の半導体基板（１）と、「活性層」と称する半導体材料層（２０）との間に介在させた「最終層」と称する少なくとも１つの薄い絶縁層（３）を備えるタイプの複合基板（４）の作製方法において、
前記支持基板（１）上に、「第１の層」と称する絶縁層（３１）を形成または堆積し、「ソース基板」と称する第２の基板（２）上に、「第２の層」と称する絶縁層（３２）を形成または堆積するステップと、
前記第１の絶縁層（３１）および前記第２の絶縁層（３２）の少なくとも１つをプラズマ活性化するステップと、
前記第１および第２の絶縁層（３１、３２）が、接合界面（５）に沿って接触し、前記最終絶縁層（３）を一体に形成するように、分子接合によって前記支持基板（１）および前記ソース基板（２）を接合するステップと、
前記活性層（２０）を構成する材料の厚みのみを保持するように、前記ソース基板（２）の「背部」と称する部分（２１）を除去するステップと、
を備え、
プラズマ活性化エネルギーの値および前記第１および第２の絶縁層（３１、３２）のそれぞれの厚み（ｅ１、ｅ２）が、前記活性化された絶縁層（３１、３２）が、その自由表面（３１０、３２０）から延在する上側部分でのみ活性化され、前記最終絶縁層（３）の厚みが、５０ナノメートル（５０ｎｍ）以下であるように選択されることを特徴とする、方法。 - 前記支持基板（１）上に形成または堆積された前記第１の絶縁層（３１）の厚み（ｅ１）、および前記ソース基板（２）上に形成または堆積された前記第２の絶縁層（３２）の厚み（ｅ２）が、以下の関係式、
ｅ１≧ｅｍｐ１＋ｄ１およびｅ２≧ｅｍｐ２＋ｄ２
を満たし、式中、ｅｍｐ１およびｅｍｐ２が、前記第１の絶縁層（３１）の厚み、および前記第２の絶縁層（３２）の厚みのそれぞれに相当し、前記厚みの性質が、プラズマ活性処理後に変更され、ｄ１およびｄ２が、前記第１および第２の絶縁層のそれぞれの「トンネル」距離に相当することを特徴とする、請求項１に記載の方法。 - 前記第１および第２の絶縁層（３１、３２）の界面捕獲密度（ＤＩＴ）の値が、前記絶縁層が堆積または形成される層とのそれぞれの界面（３１１、３２１）で、前記層がシリコンから形成され、前記絶縁層が二酸化珪素（ＳｉＯ２）から形成される場合、１０１１ｅＶ−１．ｃｍ−２以下、好ましくは、数１０１０ｅＶ−１．ｃｍ−２以下であることを特徴とする、請求項１または２に記載の方法。
- 前記第１の絶縁層（３１）および／または前記第２の絶縁層（３２）が、酸化物であることを特徴とする、請求項１〜３のいずれか一項に記載の方法。
- 前記第１の絶縁層（３１）および／または前記第２の絶縁層（３２）が、高誘電率材料であることを特徴とする、請求項１〜４のいずれか一項に記載の方法。
- 前記高誘電率材料が、二酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）、三酸化ストロンチウムチタン（ＳｒＴｉＯ３）、アルミナ（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）、それらの窒化物、およびそれらの珪化物を含む群から選択されることを特徴とする、請求項５に記載の方法。
- 前記第１の酸化物層（３１）および／または前記第２の酸化物層（３２）が、前記支持基板（１）および／または前記ソース基板（２）をそれぞれ熱酸化することによって得られることを特徴とする、請求項４に記載の方法。
- プラズマ活性化が、５０ｓｃｃｍ〜２００ｓｃｃｍの範囲の流量、５０ミリトールのチャンバ内の圧力、２００ｍｍの基板の場合、約２５０Ｗのプラズマ出力および３００ｍｍの基板の場合、約５００Ｗのプラズマ出力、５秒〜６０秒の範囲の期間、前記第１および第２の絶縁層（３１、３２）に酸素プラズマを適用するステップからなることを特徴とする、請求項１〜７のいずれか一項に記載の方法。
- 前記絶縁層（３１、３２）で覆われた前記２つの基板（１、２）の少なくとも１つの上で、９００℃付近の温度で、少なくとも２時間、中性ガスおよび水素の混合物中で実行されるアニールステップをさらに備え、前記ステップが、プラズマ活性化前に実行されることを特徴とする、請求項１〜８のいずれか一項に記載の方法。
- 前記ソース基板（２）の前記背部部分（２１）が、研摩および／または研磨によって除去されることを特徴とする、請求項１〜９のいずれか一項に記載の方法。
- 前記プラズマ活性化ステップ前に実行される、前記ソース基板（２）内にウィークゾーン（２２）を形成するステップと、前記ウィークゾーン（２２）に沿って剥離することによって、前記ソース基板（２）の前記背部部分（２１）を除去するステップとを備えることを特徴とする、請求項１〜９のいずれか一項に記載の方法。
- 前記第２の絶縁層（３２）を形成した後、前記ソース基板（２）に前記ウィークゾーン（２２）を規定するために、前記ソース基板（２）への原子種注入ステップを実行することを特徴とする、請求項１１に記載の方法。
- 中性ガスおよび水素中での前記アニールステップが、前記原子種注入ステップ前に実行されることを特徴とする、請求項９または１２に記載の方法。
- プラズマ活性化後および接合前に実行される、前記第１および第２の絶縁層（３１、３２）の少なくとも１つを薄層化するステップを備えることを特徴とする、請求項１〜１３のいずれか一項に記載の方法。
- 前記ソース基板（２）が、シリコンから形成され、前記第１および第２の絶縁層（３１、３２）が、二酸化珪素から形成されることを特徴とする、請求項１〜１４のいずれか一項に記載のＳＯＩタイプの基板の作製方法。
- 前記最終絶縁層（３）の厚みが、２０ナノメートル（２０ｎｍ）以下であることを特徴とする、請求項１〜１５のいずれか一項に記載の方法。
- 「支持基板」と称する第１の半導体基板（１）と、「活性層」と称する半導体材料層（２０）との間に介在させた少なくとも１つの絶縁層（３１、３２）を備え、前記１つ以上の絶縁層（３１、３２）が、全厚みが５０ナノメートル（５０ｎｍ）以下で、前記支持基板（１）との界面（３１１）および前記活性層（２０）との界面（３２１）での界面捕獲密度（ＤＩＴ）が、１０１１．ｅＶ−１．ｃｍ−２以下の「最終」層と称する絶縁層（３）を形成することを特徴とする、複合基板（４）。
- 前記１つ以上の絶縁層（３１、３２）が、酸化物から形成されることを特徴とする、請求項１７に記載の複合基板。
- 前記１つ以上の絶縁層（３、３１、３２）が、高誘電率材料から形成されることを特徴とする、請求項１７または１８に記載の複合基板。
- 前記活性層（２０）が、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、およびシリコンゲルマニウム（ＳｉＧｅ）から選択された材料から作られることを特徴とする、請求項１７〜１９のいずれか一項に記載の複合基板。
- 前記最終絶縁層（３）の全厚みが、２０ナノメートル（２０ｎｍ）以下であることを特徴とする、請求項１７〜２０のいずれか一項に記載の複合基板。
- 前記最終絶縁層（３）の界面捕獲密度（ＤＩＴ）の値が、数１０１０．ｅＶ−１．ｃｍ−２以下であることを特徴とする、請求項１７〜２１のいずれか一項に記載の複合基板。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504655A (ja) * | 2007-11-23 | 2011-02-10 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 精密な酸化物の溶解 |
| JP2011512685A (ja) * | 2008-02-20 | 2011-04-21 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | 酸化物溶解後の酸化 |
| US8093136B2 (en) | 2007-12-28 | 2012-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| JP2012507167A (ja) * | 2008-10-30 | 2012-03-22 | ソイテック | 半導体薄膜のスタックを製造する方法 |
| WO2012063774A1 (ja) * | 2010-11-12 | 2012-05-18 | 住友電気工業株式会社 | Ｉｉｉ族窒化物複合基板 |
| WO2012111616A1 (ja) | 2011-02-15 | 2012-08-23 | 住友電気工業株式会社 | 保護膜付複合基板、および半導体デバイスの製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008105101A1 (ja) * | 2007-02-28 | 2008-09-04 | Shin-Etsu Chemical Co., Ltd. | 貼り合わせ基板の製造方法および貼り合わせ基板 |
| FR2919427B1 (fr) * | 2007-07-26 | 2010-12-03 | Soitec Silicon On Insulator | Structure a reservoir de charges. |
| TWI437696B (zh) | 2007-09-21 | 2014-05-11 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| FR2922360A1 (fr) * | 2007-10-12 | 2009-04-17 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semi- conducteur sur isolant a plan de masse integre. |
| KR101629193B1 (ko) * | 2008-06-26 | 2016-06-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Ｓｏｉ 기판의 제작 방법 |
| FR2938119B1 (fr) * | 2008-10-30 | 2011-04-22 | Soitec Silicon On Insulator | Procede de detachement de couches semi-conductrices a basse temperature |
| WO2010085478A1 (en) * | 2009-01-22 | 2010-07-29 | Bae Systems Information And Electronic Systems Inc. | Corner cube enhanced photocathode |
| US8492292B2 (en) * | 2009-06-29 | 2013-07-23 | Applied Materials, Inc. | Methods of forming oxide layers on substrates |
| US8513090B2 (en) | 2009-07-16 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate, and semiconductor device |
| DE102010027411A1 (de) * | 2010-07-15 | 2012-01-19 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement, Substrat und Verfahren zur Herstellung einer Halbleiterschichtenfolge |
| JP2012033689A (ja) * | 2010-07-30 | 2012-02-16 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| FR2964111B1 (fr) * | 2010-08-31 | 2013-01-25 | Commissariat Energie Atomique | Procede de collage direct entre deux plaques, comprenant une etape de formation d'une couche de protection temporaire a base d'azote |
| US8786017B2 (en) | 2011-03-10 | 2014-07-22 | Tsinghua University | Strained Ge-on-insulator structure and method for forming the same |
| WO2012119417A1 (en) * | 2011-03-10 | 2012-09-13 | Tsinghua University | Strained ge-on-insulator structure and method for forming the same |
| US8890209B2 (en) | 2011-03-10 | 2014-11-18 | Tsinghua University | Strained GE-ON-insulator structure and method for forming the same |
| US8704306B2 (en) | 2011-03-10 | 2014-04-22 | Tsinghua University | Strained Ge-on-insulator structure and method for forming the same |
| FR2980636B1 (fr) | 2011-09-22 | 2016-01-08 | St Microelectronics Rousset | Protection d'un dispositif electronique contre une attaque laser en face arriere, et support semiconducteur correspondant |
| JP2015502655A (ja) | 2011-11-04 | 2015-01-22 | ザ シラナ グループ プロプライエタリー リミテッドＴｈｅ Ｓｉｌａｎｎａ Ｇｒｏｕｐ Ｐｔｙ Ｌｔｄ | シリコン・オン・インシュレータ物質およびそれを製造する方法 |
| JP2015501548A (ja) * | 2011-11-07 | 2015-01-15 | ザ シラナ グループ プロプライエタリー リミテッドＴｈｅ Ｓｉｌａｎｎａ Ｇｒｏｕｐ Ｐｔｙ Ｌｔｄ | セミコンダクタ・オン・インシュレータ構造およびその製造方法 |
| CN103151339B (zh) * | 2013-02-08 | 2016-01-20 | 日月光半导体制造股份有限公司 | 电容构造及其制作方法 |
| DE112017001539B4 (de) * | 2016-03-25 | 2020-06-18 | Ngk Insulators, Ltd. | Verbindungsverfahren |
| DE112017001546B4 (de) | 2016-03-25 | 2020-06-18 | Ngk Insulators, Ltd. | Verbindungsverfahren |
| CN107958839B (zh) * | 2016-10-18 | 2020-09-29 | 上海新昇半导体科技有限公司 | 晶圆键合方法及其键合装置 |
| EP3673324B1 (en) | 2017-08-22 | 2022-06-29 | Rockley Photonics Limited | Optical modulator and method of fabricating an optical modulator |
| EP3936930B1 (en) | 2020-07-08 | 2023-03-08 | Imec VZW | Monolithic iii-v-on-silicon opto-electronic phase modulator with a ridge waveguide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213916A (ja) * | 1996-02-06 | 1997-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ基板の製造方法 |
| WO2005004232A1 (fr) * | 2003-06-06 | 2005-01-13 | S.O.I.Tec Silicon On Insulator Technologies | Procede d'obtention concomitante d'une paire de substrats recouverts d'une couche utile |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112172A (en) * | 1976-03-23 | 1978-09-05 | Gaf Corporation | Dielectric imaging member |
| JPS6338248A (ja) * | 1986-08-04 | 1988-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6028012A (en) * | 1996-12-04 | 2000-02-22 | Yale University | Process for forming a gate-quality insulating layer on a silicon carbide substrate |
| TW444266B (en) * | 1998-07-23 | 2001-07-01 | Canon Kk | Semiconductor substrate and method of producing same |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20040175901A1 (en) * | 1999-02-10 | 2004-09-09 | Commissariat A L'energie Atomique | Method for forming an optical silicon layer on a support and use of said method in the production of optical components |
| WO2000055397A1 (fr) | 1999-03-16 | 2000-09-21 | Shin-Etsu Handotai Co., Ltd. | Procede de production d'une tranche de silicium et tranche de silicium ainsi obtenue |
| TW468212B (en) * | 1999-10-25 | 2001-12-11 | Motorola Inc | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| JP3943782B2 (ja) * | 1999-11-29 | 2007-07-11 | 信越半導体株式会社 | 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ |
| FR2823599B1 (fr) * | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
| FR2838865B1 (fr) * | 2002-04-23 | 2005-10-14 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee |
| WO2003103057A1 (en) * | 2002-05-31 | 2003-12-11 | Advanced Micro Devices, Inc. | Diffusion barrier layer in semiconductor substrates to reduce copper contamination from the back side |
| US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US20040187769A1 (en) * | 2003-03-27 | 2004-09-30 | Yoshirou Aoki | Method of producing SOI wafer |
| FR2857982B1 (fr) * | 2003-07-24 | 2007-05-18 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| FR2860341B1 (fr) * | 2003-09-26 | 2005-12-30 | Soitec Silicon On Insulator | Procede de fabrication de structure multicouche a pertes diminuees |
| KR100526887B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
| FR2867310B1 (fr) * | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Technique d'amelioration de la qualite d'une couche mince prelevee |
| FR2867607B1 (fr) * | 2004-03-10 | 2006-07-14 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant |
| FR2871172B1 (fr) * | 2004-06-03 | 2006-09-22 | Soitec Silicon On Insulator | Support d'epitaxie hybride et son procede de fabrication |
-
2006
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2007
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-
2010
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213916A (ja) * | 1996-02-06 | 1997-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｓｏｉ基板の製造方法 |
| WO2005004232A1 (fr) * | 2003-06-06 | 2005-01-13 | S.O.I.Tec Silicon On Insulator Technologies | Procede d'obtention concomitante d'une paire de substrats recouverts d'une couche utile |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504655A (ja) * | 2007-11-23 | 2011-02-10 | エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ | 精密な酸化物の溶解 |
| US8093136B2 (en) | 2007-12-28 | 2012-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| JP2011512685A (ja) * | 2008-02-20 | 2011-04-21 | エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ | 酸化物溶解後の酸化 |
| JP2012507167A (ja) * | 2008-10-30 | 2012-03-22 | ソイテック | 半導体薄膜のスタックを製造する方法 |
| WO2012063774A1 (ja) * | 2010-11-12 | 2012-05-18 | 住友電気工業株式会社 | Ｉｉｉ族窒化物複合基板 |
| JP2012116741A (ja) * | 2010-11-12 | 2012-06-21 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物複合基板 |
| WO2012111616A1 (ja) | 2011-02-15 | 2012-08-23 | 住友電気工業株式会社 | 保護膜付複合基板、および半導体デバイスの製造方法 |
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