KR100878061B1 - 복합물 기판의 제조방법 - Google Patents

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KR100878061B1
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에스오아이테크 실리콘 온 인슐레이터 테크놀로지스
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    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Abstract

본 발명은 지지 기판(1) 및 반도체 재료의 활성층(20) 사이에 개재된 적어도 하나의 얇은 최종 절연층(3)을 포함하는 유형의 복합물 기판(4)의 제조방법을 개시한다.
본 발명에 따른 방법은,
- 상기 지지 기판(1) 상에 절연층(32) 및 소스 기판(2) 상에 절연층(32)을 형성 또는 적층하고;
- 상기 절연층들 중의 적어도 하나를 플라즈마 활성처리하고;
- 두 기판들(1, 2)을 각각의 절연층의 분자결합에 의하여 본딩하고; 및
- 상기 활성층(21)만을 보유하기 위하여, 상기 소스 기판(2)의 후측 부분(21)을 리프팅-오프(lifting off)한다.
플라즈마 활성 에너지의 값 및 상기 절연층들(31, 32)의 각각의 두께들(e1, e2)은 활성화된 절연층들이 상부 부분 내에서만 활성화되고, 상기 최종 절연층(3)의 두께가 50 nm 또는 그 이하가 되도록 선택한다.
복합물 기판, 계면트랩밀도(DIT), 소스 기판, 지지 기판, 본딩

Description

복합물 기판의 제조방법{A method of fabricating a composite substrate}
도 1a 내지 도 1e는 종래 기술에 따른 SOI(silicon-on-insulator)형 기판의 제조방법의 다양한 단계들을 도시한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 제조 방법의 다양한 단계들을 도시한다.
도 3a 내지 3e는 도 2a 내지 도 2e에 도시된 방법의 변형예를 도시한다.
그림 4는 다른 반경을 갖는 두 개의 기판들에 있어서, 플라즈마 활성처리 후에 변화된 절연층의 두께(eap)를 상기 플라즈마를 생성하기 위해 인가된 전력 밀도(Dp)의 함수로서 나타낸 그래프이다.
그림 5는 "터널링" 거리를 보여주기 위하여 도 2e 및 도 3e를 확대한 도면이다.
본 발명은 매립된 절연층, 즉, 반도체 지지 기판과 반도체 재료의 활성층 사이에 개재된 절연층을 포함하는 유형의 복합물 기판의 제조방법에 관한 것이다.
하기의 상세한 설명과 청구항들에 있어서, 용어 "절연물"은 선택적으로 높은 유전율을 가지는 전기적 절연물질을 의미한다.
보다 상세하게는, 본 발명은 실질적으로 개선된 전기적 특성들을 갖는 얇은 절연층, 즉, 50 nm 이하의 두께 또는 심지어는 20 nm 이하의 두께의 얇은 절연층을 포함하는 상기의 정의에 따른 복합물 기판의 제조방법에 관한 것이다.
이와 같은 기판은 특히 광학, 전자공학, 및 광전자공학의 분야에서 사용된다.
복합물 기판의 특별한 유형, 그러나 이에 반드시 한정하지 않는 유형은 "SOI"(silicon on insulator)로 알려진 기판으로, 이는 실리콘의 두 개의 층들 사이에 개재된 절연 실리콘 산화층을 포함하는 기판을 의미한다.
보다 상세하게는, 본 발명에 따른 방법에 의하여 개선하고자 하는 전기적 특성들은 다음과 같다:
- 매립된 절연층 내의 전하 밀도(약어 "Qbox "로 표시됨)는, 5×1011 전하/cm2 보다 작은 값을 얻는 것이 바람직하다;
- 항복 전압(breakdown voltage), 즉, 절연물의 비저항이 급격하게 저하되기 시작하는 전압은 최대값들을 얻는 것이 바람직하다. 예를 들어, 매립된 실리콘 산화층에 있어서 바람직한 값은 가능한 한 10 MV/cm [메가볼트/센티미터]에 근접한다;
- 활성층 내의 홀들 및/또는 전자들의 이동도는, 예시적으로, 1015 원자들 /cm3 의 수준의 농도로 보론(boron)으로 도핑된 실리콘에서 500 cm2 V-1 s-1 [센티미터2 볼트-1 초-1] 이상의 전자 이동도를 얻는 것이 바람직하다;
- "DIT" 값, 또는 "계면 트랩 밀도(density of interface trap, DIT)"는 두 개의 층들 사이의 계면에서의 트랩 밀도를 의미한다. 본 발명에서는, 매립된 절연층과 이웃의 층들 사이의 각각의 계면들에서의 DIT 값들에 대하여 개선한다.
하기의 상세한 설명에서는, 본 발명에 따른 기판 제조단계들에 영향을 주는 주요한 파라미터들의 하나로서 상기 DIT 값에 중점을 둔다. 또한, 상기 파라미터는 이동도에도 영향을 준다. 그러나, 본 발명은 전체적으로 최종 기판의 전기적 성능 개선에 목적을 둔다.
트랩들은 계면들에서 전하 캐리어들을 보유하거나 방출하는 용량을 갖는다. 트랩들은 복합물 기판 상에 형성되는 전자적 구성 요소들의 전기적 특성들에 매우 유해한 영향을 준다.
계면에서의 트랩들의 밀도(이하에서는 간단하게 "DIT 값"이라 한다)는 트랩들의 수 /eV cm2로 표시된다. 상기 DIT값이 높을수록, 기판의 전기적 특성들이 저하된다.
예를 들어, 1012 eV-1cm-2는 기판의 낮은 전기적 특성에 상응하는 높은 값이다. 현재 얻을 수 있는 가장 좋은 DIT 값들은 "게이트 산화물들"로 알려진 매우 좋은 품질의 산화물들과 그들의 지지물 사이의 계면들에 대하여 1010 eV-1cm-2의 수준이다. 이와 같은 산화물들은, 예를 들어, 트랜지스터들, 메모리들, 캐패시턴스들 및 집적회로들을 형성하는 다른 종류의 구성 요소들에서 발견된다.
도 1a 내지 도 1e는 종래 기술에 따른 SOI(silicon-on-insulator)형 기판의 제조방법의 다양한 단계들을 도시한다.
도 1a 및 도 1b를 참조하면, 소스 기판(Sou)의 표면 상에 산화층(Oxy)을 형성하기 위하여 소스 기판(Sou)을 산화하고, 이어서 활성층(Cact)을 한정하기 위하여 원자종 주입(atomic species implantation)을 수행한다. 상기 산화층은 일반적으로 150 nm [나노미터] 수준으로 상당히 두껍다.
소스 기판(Sou)을 지지 기판(Sup)에 본딩하고(도 1c 참조), 소스 기판(Sou)의 남은 영역을 제거한 후에(도 1d 참조), 지지 기판(Sup)과 활성층(Cact) 사이에 개재되고, 부재번호가 각각 I1 및 I2인 접촉 계면들을 갖는 산화층(Oxy)을 포함하는 복합물 기판을 얻을 수 있다.
최종적으로, 제조를 마친 후에 기판 상에 수행되는 열처리들을 종료하는 동안 그 표면을 방어하도록 층을 상기 얻어진 복합물 기판의 상부 표면에 형성할 수 있다. 따라서, 기판은 보호층(Cpr)으로 덮여지고, 보호층(Cpr) 및 활성층(Cact) 사이에 계면(I3)이 존재한다.
종래 기술로부터, 복합물 기판의 계면에서 DIT 값들을 개선, 즉 감소할 수 있는 방법들이 이미 알려져 있다. 그들은 주로 열처리들이다.
그 중 하나인 "형성 가스 어닐링(forming gas anneal, FGA)"은, 수소 및 중 성 가스(neutral gas)를 포함하는 분위기에서 450℃ 수준의 저온으로 계면들의 수선/회복 열처리를 수행하는 단계를 포함한다.
그러나, 이러한 방법이 450℃에서 수행되면, DIT 값의 개선에 관련된 효과는 보호층(Cpr) 및 활성층(Cact) 간의 계면(I3)에만 그 영향을 미치며, 다른 계면들(I1, I2)에는 영향을 미치지 않거나 근소한 영향만을 미친다. 이러한 FGA 처리 방법은 대면하는 각각의 계면에는 효과를 잃게 된다. 즉, 깊이 존재하는 계면들에는 상대적으로 효과가 없다.
다른 가능성은 고온, 즉, 900℃ 이상 또는 1000℃ 이상의 고온에서 어닐링 열처리의 수행을 포함한다. 이와 같은 처리는 계면 I2 에서의 DIT 값을 개선할 수는 있으나, 더 깊게 존재하는 계면 I1 에는 거의 효과가 없다.
또한, 많은 선행하는 응용예에 있어서, 매립된 얇은 절연층(산화물)이 바람직하며, 예를 들어 50 nm 이하이거나, 또는 심지어 20 nm 이하일 수 있다.
이 경우에 있어서, 산화물은 더 이상 전기적 절연물의 역할만을 하지 않고, 복합물 기판의 표면 상에 형성되는 전자적 구성 요소들의 집적부분을 형성한다.
더욱이, 바닥에 위치한 지지 기판(Sup)은 더 이상 기계적 기능뿐만 아니라, 전기적 기능도 가지게 된다. 상기 지지 기판(Sup)은 매립된 구조들, 예를 들어, 기저면, 또는 복합물을 선택적으로 포함할 수 있다.
결과적으로, 매립된 절연층의 양측에 위치한 두 계면들(I1, I2)의 DIT 값들 의 개선이 바람직하다.
그러나, 매립된 매우 얇은 절연층을 포함하는 복합물 기판을 제조하는 것은 어렵다고 알려져 있다. 따라서, 예를 들면, SOI 기판의 경우, 산화층이 얇을수록, 최종 기판 내의 결함들의 수가 증가되는 것이 알려져 있다. 이는 주로 본딩하는 동안 계면(I1)에 엔캡슐레이트(encapsulate)되는 파티클들 및 가스를 오염시키는 오염물에 의한다.
상기 본딩을 이용하기 위해서, 하나의 해결방법은, 본딩되는 표면, 즉, 지지 기판(Sup) 및/또는 절연물(Oxy)의 표면들 중에 적어도 하나를 플라즈마 활성처리하는 것을 포함한다. 심지어는 200℃로 2시간만의 어닐링으로, 계면(I1)에서 1 J/m2 [joule/meter2]에 근접한 높은 본딩 에너지를 얻을 수 있다.
그러나, 플라즈마 활성은 계면 I1의 전기적 특성들을 저하하며, 특히 DIT 값들을 매우 심각하게 저하한다.
이에 관련된 참조는 K. Schjolberg-Henriksen 등에 의한, "웨이퍼 본딩을 위한 플라즈마 활성으로 유도되는 산화물 전하들(Oxide charges induced by plasma activation for wafer bonding)", Sensors and Actuators A 102(2002), 99-105, 에 개시되어 있으며, 이는 기판들의 전기적 특성들에의 플라즈마 활성의 부정적인 효과들을 개시한다.
본 발명의 목적은 종래 기술의 상술한 단점들을 극복하기 위한 것으로서, 보다 상세하게는, 상기 절연층의 두 계면들에서 우수한 전기적 특성들, 즉, 낮은 DIT 값들을 갖는, 얇은 매립된 절연층, 즉 50 nm 보다 얇은, 심지어는 20 nm 보다 얇거나 심지어는 5 nm의 두께일 수 있는 절연층을 포함하는 복합물 기판의 제조방법을 제공하는 것이다.
본 발명에 의한 "지지 기판"으로 명명된 제1 반도체 기판과 "활성층"으로 명명된 반도체 재료의 층 사이에 개재된 "최종 층"으로 명명된 얇은 절연층을 포함하는 복합물 기판의 제조방법은,
- 상기 지지 기판 상에 "제1 층"으로 명명된 절연층을 형성 또는 증착하고, "소스 기판"으로 명명된 제2 기판 상에 "제2 층"으로 명명된 절연층을 형성 또는 증착하는 단계;
- 상기 제1 및 제2 절연층들 중에 적어도 하나를 플라즈마 활성처리하는 단계;
- 상기 제1 및 제2 절연층들이 본딩 계면을 따라 접촉하고 함께 상기 최종 절연층을 형성하도록, 상기 지지 기판과 상기 소스 기판을 분자결합에 의하여 함께 본딩하는 단계; 및
- 상기 활성층으로 구성된 재료의 두께만을 보유하기 위하여, 상기 소스 기판의 "후측(back)"으로 명명된 부분을 리프팅-오프(lifting off)하는 단계를 포함하고,
플라즈마 활성 에너지의 값 및 상기 제1 및 제2 절연층들의 각각의 두께들(e1, e2)은 활성화된 절연층들이 그 자유표면들로부터 연장된 상측 부분 내에서만 활성화되고, 상기 최종 절연층의 두께가 50 nm 또는 그 이하, 바람직하게는 20 nm 또는 그 이하가 되도록 선택한다.
본 발명의 다른 우수하고 제한 없는 특성들을 개별적으로 또는 조합하면 다음과 같다:
상기 지지 기판 상에 형성 또는 증착된 상기 제1 절연층의 두께(e1) 및 상기 소스 기판 상에 형성 또는 증착된 상기 제2 절연층의 두께(e2)는 이하의 관계를 만족하고:
e1 ≥ emp1 + d1; 및
e2 ≥ emp2 + d2
여기에서, emp1 및 emp2 는 각각 상기 플라즈마 활성처리 후에 변경된 성질을 갖는 제1 절연층 및 제2 절연층의 두께에 상응하고, d1 및 d2 는 상기 제1 및 제2 절연층들의 각각의 "터널링(tunneling)" 거리와 상응한다;
상기 제1 및 제2 절연층들은 그 상에 증착되거나 형성되는 층들과의 각각의 계면들에 있어서, 상기 층들은 실리콘으로 형성되고, 상기 절연층들은 실리콘 산화물(SiO2)로 형성되는 경우에는, 1011 eV-1cm-2 또는 그 이하, 바람직하게는 수 1010 eV-1cm-2 또는 그 이하의 계면트랩밀도(density of interface trap, DIT)를 갖는다;
상기 제1 절연층 및/또는 상기 제2 절연층은 산화물 또는 고유전율 유전체 재료를 포함한다;
상기 플라즈마 활성단계는 상기 제1 및/또는 상기 제2 절연층들에 산소 플라즈마를 50 sccm 내지 200 sccm의 범위의 유량속도, 50 mTorr의 챔버 내의 압력, 200 mm 직경의 기판들에 대해서는 약 250 W의 플라즈마 전력 및 300 mm 직경의 기판들에 대해서는 약 500 W의 플라즈마 전력, 및 5 초 내지 60 초의 시간으로 인가하는 단계를 포함한다.
상기 방법은 상기 플라즈마 활성처리 단계 이전에, 상기 절연층으로 덮인 상기 두 개의 기판들 중에 적어도 하나를 중성 가스(neutral gas) 및 수소 가스의 혼합 가스 내에서 900℃에 가까운 온도로 적어도 두 시간 동안 어닐링하는 단계를 또한 포함할 수 있다.
바람직하게는, 상기 소스 기판의 상기 후측 부분은 그라인딩(grinding) 및/또는 폴리싱(polishing)에 의하여 리프팅-오프된다.
상기 방법은 상기 플라즈마 활성처리 단계 이전에 상기 소스 기판 내에 약한 구역을 형성하는 단계, 및 상기 소스 기판의 상기 후측 부분을 상기 약한 구역을 따라서 분리하는 리프팅 오프 단계를 포함할 수 있다.
바람직하게는, 상기 약한 구역은 상기 소스 기판 내로 원자 종 주입(atomic species implantation)을 수행하여 형성한다. 이 경우에 있어서, 상술한 어닐링 단계가 수행되면, 상기 어닐링 단계는 상기 원자 종 주입을 수행하는 단계 이전에 수행된다.
본 발명의 일 예는, 상기 소스 기판은 실리콘으로 형성되고, 상기 제1 및 제2 절연층들은 실리콘 산화물로 형성된 SOI(silicon on insulator)형 기판이다.
본 발명에 따른 복합물 기판은, "지지 기판"으로 명명된 제1 반도체 기판 및 "활성층"으로 명명된 반도체 재료의 층 사이에 개재된 적어도 하나의 절연층을 포함하며, 상기 절연층 또는 층들은 50 nm 또는 그 이하의 두께, 바람직하게는 20 nm 또는 그이하의 두께를 갖고, 상기 지지 기판과의 그 계면 및 상기 활성층과의 계면에서 1011 eV-1cm-2 또는 그 이하, 보다 바람직하게는 1010 eV-1cm-2 또는 그 이하의 계면 트랩밀도(DIT) 값들을 갖는 "최종" 층으로 명명된 절연층을 형성한다.
본 발명의 다른 특성들 및 장점들은 첨부된 도면을 참조한 하기의 상세한 설명에 의하여 명백해지며, 이는 실시예들 또는 변형예들을 의미하며 반드시 이에 한정하는 것은 아니다.
도 2a를 참조하면, 본 발명에 따른 방법은 "지지 기판"으로 명명된 제1 기판(1) 및 "소스 기판"으로 명명된 제2 기판(2)을 사용한다.
도 2b에 도시된 바와 같이, 지지 기판(1) 상에 "제1 절연층"으로 명명된 절연층(31)이 형성 또는 증착되고, 소스 기판(2) 상에 "제2 절연층"으로 명명된 절연층(32)이 형성 또는 증착된다.
절연층(31)과 지지 기판(1) 사이의 계면을 부재번호 "311"로 표시하고, 또한 절연층(32) 과 소스 기판(2) 사이의 계면을 부재번호 "321"로 표시한다.
절연층들(31, 32)의 자유 표면들을 각각 부재번호 "310" 및 "320"으로 표시한다.
이어서, 도 2c에 도시된 바와 같이, 두 절연층들(31, 32) 중에 적어도 하나를 플라즈마 활성처리한다.
도 2d를 참조하면, 표면들(310, 320)은 분자 결합에 의하여 서로 본딩된다.
본딩 계면을 부재번호 "5"로 표시한다.
도 2e를 참조하면, 최종 복합물 기판(4) 내에 활성층(21)으로 구성된 재료의 두께만을 보유하기 위하여, 소스 기판(2)의 "후측(back)"으로 명명된 부분을 리프팅-오프(lifting off)한다.
복합물 기판(4) 내에서, 기판(1)은 기계적 지지물로 작용하며, 이는 본 기술분야에서 통상적이다.
또한, 지지 기판(1)은 복합물 기판의 표면 상에 후속 공정에서 제조되는 전자적인 구성요소들의 집적부분을 형성할 수 있다. 본 발명에 따르면, 낮은 DIT값의 재료를 절연물(31)과 지지 기판(1) 사이의 계면(311)에서 얻고, 상기 지지 기판(1)을 구성하는 재료의 성질과 물리적 특성들은 상기 전자적 구성요소들의 전기적 성능들에 영향을 준다. 따라서, 지지 기판(1)은 반도체 재료로부터 형성되는 것이 바람직하다.
또한, 지지 기판(1)이 심지어는 최종 전자적 구성 요소들(전극들, 기저면, 채널 등과 같은)으로 구성된 구성요소들을 포함할 수 있다.
마지막으로, 멀티-층 구조를 형성하기 위하여, 예를 들어, 지지 기판(1)으로서 복합물 기판을 포함하는 것이 또한 가능하다. 단지 예시적으로, 20%의 게르마늄을 포함하는 실리콘 게르마늄(SiGe)의 에피택셜 층을 갖는 벌크(bulk) 실리콘 기판이 지지 기판일 수 있다.
하기에 설명한 바와 같이, 복합물 기판(4)의 활성층(20)은 소스 기판(2)으로부터 얻어진다. 상기 소스 기판(2)은 또한 반도체 재료로 형성된다.
단지 예시적으로, 기판들(1, 2)로 사용될 수 있는 재료들의 다양한 예들을 하기에 기술한다.
- 지지 기판(1): 실리콘(Si), 실리콘 탄화물(SiC), 게르마늄(Ge), 에피택셜하게 성장된 모든 층, 예를 들어 실리콘 기판 또는 심지어는 스트레인드(strained) 실리콘 층 상의 게르마늄(Ge)층 , 실리콘 게르마늄(SiGe)층 또는 질화갈륨(GaN)층;
- 소스 기판(2): 실리콘(Si), 게르마늄(Ge), 실리콘 탄화물(SiC), 질화갈륨(GaN), 실리콘 게르마늄(SiGe), 갈륨비소(AsGa) 또는 인듐 포스파이드(InP).
절연층들(31, 32)은, 예를 들어, 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 산화물 또는 질화물; 게르마늄 옥시나이트라이드(GexOyNz); 하프늄 산화물(HfO2), 이트륨 산화물(Y2O3), 스트로튬 티타늄 산화물(SrTiO3), 알루미나(AI2O3), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 이들의 질화물들 및 이들의 실리사이드들(silicides)과 같은 고 유전율(high k) 유전체 재료들의 층들로부터 선택될 수 있다.
절연층들(31, 32) 각각의 성질은, 우선 계면들(311, 321)의 전기적 성능들을 최적화하기 위하여, 또한 지지 기판(1) 및 소스 기판(2)에 사용되는 재료들의 성질에 대한 함수로서 선택된다. 예시적으로, GeOI(germanium on insulator)의 최종 기판(4)을 제조하기 위하여, 실리콘 지지 기판 상에 실리콘 산화물의 얇은 층을 형성하고, 게르마늄 소스 기판 상에 하프늄 산화물(HfO2)층을 형성할 수 있다.
바람직하게는, 절연물들(31, 32)은 우수한 품질의 전기적 특성들을 가지며. 보다 상세하게는, 계면들(311, 321)에서 가능한 낮은 DIT값들을 갖는다.
단지 예시적으로, 기판들(1, 2)이 실리콘으로 형성되고, 절연층들(31, 32)이 실리콘 산화물로 형성된 경우에는, 계면들(311, 321)에서의 DIT 값들은 1011 eV-1cm-2 이거나 작고, 또는 심지어 1010 eV-1cm- 2 이거나 작다.
또한, 절연물이 산화물인 경우에는, 게이트 산화물들과 같은 최적의 품질의 산화물들을 형성하기 위한 모든 예방조치들을 이용하여 형성한다. 이에 대한 참조는 Green 등에 의해 저술된, "실리콘 미세전자공학의 매우 얇은(<4 nm) SiO2 및 Si-O-N 게이트 유전체 층들: 프로세싱, 구조, 물리적 및 전기적 한계들에 대한 이해(Ultrathin(<4nm) SiO2 and Si-O-N gate dielectric layers for silicon microelectronics: Understanding the processing, structure and physical and electrical limits)", Journal of Applied Physics, volume 90, No. 5, September 1, 2001, pages 2086 ff. 에 개시되어 있다.
상기 산화물이 형성된 기판들(1, 2)의 표면들을, 예를 들어 어떤 오염도 방지하기 위하여 "RCA" 화학 시약 내의 처리를 이용한, 깊은 세정(deep cleaning)을 수행하여 준비한다.
"RCA" 처리는 이하와 같은 연속적인 표면 처리를 포함한다.
- 암모늄 히드록사이드(ammonium hydroxide, NH4OH), 과산화수소(hydrogen peroxide, H2O2) 및 순수(deionized water)의 혼합물을 포함하는 제1 용액(SC1, standard clean 1)
- 염산(hydrochloric acid, HCl), 과산화수소(H2O2) 및 순수의 혼합물을 포함하는 제2 용액(SC2, standard clean 2)
이어서, 지지 기판(1) 및/또는 소스 기판(2)을 각각 산화 열처리하여 산화물들을 얻는다. 또한, 선택적으로 형성 가스 어닐링(FGA)의 후산화 처리로 이어진다.
절연층들(31, 32)은 또한 저압 화학기상증착법(low pressure chemical vapor deposition, LPCVD) 또는 원자층 증착법(atomic layer deposition, ALD)을 이용하여 얻을 수 있다.
상기 증착은 선택적으로 기판들(1, 2)의 표면 패시베이션 처리 후에 얻을 수 있다. 예를 들면, 상기 처리는 하프늄 산화물(HfO2)의 절연층(31, 32)을 증착하기 전에 몇 층의 실리콘 산화물(SiO2)의 단원자층(monolayer)을 형성하는 단계를 포함 할 수 있다.
절연층들(31, 32)의 두께들(e1, e2)의 특성들은 후술하기로 한다.
플라즈마 활성 처리(도 2c)는 특히 절연층과 그 이웃의 층(이러한 층이 존재하는 경우) 사이의 계면의 전기적 특성들, 특히 DIT 값들을 보존하는 조건하에서 수행된다.
표면의 "플라즈마 활성처리"는 표면을 플라즈마에 노출하는 단계를 의미하며, 특히 진공 또는 대기압의 챔버 내에서 수행될 수 있다.
활성처리가 수행되는 챔버에 공급되는 가스의 성질, 유량 속도 또는 압력 및 인가되는 전력과 같은 다양한 노출 파라미터들을 조절하면서 상기 활성처리가 수행된다.
본 발명에 따르면, 활성처리되는 절연층으로 덮인 기판은 챔버에 탑재되며, 이어서, 순수한 가스, 통상적으로 산소(O2), 선택적으로 질소(N2), 아르곤(Ar) 또는 헬륨(He) 또는 예를 들어, 산소와 헬륨, 산소와 아르곤 및 헬륨과 질소와 같은 상기 가스들의 혼합물이 상기 챔버 내로 인입된다.
사용되는 가스의 유량 속도는 활성 챔버의 부피와 상기 기판의 크기의 함수이다.
바람직하게는, 상기 가스는 10 sccm(cm3/minute) 내지 1000 sccm, 통상적으로 50 sccm 내지 200 sccm의 유량 속도로 인입된다. 예를 들어, 200 mm 직경의 기판에는 75 sccm의 유량 속도가 사용되며, 반면 300 mm 직경의 기판에는 200 sccm의 유량 속도가 사용된다.
플라즈마 처리 중에 챔버 내에 형성되는 압력은 10 mTorr 내지 200 mTorr, 통상적으로 50 mTorr에 근접하도록 조절된다(1 mTorr는 1.33×10-1 Pa과 동일하다.)
200 mm 직경의 기판들의 경우에는 100 W 내지 2000 W, 바람직하게는 250 W에 근접하는 RF(radiofrequency) 전력, 및 300 mm 직경의 기판들의 경우에는 100 W 내지 3000 W, 바람직하게는 500 W에 근접하는 RF 전력을 인가하여, 플라즈마가 시작되고 유지된다.
이어서, 본딩될 절연물의 표면은 플라즈마에 5초 내지 60초간, 바람직하게는 10 내지 30초간 노출된다.
플라즈마 처리를 수행하는 동안, 절연물들의 표면들(310, 320)에는 플라즈마 처리에 의하여 변경된 두께(emp) 이상으로 처리된 절연물을 보정하기 위한 이온 폭격(ionic bombardment)이 수행된다.
제1 또는 제2 절연층(31, 32)에 대응하는 두께들(emp1, emp2)은 인가되는 플라즈마의 전력이나 노출 시간의 함수로서 조절될 수 있다.
따라서, 절연층들(31, 32) 각각은 상측 부분에서, 즉, 자유 표면(310)으로부터 연장된 부분 내에서 변경된다.
30초 동안 인가되는 플라즈마의 전력의 밀도(Dp)(단위는 W/cm2)의 함수로서, 플라즈마에 의하여 변경된 절연층의 두께(emp)를 결정하기 위한 측정들을 수행하였 다. 이러한 측정들은 산소 플라즈마를 사용하여 실리콘 산화물 층에 수행하였다. 도 4는 이에 대한 결과들을 도시한다.
도 4 내의 삼각형들은 200 mm 직경의 기판들을 사용하여 얻은 결과를 도시하고, 다이아몬드들은 300 mm 직경의 기판들을 사용하여 얻은 결과를 도시한다.
이러한 결과들은 상기 플라즈마 처리는 8 nm 두께 이상의 산화층의 성질을 변화시키는 것을 보여준다. 예시적인 측정은, 예를 들어 높은 전력밀도에서는, 이러한 두께가 두꺼울 수 있음을 보여준다.
결과적으로, 계면들(311, 321)의 DIT 값들에 대한 상기 플라즈마 처리의 영향을 방지하기 위하여, 플라즈마에 의하여 변경된 두께들(emp1, emp2)보다 두꺼운 두께들(e1, e2)을 각각 갖는 절연층을 형성하는 것이 필요하다.
따라서, 바람직하게는, 절연층들(31, 32)의 두께들(e1, e2)은 다음 관계를 만족한다:
e1 ≥ emp1 + d1; 및
e2 ≥ emp2 + d2
여기에서 d1 및 d2은 각각 제1 및 제2 절연층(31, 32)의 "터널링" 거리들을 표시한다.
따라서, 각각의 절연물은, 안전한 두께로서 최소한 터널링 거리를 포함하면서, 플라즈마 처리에 의하여 교란될 수 있는 두께보다 두껍다.
이하의 명세서와 청구항의 내용에서는, 각각의 터널링 거리들(d1, d2)은 계면들(311, 321) 각각으로부터 거리들로 정의되며, 이는 복합물 기판(4)으로부터 제조된 전자적인 구성요소가 사용되는 경우에 있어서, 플라즈마에 의하여 형성되는 트랩들 또는 결합들이 "터널링" 효과에 의하여 충전될 수 없는 거리가 된다.
터널링 거리들(d1, d2)의 확대도가 도 5에 도시되어 있다.
다시 말하면, 생성된 결함들은 계면들(311, 321)에 현저한 영향을 주지 않도록, 계면들(311, 321)으로부터 충분하게 멀리 떨어져 있다. 터널링 거리들(d1, d2)은 절연물, 소스 기판, 및 지지 기판을 구성하는 재료들의 성질에 의존하고, 형성된 전자적인 구성 요소들의 유형에 의존한다. 왜냐하면, 터널링 거리는 계면 주위의 전기장에 의존하기 때문이다.
본 기술분야의 당업자는 이러한 파라미터들에 의존하는 터널링 거리들(d1, d2)을 결정할 수 있다. 예를 들어, CMOS 기술에서 사용되는 전압 범위에서, 터널링 거리는 실리콘 상의 실리콘 산화물(SiO2)에 대해서 약 2 nm이다.
또한, 복합물 기판(4)의 최종 절연층(3)의 총 두께가 바람직하게는 50 nm, 더욱 바람직하게는 20 nm를 넘지 않도록, 제1 절연층(31)의 두께(e1)와 제2 절연층(32)의 두께(e2)를 결정한다. 최종 절연층(3)의 두께는 대략적으로 제1 절연층(31)의 두께(e1)와 제2 절연층(32)의 두께(e2)의 합에 상응한다. 그러나, 플라즈 마 처리한 후 본딩 전에, 절연층들(31, 32) 중에 하나를 또는 모두를 약간 얇게할 수 있음을 유의한다. 이러한 얇게하는 단계는 하기에 설명된다.
마지막으로, 사용된 절연층이 고유전율 유전체 재료인 경우, 즉, 상대 유전율(relative permittivity, εr)이 εr이 3.9에 근접하는 SiO2에 비하여 현저하게 높은 재료의 경우에는, 하기의 식의 이용하는 "등가 산화물 두께(equivalent oxide thickness, EOT)" 내의 두께 "e"로 변환하는 것이 일반적이다.
EOT = (εSIO2 / εr) - e
본 발명이 그 성질에 무관하게 (50 nm 이하의) 얇은 절연층(3)을 형성하도록 적용되는 한, 이러한 절연층이 고유전율을 갖는 층으로 형성될 수 있고, 이에 따라 매우 낮은 EOT 값을 가질 수 있음을 이해할 수 있다.
또한, 엄격하게 필요한 정도의 플라즈마 처리를 위한 노출 시간을 제한하는 것이 또한 적절하다.
이 시간은, 바람직하게는, 1 분 이내이거나, 더욱 바람직하게는 30초 이내이다. 장시간의 노출은, 본 명세서의 종래기술에서 언급된 바와 같이 전기적 성능의 개선과는 상반되는, 절연물 내의 전하들의 축적 및 절연물(Qbox)의 전하밀도의 증가를 야기하는 위험이 있을 수 있다.
플라즈마 활성 처리 파라미터들 및 두 절연층들(31, 32)을 각각 관리함으로써, 플라즈마 처리에 의하여 생성된 결함들이 각각 계면들(311, 321)로부터 멀리 떨어지게 할 수 있다.
도 2d 및 도 2e에 도시된 바와 같이, 소스 기판(2)의 후측 부분은 그라인딩(grinding) 및/또는 폴리싱(polishing)에 의하여 리프팅-오프된다.
이러한 방법의 변형예가 도 3A 내지 도 3E에 도시되어 있다. 후측 부분을 리프팅-오프하는 단계만이 변경되었으며, 하기에 상세하게 설명된다.
도 3B에 도시된 바와 같이, 소스 기판(2) 내에 약한 구역(22)을 형성한다. 상기 약한 구역(22)은 기판(2)의 후측 부분(21)으로부터 활성층(20)을 한정한다.
약한 구역(22)은 다공성(porous) 영역으로 형성될 수 있다; 이것에 관하여, K Sakaguchi 등이 저술한, "다공질 실리콘 층들을 분할함에 의한 엘트란(Eltran® by splitting porous Si layers)", The Electrochemical Society Inc PV99-3, silicon-on-insulator technology and devices, P.L. Hemment, pp 117-121 를 참조한다. 이 경우에는, 다공성 구역은 층(32)을 증착하기 전에 형성된다.
바람직하게는, 얇은 산화물(32)을 오염시키지 않도록, 약한 구역(22)은 가벼운 원자 종 주입, 바람직하게는 수소 및/또는 헬륨 이온 주입에 의하여 형성될 수 있다.
주입 조건들에 관련된 참조는 C. Maleville 및 C. Mazure 이 저술한, "스마트 절단 기술; 300 nm 초박형 SOI 제조로부터 첨단 공학 기판들까지(Smart CutTM technology; from 300 nm ultrathin SOI production to advanced engineered substrates), Solid State electronics 48(2004), 1055-1063, 이다.
도면에 도시되지 있지 않더라도, 절연층(32) 상에 산화물 또는 질화물의 보 호층을 증착 또는 형성하도록 원자 종 주입 단계를 수행할 수 있음을 유의하여야 한다.
상기 추가적인 보호층의 성질은 하부의 절연층을 손상하지 않고, 선택적 리프팅-오프를 용이하게 하도록 선택될 수 있다. 이러한 리프팅-오프는, 예를 들어, 선택적 식각에 의하여 수행될 수 있다.
예를 들어, 형성된 절연물이 SiO2인 경우에는, 실리콘 질화물(Si3N4)의 보호층을 증착할 수 있다. 이러한 보호층은 본딩 단계 이전에 제거된다.
플라즈마 활성처리 중에 상기 보호층을 보유하는 경우에는, 적절한 플라즈마 전력을 선택할 때에 상기 보호층의 두께도 합하여야 한다.
터널링 거리에 유의하면서 상기 전력은 더 높게 선택될 수 있고, 상기 높은 전력은 더 많은 에너지 본딩을 형성한다.
이어서, 플라즈마 활성처리 및 본딩 단계들이 상술한 바와 같이 수행된다(도 3C 및 도 3D 참조).
플라즈마 처리단계를 수행하기 전에, 결함을 생성하는 파티클들(particles) 및 금속 오염물질들, 예를 들어, 절연물(Qbox) 내의 전하들을 제거하기 위하여 특별한 세정예비처리를 수행할 수 있다. SiO2 표면들을 세정하기 위하여, 상술한 바와 같이, (상술한 오염물질들을 제거한다고 알려진) SC2 용액을 사용하여 세정하는 단계를 포함하는 "RCA" 방법을 사용한다.
마지막으로, 도 3e에 도시된 바와 같이, 약한 구역(22)을 따라서 후측 부 분(21)을 분리하는 단계는 열적 또는 기계적 응력을 가하는 단계, 예를 들어, 어닐링 또는 상기 약한 구역(22)에 블레이드를 사용하는 단계를 포함한다.
도 2 및 도 3을 참조하여, 상술한 두 가지 실시예의 변형으로서, 특히, 매우 얇은 절연층(5 nm 수준)이 형성되거나, 절연층 또는 층들(31, 32)은 플라즈마 처리이 후 본딩되기 전에 얇게할 수 있다.
플라즈마의 "강한 본딩" 효과가 상실될 수 있는 두께로 리프팅-오프 되지않도록 유의한다. 따라서, 플라즈마에 의하여 활성화된 SiO2 층 내에 5 내지 10 Å 이상으로 얇게 하면, 이러한 효과가 상실되기 시작한다고 알려져 있다. 40 Å 이상 얇게 하면, 이러한 효과는 완전히 상실된다. SiO2의 경우에 있어서, SC1 용액은 산화물의 선택된 두께를 식각 및 제거하기 위해 사용될 수 있다. SC1에 기초한 이 단계는 상기 용액의 세정 및 식각 효과를 결합할 수 있다.
도 2 및 도 3을 참조하여 설명된, 상술한 두 방법들의 다른 변형에 있어서, 절연층들(31, 32)을 형성한 후에 플라즈마 활성처리 단계 이전 및 원자 종 주입 단계 이전에, 형성 가스 어닐링(forming gas anneal, FGA)를 또한 수행할 수 있다.
상기 "FGA" 열처리는 450℃에 가까운 온도에서 중성 가스 및 수소 가스 분위기로 약 30 분 내지 수 시간 동안 수행한다.
또한, 중성 가스 분위기 내에서 더 높은 온도의 열처리가 가능하며, 예를 들어, S1O2를 아르곤 분위기에서 900℃의 열처리를 수행한다.
상기 열처리들은 기판들(1, 2) 중에 하나 또는 모두에 수행된다.
본 발명에 따른 방법은, 두 계면들(311, 321)로부터 충분히 먼 거리에서 본딩 계면(5)을 형성하는 것이 바람직하며, 이에 따라 낮은 계면 트랩 밀도(DIT)를 가진다.
본 발명에 따라, 본딩하기 위하여 기판들(1, 2) 상에 각각 절연층(31, 32)을 형성하는 것이 또한 중요하다. 그렇지 않은 경우에는, 절연물과 절연물에 의해 덮이지 않은 기판 사이에 존재하는 본딩 계면이 너무 높은 DIT 값들을 가질 수 있으며, 이에 따라 원하는 응용에 불충분하게 평범한 전기적 특성들을 가질 수 있다.
이하에서는, 몇 개의 특정한 실시예들을 후술하기로 한다.
실시예 1: 25 nm 두께의 산화층을 포함하는 SOI 형 기판의 준비
200 mm 직경의 실리콘 기판 상에 10 nm 두께의 실리콘 산화물(SiO2)의 절연층을 형성하기 위하여, 상기 실리콘 기판을 열산화하였다
유사한 방법으로, 같은 크기의 실리콘 소스 기판 상에 15 nm 두께의 실리콘 산화층을 형성하였다.
이어서, 상기 두 산화물들의 전기적 특성들에 도달하도록, 상기 두 기판들을 "FGA"형 어닐링 열처리하였다.
이어서, 상기 실리콘 소스 기판을 덮은 실리콘 산화층에 걸쳐서 수소이온주입을 수행하였다. 상기 주입은 35 keV의 주입에너지를 사용하여 5.5×1016 H+/cm2의 도즈로 수행하였다.
이어서, 상기 기판의 상부 표면을 SC1 용액과 SC2 용액을 순차적으로 이용하여 세정하였다.
이어서, 소스 기판의 실리콘 산화물 층을 30초 동안 0.8 W/cm2의 전력밀도, 50 mTorr(6.66 Pa)의 산소압력, 75 sccm(standard cubic centimeter)의 유량으로 20℃에서 산소 플라즈마 활성 처리를 수행하였다.
플라즈마 활성처리에 의하여, 최대 두께 5.5 nm의 산화층의 성질을 변화시켰다. 15 nm의 산화물의 두께는 실질적으로 플라즈마에 의해 처리된 두께 및 2 nm의 터널링 거리(d)를 합한 것보다 큰 것이 확인되었다. 따라서, 상술한 수학적 관계를 만족한다.
이어서, 접촉하는 표면은 화학물질 및/또는 스크러빙(scrubbing)에 의하여 청결하게 한 후에, 분자결합에 의해 본딩되었다.
마지막으로 활성층으로부터 소스 기판의 후측 부분을 분리하기 위하여, 350℃ 내지 600℃의 범위의 온도에서 수 시간동안 열처리를 수행하였다.
분리한 후, SOI 기판의 표면을 완성한다. (즉, 안정화단계, 얇게하는 단계, 및 폴리싱 단계를 수행한다.)
플라즈마 활성 처리단계를 수행하기 전에, 계면들(311, 321)의 DIT값들은 각각 수 1010 eV-1cm-2의 수준이었다.
얻어진 최종 복합물 기판의 계면들(311, 321)은 각각 동일한 크기의 DIT 값들을 가졌다.
150 sccm(standard cubic centimeter)의 유량을 사용하여, 300 mm 직경의 실리콘 기판에도 동일한 결과를 얻었다.
실시예 2: 25 nm 두께의 산화물을 포함하는 SOI 형 기판의 준비
그 상에 3 nm 두께의 산화물을 포함하는 지지 기판과 그 상에 10 nm 두께의 산화물을 포함하는 소스 기판을 사용하여, 실시예 1의 단계들을 수행하였다. 이어서 DIT 값들을 개선하기 위하여, 얻어진 산화물들 2%의 수소가 포함된 아르곤 분위기에서 450℃로 약 1시간 동안 열처리하였다(즉, FGA 처리).
가장 두꺼운 산화층을 포함하는 상기 소스 기판은 2 W/cm2의 전력의 플라즈마로 활성화되고, 이에 따라 약 7 nm 이상의 산화물로 변형된다.
상기 플라즈마 처리된 절연층은, 2 nm 수준의 깊이로 식각되기 충분한 농도, 온도 및 시간을 이용하여 SC1 용액 내에서 세정된다.
얻어진 최종 복합물 기판은, 11 nm 수준의 두께와 우수한 전기적 특성들을 갖는, 특히 수 1010 eV-1cm-2 수준의 DIT를 갖는 매립된 절연층을 포함하는 SOI형 구조를 포함한다.
실시예 3: 20 nm 두께의 산화물을 포함하는 GeOI 형 기판의 준비
200 mm의 벌크 게르마늄의 소스 기판 상에 5 nm의 하프늄 산화물(HfO2)층을 형성하였다. 변형예로서, 소스 기판은 그 상에 게르마늄층이 에피택셜하게 형성된 200 mm의 실리콘 웨이퍼를 포함할 수 있다.
실리콘(Si) 지지 기판 상에 15 nm의 실리콘 산화물(SiO2)층을 형성하였다.
이어서, 상기 지지 기판의 실리콘 산화물 층은, 30초간 0.4 W/cm2의 전력밀도, 50 mTorr(6.66 Pa)의 산소압력, 및 75 sccm의 유량속도로 20℃에서 산소 플라즈마 활성 처리되었다.
이어서 본딩을 수행한 후, 상술한 스마트 절단(SmartCutTM)방법을 사용하여, 상기 게르마늄 소스 기판의 상측 부분을 리프팅 오프하였다. 게르마늄과의 계면에서 수 1011 eV-1cm-2 그리고 실리콘과의 계면에서 수 1010 eV-1cm-2의 DIT값을 갖는 GeOI 기판을 얻었다.
본 실시예에서 얻은 DIT값이 상술한 실시예들에 비하여 높은 것에 유의할 필요가 있다. 그 이유는, 현재까지는, 게르마늄(Ge)의 표면처리 및 이러한 재료를 위한 적절한 절연물들의 선택은 완전하게 이해되지 않았다. 이후에, 표면 처리, 절연물로 선택된 재료들, 및 그 형성조건들의 보다 유효적절한 선택에 의하여 더 낮은 DIT 값을 얻을 수 있다. 본 명세서에서 제안되는 본 발명은 기술의 변화에 따라 적절하게 변형될 수 있다.
실시예 4: 복합물 기판의 준비
지지 기판이 벌크 실리콘 기판이 아닌 하이브리드 SOI형 기판임을 제외하고 실시예 3과 동일한 단계들이 수행되었다.
상기 하이브리드 지지 기판은 실리콘 지지 기판, 150 nm의 매립된 SiO2층 및 표면의 100 nm의 실리콘(Si) 층으로부터 형성되었다.
20 nm 수준의 두께를 갖는 실리콘 산화물을 형성하기 위하여, 상기 하이브리드 지지 기판의 표면층은 약 10 nm 정도 산화되었다.
이어서, 상술한 예에서와 같이, 플라즈마 활성처리, 본딩 및 소스 기판의 후측 부분의 리프팅-오프가 수행되었다. 이에 따라, 다음의 순서를 갖는 구조를 포함하는 복합물 구조를 형성하였다.
상기 지지 기판;
150 nm의 실리콘 산화물 절연물;
90 nm의 실리콘(Si) 층;
20 nm의 산화층;
5 nm의 하프늄 산화물(HfO2) 층;
최종 게르마늄(Ge) 층.
실시예 5: 매립된 절연층들 각각이 얇은 이중 SOI 형 기판의 준비
실시예 1의 단계들을 한번 수행한 후, 지지 기판으로서 실시예 1의 방법을 한 번 수행하여 얻은 SOI 기판을 사용하여 다시 한번 수행하였다.
이에 따라. 다음 순서의 구조를 포함하는 복합물 기판을 형성하였다.
상기 지지 기판;
25 nm의 실리콘 산화물 절연물;
50 nm의 실리콘(Si) 층;
25 nm의 실리콘 산화층;
50 nm의 최종 실리콘 층.
실시예 4 및 실시예 5에 의하여 얻은 복합물 기판은 각각의 그 계면들에서, 심지어는 가장 깊은 계면에서도, 최종 FGA 타입 처리에서는 얻을 수 없는 우수한 전기적 성능들을 가졌다.
본 발명은 절연층의 두 계면들에서 우수한 전기적 특성들, 즉, 낮은 DIT 값들을 갖는, 얇은 매립된 절연층, 즉 50 nm 보다 얇은, 심지어는 20 nm 보다 얇고 심지어는 5 nm의 두께일 수 있는 절연층을 포함하는 복합물 기판을 제조할 수 있다.

Claims (24)

  1. 지지 기판(1) 상에 제1 절연층(31)을 형성 또는 증착하고, 소스 기판(2) 상에 제2 절연층(32)을 형성 또는 증착하는 단계;
    상기 제1 절연층(31), 제2 절연층(32), 또는 이들 모두에 플라즈마 활성처리를 인가하는 단계;
    상기 제1 및 제2 절연층들(31, 32)이 본딩 계면(5)을 따라 접촉하여, 상기 지지 기판(1)과 상기 소스 기판(2)의 활성층(20) 사이에 개재되는 최종 절연층(3)을 함께 형성하도록, 상기 지지 기판(1)과 상기 소스 기판(2)을 분자결합에 의하여 서로 본딩하는 단계; 및
    상기 소스 기판(2)의 상기 활성층(20)으로 구성된 물질의 두께만을 보유하기 위하여, 상기 소스 기판(2)의 후측 부분(21)을 리프팅-오프(lifting off)하는 단계를 포함하고,
    상기 제1 및 제2 절연층들(31, 32)이 그 각각의 자유표면들(310, 320)로부터 연장된 상측 부분에만 활성화되도록, 상기 플라즈마 활성처리에 이용되는 플라즈마 활성 에너지의 값 및 상기 제1 및 제2 절연층들(31, 32)의 각각의 두께들(e1, e2)이 선택되고,
    상기 최종 절연층(3)의 두께가 50 nm 또는 그 이하가 되도록 선택되는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  2. 제1항에 있어서,
    상기 지지 기판(1) 상에 형성 또는 증착된 상기 제1 절연층(31)의 두께(e1) 및 상기 소스 기판(2) 상에 형성 또는 증착된 상기 제2 절연층(32)의 두께(e2)는 이하의 관계를 만족하고:
    e1 ≥ emp1 + d1;및
    e2 ≥ emp2 + d2
    여기에서, emp1 및 emp2 는 상기 플라즈마 활성처리 후에 변경된 성질의 제1 절연층(31) 및 제2 절연층(32)의 두께에 각각 상응하고, d1 및 d2 는 상기 제1 및 제2 절연층들(31, 32)의 각각의 "터널링(tunneling)" 거리와 상응하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 절연층들(31, 32)은 각각이 형성 또는 증착되는 층들과의 각각의 계면들(311, 321)에서,
    1011 eV-1cm-2 또는 그 이하의 계면트랩밀도(density of interface trap, DIT)를 가지는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 절연층들(31, 32)은 각각이 형성 또는 증착되는 층들과의 각각의 계면들(311, 321)에서,
    1010 eV-1cm-2 또는 그 이하의 계면트랩밀도(density of interface trap, DIT)를 가지는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  5. 제3항 또는 제4항에 있어서,
    상기 층들은 실리콘으로 형성되고,
    상기 제1 및 제2 절연층들(31, 32)은 실리콘 산화물(SiO2)로 형성되는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 절연층(31), 상기 제2 절연층(32), 또는 이들 모두는 산화물을 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 절연층(31), 상기 제2 절연층(32), 또는 이들 모두는 고유전율(high permittivity) 유전체(dielectric) 재료를 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  8. 제7항에 있어서,
    상기 고유전율 유전체 재료는 하프늄 산화물(HfO2), 이트륨 산화물(Y2O3), 스트로튬 티타늄 산화물(SrTiO3), 알루미나(Al2O3), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 이들의 질화물들 및 이들의 실리사이드들(silicides)으로 이루어지는 군에서 선택되는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  9. 제6항에 있어서,
    상기 산화물은 상기 지지 기판(1), 상기 소스 기판(2), 또는 이들 모두를 각각 열산화하여 형성된 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 플라즈마 활성처리 단계는 상기 제1 절연층(31), 상기 제2 절연층(32), 또는 이들 모두에 산소 플라즈마를 50 sccm 내지 200 sccm의 범위의 유량속도, 50 mTorr의 챔버 내의 압력, 200 mm 직경의 기판들에 대해서는 250 W의 플라즈마 전력 및 300 mm 직경의 기판들에 대해서는 500 W의 플라즈마 전력, 및 5초 내지 60초 범위의 시간으로 인가하는 단계를 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 플라즈마 활성처리 단계 이전에, 상기 제1 절연층으로 덮인 상기 지지 기판(1), 상기 제2 절연층(32)으로 각각 덮인 상기 소스 기판(2), 또는 이들 모두를 중성 가스(neutral gas) 및 수소 가스의 혼합 가스 내에서 450℃의 온도로 적어도 두 시간 동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 기판(2)의 상기 후측 부분(21)은 그라인딩(grinding), 폴리싱(polishing), 또는 이들 모두에 의하여 리프팅-오프(lifting-off)하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 플라즈마 활성처리 단계 이전에 상기 소스 기판(2)의 다른 영역에 비하여 상대적으로 약한 분리 구역(22)을 상기 소스 기판(2) 내에 형성하는 단계를 더 포함하고,
    상기 리프팅 오프하는 단계는, 상기 소스 기판(2)의 상기 후측 부분(21)을 상기 분리 구역(22)을 따라서 분리하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  14. 제13항에 있어서,
    상기 제2 절연층(32)을 형성한 후에, 그 내부에 상기 분리 구역(22)을 한정하기 위하여, 상기 소스 기판(2) 내로 원자 종 주입(atomic species implantation)을 수행하는 단계를 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  15. 제14항에 있어서,
    상기 원자 종 주입을 수행하는 단계이전에,
    상기 제1 절연층으로 덮인 상기 지지 기판(1), 상기 제2 절연층(32)으로 덮인 상기 소스 기판(2), 또는 이들 모두를 중성 가스(neutral gas) 및 수소 가스의 혼합 가스 내에서 450℃의 온도로 적어도 두 시간 동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  16. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 플라즈마 활성처리 단계 이후 및 상기 본딩 단계 이전에, 상기 제1 절연층(31), 상기 제2 절연층(32), 또는 이들 모두를 얇게 하는 단계를 더 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  17. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 소스 기판(2)은 실리콘을 포함하고, 상기 제1 절연층(31), 상기 제2 절연층(32) 또는 이들 모두는 실리콘 산화물을 포함하는 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 최종 절연층(3)의 두께는 20 nm 또는 그 이하인 것을 특징으로 하는 복합물 기판(4)의 제조방법.
  19. 지지 기판(1)과 활성층(20) 사이에 개재된 하나 또는 그 이상의 절연층들(31, 32)을 포함하고,
    상기 절연층들(31, 32)은 최종 절연층(3)을 형성하고,
    상기 최종 절연층(3)은 50 nm 또는 그 이하의 두께를 갖고, 상기 지지 기판(1)과의 계면(311) 및 상기 활성층(20)과의 계면(321)에서 1011 eV-1cm-2 또는 그 이하의 계면 트랩밀도(DIT) 값들을 가지는 것을 특징으로 하는 복합물 기판(4).
  20. 제19항에 있어서,
    상기 절연층들(31, 32) 및 상기 최종 절연층(3) 중 적어도 어느 하나는 산화물을 포함하는 것을 특징으로 하는 복합물 기판(4).
  21. 제19항에 있어서,
    상기 절연층들(31, 32) 및 상기 최종 절연층(3) 중 적어도 어느 하나는 고유전율 유전체 재료를 포함하는 것을 특징으로 하는 복합물 기판(4).
  22. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 활성층(20)은 실리콘(Si), 게르마늄(Ge), 실리콘 탄화물(SiC), 질화갈륨(GaN), 및 실리콘 게르마늄(SiGe)에서 선택된 재료를 포함하는 것을 특징으로 하는 복합물 기판(4).
  23. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 최종 절연층(3)의 총 두께는 20 nm 또는 그 이하인 것을 특징으로 하는 복합물 기판(4).
  24. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 최종 절연층(3)은 수 1010 eV-1cm-2 또는 그 이하의 계면 트랩밀도(DIT) 값들을 갖는 것을 특징으로 하는 복합물 기판(4).
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