CN103155102A - 具有保护膜的复合衬底和制造半导体器件的方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 385
- 239000004065 semiconductor Substances 0.000 title claims abstract description 325
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000002131 composite material Substances 0.000 title abstract 7
- 238000000034 method Methods 0.000 claims abstract description 70
- 150000001875 compounds Chemical class 0.000 claims description 238
- 230000003647 oxidation Effects 0.000 claims description 109
- 238000007254 oxidation reaction Methods 0.000 claims description 109
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 13
- GVFOJDIFWSDNOY-UHFFFAOYSA-N antimony tin Chemical compound [Sn].[Sb] GVFOJDIFWSDNOY-UHFFFAOYSA-N 0.000 claims description 9
- 229910002367 SrTiO Inorganic materials 0.000 claims description 8
- GRPQBOKWXNIQMF-UHFFFAOYSA-N indium(3+) oxygen(2-) tin(4+) Chemical compound [Sn+4].[O-2].[In+3] GRPQBOKWXNIQMF-UHFFFAOYSA-N 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 348
- 230000003287 optical effect Effects 0.000 description 68
- 230000005540 biological transmission Effects 0.000 description 48
- 238000004544 sputter deposition Methods 0.000 description 21
- 230000009467 reduction Effects 0.000 description 19
- 230000000052 comparative effect Effects 0.000 description 18
- 238000002834 transmittance Methods 0.000 description 18
- 238000005260 corrosion Methods 0.000 description 14
- 230000007797 corrosion Effects 0.000 description 14
- 238000002513 implantation Methods 0.000 description 14
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 13
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 13
- 229910052750 molybdenum Inorganic materials 0.000 description 13
- 239000011733 molybdenum Substances 0.000 description 13
- 229910052863 mullite Inorganic materials 0.000 description 13
- 239000012528 membrane Substances 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 11
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000004031 devitrification Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000002360 preparation method Methods 0.000 description 5
- 229910052594 sapphire Inorganic materials 0.000 description 5
- 239000010980 sapphire Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 150000004678 hydrides Chemical class 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000000881 depressing effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000000313 electron-beam-induced deposition Methods 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000007716 flux method Methods 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 238000000870 ultraviolet spectroscopy Methods 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- -1 helium ion Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052604 silicate mineral Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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Abstract
本发明提供一种具有保护膜的复合衬底(2Q)，其包含支持衬底(10)、布置在所述支持衬底(10)上的氧化物膜(20)、布置在所述氧化物膜(20)上的半导体层(30a)、和保护膜(40)，所述保护膜(40)通过覆盖作为所述氧化物膜(20)的一部分且未被所述支持衬底(10)和所述半导体层(30a)覆盖的部分(20s、20t)来保护所述氧化物膜(20)。本发明还提供一种制造半导体器件的方法，所述方法包括：准备所述具有保护膜的复合衬底(2Q)的步骤；和在所述具有保护膜的复合衬底(2Q)的所述半导体层(30a)上外延生长至少一层功能半导体层的步骤，所述至少一层功能半导体层使得呈现半导体器件的必要功能。由此，提供了一种具有保护膜的复合衬底，其具有其中可以外延生长高品质功能半导体层的大的有效区域；和一种制造半导体器件的方法，其中使用所述具有保护膜的复合衬底。
Description
技术领域
本发明涉及一种具有保护膜的复合衬底，其包含支持衬底、氧化物膜、半导体层和用于保护氧化物膜的保护膜；以及一种制造半导体器件的方法，其中使用该具有保护膜的复合衬底。
技术背景
作为可用于制造半导体器件的复合衬底的制造方法，日本特开2007-201429号公报(专利文献1)和日本特开2007-201430号公报(专利文献2)例如公开了一种制造复合衬底的方法，所述复合衬底包含夹在支持衬底与半导体材料的活性层之间的至少一个薄绝缘层。
引用列表
专利文献
专利文献1：日本特开2007-201429号公报
专利文献2：日本特开2007-201430号公报
发明内容
技术问题
在通过上述日本特开2007-201429号公报(专利文献1)和日本特开2007-201430号公报(专利文献2)中公开的方法制造的复合衬底中，将氧化物层用作绝缘层。因此，产生的问题是在例如在上述复合衬底的半导体材料的活性层上作为另一半导体层外延生长III族氮化物层的情况下收率降低。
本发明人对该问题进行了透彻的研究以发现造成该问题的原因。具体地，发现该问题的原因在于：(i)所述复合衬底的氧化物层(绝缘层)具有未被支持衬底和活性层覆盖的露出部分(这种部分例如为在复合衬底的侧表面露出的氧化物层的侧表面部分、和由于活性层的缺失而在复合衬底的主表面上露出的氧化物层的主表面部分)；和(ii)氧化物层(绝缘层)在外延生长上述III族氮化物层的条件下被腐蚀(这种条件例如对于MOCVD(有机金属化学气相沉积)方法为在大约不低于800℃且不超过1500℃温度下的含有氨气的环境条件且，对于HVPE(氢化物气相外延)为在大约不低于800℃且不超过1500℃的温度下的含有III族氮化物气体的环境条件)，且特别地，腐蚀从氧化物层中未被支持衬底和活性层覆盖且因此露出的露出部分起显著发展。
本发明人旨在基于上述发现解决上述问题，并由此提供一种具有保护膜的复合衬底，其包含支持衬底、氧化物膜、半导体层和用于保护氧化物膜的保护层，并且具有其中可以以高品质外延生长功能半导体层的大的有效区域，所述功能半导体层使得呈现半导体器件的功能；以及提供一种制造半导体器件的方法，其中使用具有保护膜的复合衬底。
解决问题的手段
根据本发明的一方面，具有保护膜的复合衬底包含支持衬底、布置在所述支持衬底上的氧化物膜、布置在所述氧化物膜上的半导体层、和保护膜，所述保护膜通过覆盖作为所述氧化物膜的一部分且未被所述支持衬底和所述半导体层覆盖的部分来保护所述氧化物膜。
在根据本发明的具有保护膜的复合衬底中，所述氧化物膜可以是选自TiO2膜、SrTiO3膜、氧化铟锡膜、氧化锑锡膜、ZnO膜和Ga2O3膜中的至少一种。所述支持衬底和所述半导体层中的至少一种可以由III族氮化物形成。
根据本发明的另一方面，制造半导体器件的方法包括：准备上述具有保护膜的复合衬底的步骤；和在所述具有保护膜的复合衬底的半导体层上外延生长至少一层功能半导体层的步骤，所述至少一层功能半导体层使得呈现半导体器件的必要功能。
发明的有利效果
根据本发明，可以提供一种具有保护膜的复合衬底，所述具有保护膜的复合衬底包含支持衬底、氧化物膜、半导体层和用于保护所述氧化物膜的保护膜，且具有其中可以以高品质外延生长功能半导体层的大的有效区域，所述功能半导体层使得呈现半导体器件的功能；以及一种制造半导体器件的方法，其中使用具有保护膜的复合衬底。
附图说明
图1A为显示根据本发明的具有保护膜的复合衬底的一个实例的示意性横截面图。
图1B为显示根据本发明的具有保护膜的复合衬底的另一实例的示意性横截面图。
图2为显示根据本发明的制造具有保护膜的复合衬底的方法和制造半导体器件的方法的一个实例的示意性横截面图。
图3为显示制造复合衬底的方法的一个实例的示意性横截面图。
具体实施方式
[具有保护膜的复合衬底]
参照图1A和图1B，根据本发明一方面的实施方式中的具有保护膜的复合衬底2P、2Q包含支持衬底10、布置在支持衬底10上的氧化物膜20、布置在氧化物膜20上的半导体层30a、和保护膜40，所述保护膜40通过覆盖氧化物膜20中未被支持衬底10和半导体层30a覆盖的部分20s、20t而保护氧化物膜20。在此，氧化物膜20中未被支持衬底10和半导体层30a覆盖的部分20s、20t包含例如作为氧化物膜20的侧表面且未被支持衬底10和半导体层30a覆盖的部分20s，和作为氧化物膜20的主表面的一部分且未被支持衬底10和半导体层30a覆盖的部分20t。
在本实施方式的具有保护膜的复合衬底2P、2Q中，作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t被保护膜覆盖，因此所述复合衬底具有大的有效区域，在所述有效区域中，可以以高品质在具有保护膜的复合衬底2P、2Q的半导体层30a的主表面上外延生长功能半导体层，所述功能半导体层使得呈现半导体器件的必要功能。
在此，图1A中所示的具有保护膜的复合衬底2P具有如下形式：其中除了作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t之外，保护膜40还覆盖半导体层30a的主表面。在其中在具有保护膜的复合衬底的半导体层30a上外延生长功能半导体层的情况下，保护膜40中覆盖半导体层30a的主表面的部分必须被除去。然而，在外延生长功能半导体层之前，保护膜40不仅可以保护氧化物膜20，而且可以保护半导体层30a。
图1B中所示的具有保护膜的复合衬底2Q具有如下形式：其中半导体层30a的主表面露出，其对应于从中除去了保护膜40的覆盖半导体层30a主表面的部分的图1A中所示的具有保护膜的复合衬底2P。处于该形式的具有保护膜的复合衬底2Q具有大的有效区域，在所述有效区域中可以在半导体层30a的主表面上外延生长高品质的功能半导体层。
支持衬底
本实施方式的具有保护膜的复合衬底2P、2Q中的支持衬底10不受特别限制，只要可以在该支持衬底上形成氧化物膜20即可，且支持衬底的合适实例可以包括蓝宝石支持衬底、Si支持衬底、SiC支持衬底、III族氮化物支持衬底等。特别地，就III族氮化物支持衬底与半导体层30a之间的热膨胀系数和折射率的差小、其间存在高相容性且III族氮化物支持衬底导电的事实而言，支持衬底10优选为由作为半导体材料的III族氮化物形成的III族氮化物支持衬底。特别地，就低成本和在用于光学器件的情况下的高光学透明性而言，支持衬底10还优选为由作为透明材料的蓝宝石形成的蓝宝石支持衬底。
在此，就减小在具有保护膜的复合衬底2P、2Q中在支持衬底10与半导体层30a之间的热膨胀系数之差而言，支持衬底10优选具有与半导体层30a相同或接近的化学组成。例如，如果半导体层30a为Si层，则支持衬底10优选为Si支持衬底，且如果半导体层30a为III族氮化物层，则支持衬底10优选为III族氮化物支持衬底。
尽管支持衬底10可以是单晶体、诸如非取向多晶体(例如，烧结体)或取向多晶体的多晶体，或非晶体，但就降低制造成本而言，支持衬底10优选为多晶体或非晶体。
支持衬底10的厚度不受特别限制，只要该厚度能够支持氧化物膜20和半导体层30a即可。就处理容易性而言，该厚度优选为300μm以上。就降低材料成本而言，该厚度优选为1000μm以下。
氧化物膜
在本实施方式的具有保护膜的复合衬底2P、2Q中的氧化物膜20不受特别限制，只要可以在氧化物膜20上形成半导体层30a，可以在支持衬底10上形成氧化物膜20且氧化物膜20在支持衬底10与半导体层30a之间提供高接合强度即可。氧化物膜20的合适实例可以包括TiO2膜、SrTiO3膜、ITO(氧化铟锡)膜、ATO(氧化锑锡)膜、ZnO膜、Ga2O3膜、Al2O3膜等。就以下方面而言，氧化物膜20优选为选自TiO2膜、SrTiO3膜、ITO膜、ATO膜、ZnO膜和Ga2O3膜中的至少一种。具体地讲，就增强光学透明性而言，氧化物膜20优选为具有高折射率的氧化物膜，例如为选自TiO2膜(对于波长为400nm的光，具有约2.8的折射率)和SrTiO3膜(对于波长为400nm的光，具有约2.4的折射率)中的至少一种。
氧化物膜20的厚度不受特别限制，只要该厚度增加支持衬底10与半导体层30a之间的接合强度即可。就增加接合强度而言，该厚度优选为50nm以上。就降低成膜成本而言，该厚度优选为1000nm以下。
半导体层
在本实施方式的具有保护膜的复合衬底2P、2Q中的半导体层30a不受特别限制，只要可以在半导体层30a上外延生长使得呈现预期的半导体器件功能的功能半导体层即可。半导体层30a的合适实例可以包括III族氮化物层、Si层等。在预期的半导体器件为光学器件且外延生长III族氮化物层作为功能半导体层的情况下，就增强功能半导体层的品质而言，半导体层30a特别优选为由具有与功能半导体层相同或接近的化学组成的III族氮化物形成的III族氮化物层。
另外如上所述，就具有导电性的事实而言，支持衬底10优选由作为半导体的III族氮化物形成。因此，优选支持衬底10和半导体层30a中的至少一种由III族氮化物形成。
此外如上所述，就减小支持衬底10与半导体层30a之间的热膨胀系数之差而言，半导体层30a优选具有与支持衬底10相同或接近的化学组成。因此，优选的是，支持衬底10与半导体层30a两者都由III族氮化物形成。
半导体层30a的厚度不受特别限制，只要该厚度使得能够在半导体层30a上外延生长高品质功能半导体层即可。就形成半导体层30a而不使其破裂而言，该厚度优选为100nm以上。就以高精度维持半导体层30a的品质和厚度而言，该厚度优选为1000μm以下。
保护膜
在本实施方式的具有保护膜的复合衬底2P、2Q中的保护膜40不受特别限制，只要保护膜40通过覆盖氧化物膜20中未被支持衬底10和半导体层30a覆盖的部分20s、20t而保护氧化物膜20即可。
就保护氧化物膜20而言，保护膜40优选为在半导体层30a上外延生长功能半导体层的条件下具有高耐热性和高耐腐蚀性的膜。保护膜40优选具有的耐热性和耐腐蚀性是指，例如，在用于在半导体层30a上外延生长III族氮化物层作为功能半导体层的方法为MOCVD(有机金属化学气相沉积)法的情况下，保护膜40在含有氨气的环境中在不低于800℃且不超过1500℃的温度和不低于1kPa且不超过100kPa的分压下具有耐热性和耐腐蚀性。其也是指，在用于在半导体层30a上外延生长III族氮化物层作为功能半导体层的方法为HVPE(氢化物气相外延)法的情况下，保护膜40在含有III族氯化物气体的环境中在不低于800℃且不超过1500℃的温度和不低于1kPa且不超过100kPa的分压下具有耐热性和耐腐蚀性。
就确保保护膜40覆盖氧化物膜20中未被支持衬底10和半导体层30a覆盖的部分20s、20t且保护膜40不与这些部分分离的目的而言，保护膜40优选对支持衬底10、氧化物膜20和半导体层30a中的至少一种具有高接合强度且具有与支持衬底10、氧化物膜20和半导体层30a中的至少一种相同或接近的热膨胀系数。在这方面，保护膜40的热膨胀系数与支持衬底10、氧化物膜20和半导体层30a中至少一种的热膨胀系数之差优选为3×10-6℃-1以下。
就以上方面而言，保护膜40优选由诸如以下的至少一种形成：III族氮化物(由III族元素和氮构成的化合物，例如InxAlyGa1-x-yN(0≤x，0≤y，x+y≤1))、莫来石(具有单链结构的硅酸铝矿物，由化学式3Al2O3·2SiO2-2Al2O3·SiO2或Al6O13Si2表示)、硅(Si)、钼(Mo)等。
保护膜40的厚度不受特别限制，只要该厚度足以保护氧化物膜20即可。就增强对氧化物膜20的保护而言，该厚度优选为10nm以上。就减少在氧化物膜20中的光吸收量并减少成膜成本而言，该厚度优选为500nm以下。
如图1B中所示，对于具有保护膜的复合衬底2Q来讲，优选的是，半导体层30a的主表面露出。在具有保护膜的复合衬底2Q的半导体层30a的露出的主表面上，可以容易地外延生长使得呈现预期的半导体器件功能的功能半导体层。
[制造具有保护膜的复合衬底的方法]
参照图2，本实施方式的制造具有保护膜的复合衬底2P、2Q的方法可以包括：准备包含支持衬底10、氧化物膜20和半导体层30a的复合衬底1的步骤(图2(A))、在复合衬底1上形成保护膜40以由此获得具有保护膜的复合衬底2P的步骤(图2(B))、和对具有保护膜的复合衬底2P进行加工以除去保护膜40中覆盖半导体层30a的主表面的部分且由此获得其中半导体层30a的主表面露出的具有保护膜的复合衬底2Q的步骤(图2(C))。
通过上述步骤，可以有效地制造具有保护膜的复合衬底2P、2Q，由此可以在半导体层30a的主表面上外延生长高品质的功能半导体层。
准备复合衬底1的步骤
参照图2(A)，本实施方式的制造具有保护膜的复合衬底2P、2Q的方法可以包括准备包含支持衬底10、氧化物膜20和半导体层30a的复合衬底1的步骤(准备复合衬底1的步骤)。
在此，参照图3，准备复合衬底1的步骤不受特别限制。就有效准备复合衬底1而言，该步骤可以包括准备支持衬底10的子步骤(图3(A))、在支持衬底10的主表面上形成氧化物膜20的子步骤(图3(A))、将离子I注入到距半导体衬底30的一个主表面为特定深度的区域中的子步骤(图3(B))、使半导体衬底30在离子注入区域30i(注入了离子I的区域)侧的主表面接合到在支持衬底10的主表面上形成的氧化物膜20的主表面上的子步骤(图3(C))、以及沿离子注入区域30i将半导体衬底30分离成半导体层30a和残余半导体衬底30b以在形成在支持衬底10的主表面上的氧化物膜20的主表面上形成半导体层30a的子步骤(图3(D))。
参照图3(A)，在准备支持衬底10的子步骤中，可以通过适合于支持衬底10的材料和形状的常用方法来准备支持衬底10。例如，可以通过将通过诸如HVPE(氢化物气相处延)法或升华法的气相法或诸如助熔剂生长法或高氮压溶液生长法的液相法获得的III族氮化物晶体加工成预定形状来准备III族氮化物支持衬底。可以通过将蓝宝石晶体加工成预定形状来准备蓝宝石支持衬底。
在图3(A)中所示的在支持衬底10上形成氧化物膜20的子步骤中，在支持衬底10的主表面上形成氧化物膜20的方法不受特别限制，只要该方法适合用于形成氧化物膜即可。作为该方法，可以使用任何常用的方法，诸如溅射法、脉冲激光沉积法、分子束外延法、电子束沉积法和化学气相沉积法。
在图3(B)中所示的将离子I注入到距半导体衬底30的一个主表面为特定深度的区域中的子步骤中，尽管离子I注入的深度不受特别限制，但是该深度优选不小于100nm且不超过1000μm。如果离子I注入的深度小于100nm，则通过沿该离子注入区域30i分离半导体衬底30而形成的半导体层30a可能破裂。如果该深度大于1000μm，则离子在大面积上分布，这使得难以调节分离半导体衬底的深度且由此难以调节半导体层30a的厚度。所注入的离子的类型不受特别限制。就抑制形成的半导体层的品质的降低而言，优选小质量的离子。例如，优选氢离子、氦离子等。由此形成的离子注入区域30i由于所注入的离子而变脆。
在图3(C)中所示的使半导体衬底30在离子注入区域30i侧的主表面接合到在支持衬底10的主表面上形成的氧化物膜20的主表面上的子步骤中，使它们彼此接合的方法不受特别限制。就在将它们接合在一起之后即使在高温环境下也保持接合强度的能力而言，优选的方法可以是直接接合法，通过该方法将要彼此接合的表面清洁且使其彼此直接接合，此后使温度升高至约600℃～1200℃的温度，使得它们接合在一起；表面活化法，通过该方法，通过等离子体、离子等将要彼此接合的表面活化且使它们在约室温(例如25℃)至400℃的低温下接合在一起；等等。
在图3(D)中所示的沿离子注入区域30i将半导体衬底30分离成半导体层30a和残余半导体衬底30b、以在形成在支持衬底10的主表面上的氧化物膜20的主表面上形成半导体层30a的子步骤中，沿离子注入区域30i分离半导体衬底30的方法不受特别限制，只要该方法对半导体衬底30的离子注入区域30i施加特定能量即可。作为该方法，可以使用以下方法中的至少一种：施加应力的方法、施加热的方法、照射光的方法和施加超声波的方法。因为离子注入区域30i已经由于所注入的离子而变脆，所以施加上述能量的半导体衬底30易于分离成接合到在支持衬底10的主表面上形成的氧化物膜20上的半导体层30a和残余半导体衬底30b。
以上述方式，在形成在支持衬底10的主表面上的氧化物膜20的主表面上形成半导体层30a，由此获得复合衬底1，所述复合衬底1包含支持衬底10、在支持衬底10的主表面上形成的氧化物膜20和在氧化物膜20的主表面上形成的半导体层30a。
参照图3(D)，由此获得的复合衬底1具有作为氧化物膜20的侧表面且未被支持衬底10和半导体层30a覆盖的部分20s。在上述子步骤中，可能存在在形成氧化物膜20时的故障、在将离子注入到半导体衬底30中时的故障、在使氧化物膜20与半导体衬底30彼此接合时的故障等，这在将半导体衬底30分离成半导体层30a和残余半导体衬底30b时可能造成异常分离区域R，在异常分离区域R中半导体衬底没有沿离子注入区域30i分离，而是沿半导体衬底30与氧化物膜20之间的界面分离。在复合衬底1的异常分离区域R中，存在部分20t，其是氧化物膜20的主表面的一部分且未被支持衬底10和半导体层30a覆盖。
就在半导体层30a的主表面上外延生长功能半导体层的条件下氧化物膜20的耐热性和耐腐蚀性而言，具有作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t的上述复合衬底1是不充分的。因此，腐蚀从作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t起显著发展，从而导致外延生长功能半导体层以制造半导体器件时的有效区域减小的问题。
参照图2(B)～图2(C)，通过下述步骤制造具有保护膜的复合衬底2P、2Q以解决上述问题。
获得具有保护膜的复合衬底2P的步骤
参照图2(B)，本实施方式的制造具有保护膜的复合衬底2P、2Q的方法可以包括在复合衬底1上形成保护膜40以由此获得具有保护膜的复合衬底2P的步骤。
在获得具有保护膜的复合衬底2P的步骤中，在复合衬底1上形成保护膜40的方法不受特别限制，只要该方法可以用于覆盖作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t即可。作为该方法，可以使用任何常用的方法，诸如溅射法、脉冲激光沉积法、分子束外延法、电子束沉积法、化学气相沉积法、溶胶-凝胶法等。
由此获得的具有保护膜的复合衬底2P具有如下形式：其中除了作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t之外，半导体层30a的主表面也被保护膜40覆盖。因此，在功能半导体层的外延生长之前，该保护膜40不仅可以保护氧化物膜20，而且可以保护半导体层30a。
获得具有保护膜的复合衬底2Q的步骤
参照图2(C)，本实施方式的制造具有保护膜的复合衬底2Q的方法可以包括对具有保护膜的复合衬底2P进行加工以除去保护膜40中覆盖半导体层30a的主表面的部分且由此获得其中半导体层30a的主表面露出的具有保护膜的复合衬底2Q的步骤。
在获得具有保护膜的复合衬底2Q的步骤中，对具有保护膜的复合衬底2P进行加工以除去作为保护膜40的一部分且覆盖半导体层30a的主表面的部分的方法不受特别限制。作为该方法，可以使用任何常用的方法，诸如干式蚀刻，如RIE(反应性离子蚀刻)；使用酸溶液、碱溶液等的湿式蚀刻；研磨；机械抛光；化学机械抛光；化学抛光等。
在由此获得的具有保护膜的复合衬底2Q中，作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t被保护膜40覆盖且半导体层30a的主表面露出，由此提供了大的有效区域，在该有效区域中可以在半导体层30a的主表面上外延生长高品质功能半导体层。
即，参照图2(D)，由上述制造方法获得的具有保护膜的复合衬底2Q，通过增加在半导体层30a的主表面上外延生长功能半导体层50的步骤而具有大的有效区域，在该有效区域中可以外延生长高品质的功能半导体层。因此，可以以高收率制造具有优异特性的半导体器件。
[制造半导体器件的方法]
参照图2，根据本发明另一方面的实施方式中的制造半导体器件的方法为一种制造半导体器件的方法，其包括：准备上述具有保护膜的复合衬底2Q的步骤(图2(A)～图2(C))；和在具有保护膜的复合衬底2Q的半导体层30a上外延生长至少一层功能半导体层50的步骤，所述至少一层功能半导体层50使得呈现半导体器件3的必要功能(图2(D))。
根据本实施方式的制造半导体器件的方法，准备具有保护膜的复合衬底2Q，其中包含支持衬底10、氧化物膜20、半导体层30a和保护膜40，且作为氧化物膜20的一部分且未被支持衬底10和半导体层30a覆盖的部分20s、20t被保护膜40覆盖，并且在该具有保护膜的复合衬底2Q的半导体层30a上外延生长至少一层功能半导体层50。由此，在进行外延生长的高温高腐蚀环境中抑制了氧化物膜的腐蚀，且可以在大的有效区域上生长高品质的功能半导体层。因此，可以以高收率制造具有优异特性的半导体器件。
准备具有保护膜的复合衬底的步骤
参照图2(A)～图2(C)，本实施方式的制造半导体器件的方法包括准备上述具有保护膜的复合衬底2Q的步骤。准备具有保护膜的复合衬底2Q的步骤包括准备复合衬底1、获得具有保护膜的复合衬底2P和获得具有保护膜的复合衬底2Q的上述步骤，即，其类似于制造具有保护膜的复合衬底2Q的方法。
外延生长功能半导体层的步骤
参照图2(D)，本发明的制造半导体器件的方法包括在具有保护膜的复合衬底2Q的半导体层30a上外延生长至少一层功能半导体层50的步骤，所述至少一层功能半导体层50使得呈现半导体器件3的必要功能。
在此，外延生长功能半导体层50的方法不受特别限制。就高品质功能半导体层50的生长而言，优选气相法，诸如MOCVD法、HVPE法、MBE(分子束外延)法和升华法；和液相法，诸如助熔剂生长法和高氮压溶液生长法。
使得呈现半导体器件3的必要功能的至少一层功能半导体层50根据半导体器件的类型而改变。例如，如果半导体器件为光学器件，则功能半导体层50的实例可以包括具有MQW(多重量子阱)结构的发光层。如果半导体器件为电子器件，则功能半导体层的实例可以包括电子阻挡层、电子漂移层等。
实施例
[实施例1]
实施例1-1
1.准备支持衬底
参照图3(A)，从通过HVPE法生长的GaN晶体(未示出)切出具有50mm直径和500μm厚度的衬底且将该衬底的主表面抛光。由此，准备GaN支持衬底(支持衬底10)。
2.在支持衬底上形成氧化物膜
参照图3(A)，使用溅射法在GaN支持衬底(支持衬底10)上生长具有300nm厚度的TiO2膜(氧化物膜20)。
3.在氧化物膜上形成半导体层
参照图3(B)，从通过HVPE法生长的GaN晶体(未示出)切出具有50mm直径和500μm厚度的衬底，且将该衬底的主表面化学机械抛光以准备GaN衬底(半导体衬底30)。将氢离子注入到距该衬底的一个主表面为300nm的深度。
参照图3(C)，将GaN支持衬底(支持衬底10)上的TiO2膜(氧化物膜20)的主表面和GaN衬底(半导体衬底30)的离子注入侧的主表面各自用氩等离子体清洁且此后在8MPa的接合压力下使其彼此接合。
参照图3(D)和图2(A)，将接合在一起的衬底在300℃下热处理2小时，由此增加接合在一起的衬底的接合强度并沿离子注入区域30i分离GaN衬底(半导体衬底30)。由此，在TiO2膜(氧化物膜20)上，形成具有300nm厚度的GaN层(半导体层30a)。由此，获得复合衬底1，其中依次形成有GaN支持衬底(支持衬底10)、TiO2膜(氧化物膜20)和GaN层(半导体层30a)。
用光学显微镜观察所获得的复合衬底1。发现了作为TiO2膜(氧化物膜20)的侧表面且未被GaN支持衬底(支持衬底10)和GaN层(半导体层30a)覆盖的部分20s、以及作为TiO2膜(氧化物膜20)的主表面的一部分且未被支持衬底10和半导体层30a覆盖的部分20t。
4.形成保护膜
参照图2(B)，在其中形成有TiO2膜(氧化物膜20)和GaN层(半导体层30a)的复合衬底1的主表面上，通过溅射法形成具有300nm厚度的GaN膜(保护膜40)以由此获得具有保护膜的复合衬底2P。
用光学显微镜观察所获得的具有保护膜的复合衬底2P。发现，除了作为TiO2膜(氧化物膜20)的侧表面且未被GaN支持衬底(支持衬底10)和GaN层(半导体层30a)覆盖的部分20s、和作为TiO2膜(氧化物膜20)的主表面的一部分且未被支持衬底10和半导体层30a覆盖的部分20t以外，GaN层(半导体层30a)的主表面和侧表面也被GaN膜(保护膜40)覆盖。
参照图2(C)，在具有保护膜的复合衬底2P中，通过化学机械抛光(CMP)除去保护膜40中覆盖半导体层30a的主表面的部分以露出半导体层30a的主表面。由此，获得具有保护膜的复合衬底2Q。
用光学显微镜观察所获得的具有保护膜的复合衬底2Q。发现，作为氧化物膜20的侧表面且未被支持衬底10和半导体层30a覆盖的部分20s和作为氧化物膜20的主表面的一部分且未被支持衬底10和半导体层30a覆盖的部分20t被GaN膜(保护膜40)覆盖。
5.测量具有保护膜的复合衬底的透射率
利用紫外可见分光光度计测量具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率。所测得的透射率为59.4%。
6.外延生长功能半导体层
在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，通过MOCVD法外延生长厚度为300nm的GaN层(功能半导体层50)。
7.测量外延生长之后的具有保护膜的复合衬底的透射率
利用紫外可见分光光度计测量以上述方式外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率。所测得的透射率为58.8%。将结果总结于表1中。
实施例1-2
参照图2，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的莫来石膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为59.4%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为58.8%。将结果总结于表1中。
实施例1-3
参照图2，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的钼膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为59.4%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为58.8%。将结果总结于表1中。
比较例1
以与实施例1-1类似的方式，获得复合衬底1。由此获得的复合衬底1对于具有500nm波长的光的透射率以与实施例1类似的方式测量。所测得的透射率为62.5%。在该复合衬底1的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为43.8%。将结果总结于表1中。
表1
从表1中明显可见，与比较例1的没有保护膜的复合衬底的光学透射率因外延生长功能半导体层而从62.5%显著降低为43.8%的事实相比，实施例1-1、1-2和1-3的具有保护膜的复合衬底的光学透射率即使通过外延生长功能半导体层也仅从59.4%变为58.8%，即，基本没有显示出降低。实施例1-1、1-2和1-3的具有保护膜的复合衬底以及比较例1的没有保护膜的复合衬底的光学透射率的这种降低起因于由外延生长功能半导体层时的TiO2膜(氧化物膜)的热和腐蚀引起的劣化所造成的失透。即，已经发现，在具有保护膜的复合衬底中，TiO2膜(氧化物膜)被各自作为保护膜的GaN膜、莫来石膜和钼膜中的一种保护，因此与没有保护膜的复合衬底相比，在外延生长功能半导体层时氧化物膜的劣化显著降低，这使得可维持大的有效区域，且因此可以以高收率获得具有优异特性的半导体器件。
[实施例2]
实施例2-1
参照图2和图3，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法生长具有300nm厚度的SrTiO3膜作为氧化物膜20。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为61.1%。在该具有保护膜的复合衬底2Q的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为60.5%。将结果总结于表2中。
实施例2-2
参照图2，以与实施例2-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的莫来石膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为61.1%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为60.5%。将结果总结于表2中。
实施例2-3
参照图2，以与实施例2-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的钼膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为61.1%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为60.5%。将结果总结于表2中。
比较例2
参照图2，以与实施例2-1类似的方式，获得图2(A)中所示的复合衬底1。由此获得的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为64.3%。在该复合衬底1的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为45.0%。将结果总结于表2中。
表2
从表2中明显可见，与比较例2的没有保护膜的复合衬底的光学透射率因外延生长功能半导体层而从64.3%显著降低为45.0%的事实相比，实施例2-1、2-2和2-3的具有保护膜的复合衬底的光学透射率即使通过外延生长功能半导体层也仅从61.1%变为60.5%，即，基本没有显示出降低。实施例2-1、2-2和2-3的具有保护膜的复合衬底以及比较例2的没有保护膜的复合衬底的光学透射率的这种降低起因于由外延生长功能半导体层时的SrTiO3膜(氧化物膜)的热和腐蚀引起的劣化所造成的失透。即，已经发现，在具有保护膜的复合衬底中，SrTiO3膜(氧化物膜)被各自作为保护膜的GaN膜、莫来石膜和钼膜中的一种保护，因此与没有保护膜的复合衬底相比，在外延生长功能半导体层时氧化物膜的劣化显著降低，这使得可维持大的有效区域，且因此可以以高收率获得具有优异特性的半导体器件。
[实施例3]
实施例3-1
参照图2和图3，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法生长具有300nm厚度的ITO(氧化铟锡)膜作为氧化物膜20。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.3%。在该具有保护膜的复合衬底2Q的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为56.7%。将结果总结于表3中。
实施例3-2
参照图2，以与实施例3-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的莫来石膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.3%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为56.7%。将结果总结于表3中。
实施例3-3
参照图2，以与实施例3-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的钼膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.3%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为56.7%。将结果总结于表3中。
比较例3
参照图2，以与实施例3-1类似的方式，获得图2(A)中所示的复合衬底1。由此获得的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为60.3%。在该复合衬底1的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为42.2%。将结果总结于表3中。
表3
从表3中明显可见，与比较例3的没有保护膜的复合衬底的光学透射率因外延生长功能半导体层而从60.3%显著降低为42.2%的事实形成对比，实施例3-1、3-2和3-3的具有保护膜的复合衬底的光学透射率即使通过外延生长功能半导体层也仅从57.3%变为56.7%，即，基本没有显示出降低。实施例3-1、3-2和3-3的具有保护膜的复合衬底以及比较例3的没有保护膜的复合衬底的光学透射率的这种降低起因于由外延生长功能半导体层时ITO膜(氧化物膜)的热和腐蚀引起的劣化所造成的失透。即，已经发现，在具有保护膜的复合衬底中，ITO膜(氧化物膜)被各自作为保护膜的GaN膜、莫来石膜和钼膜中的一种保护，因此与没有保护膜的复合衬底相比，在外延生长功能半导体层时氧化物膜的劣化显著降低，这使得可维持大的有效区域，且因此可以以高收率获得具有优异特性的半导体器件。
[实施例4]
实施例4-1
参照图2和图3，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法生长具有300nm厚度的ATO(氧化锑锡)膜作为氧化物膜20。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.8%。在该具有保护膜的复合衬底2Q的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.2%。将结果总结于表4中。
实施例4-2
参照图2，以与实施例4-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的莫来石膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.8%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.2%。将结果总结于表4中。
实施例4-3
参照图2，以与实施例4-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的钼膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.8%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.2%。将结果总结于表4中。
比较例4
参照图2，以与实施例4-1类似的方式，获得图2(A)中所示的复合衬底1。由此获得的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为60.8%。在该复合衬底1的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为42.6%。将结果总结于表4中。
表4
从表4中明显可见，与比较例4的没有保护膜的复合衬底的光学透射率因外延生长功能半导体层而从60.8%显著降低为42.6%的事实相比，实施例4-1、4-2和4-3的具有保护膜的复合衬底的光学透射率即使通过外延生长功能半导体层也仅从57.8%变为57.2%，即，基本没有显示出降低。实施例4-1、4-2和4-3的具有保护膜的复合衬底以及比较例4的没有保护膜的复合衬底的光学透射率的这种降低起因于由外延生长功能半导体层时的ATO膜(氧化物膜)的热和腐蚀引起的劣化所造成的失透。即，已经发现，在具有保护膜的复合衬底中，ATO膜(氧化物膜)被各自作为保护膜的GaN膜、莫来石膜和钼膜中的一种保护，因此与没有保护膜的复合衬底相比，在外延生长功能半导体层时氧化物膜的劣化显著降低，这使得可维持大的有效区域，且因此可以以高收率获得具有优异特性的半导体器件。
[实施例5]
实施例5-1
参照图2和图3，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法生长具有300nm厚度的ZnO膜作为氧化物膜20。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.1%。在该具有保护膜的复合衬底2Q的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为56.5%。将结果总结于表5中。
实施例5-2
参照图2，以与实施例5-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的莫来石膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.1%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为56.5%。将结果总结于表5中。
实施例5-3
参照图2，以与实施例5-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的钼膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.1%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为56.5%。将结果总结于表5中。
比较例5
参照图2，以与实施例5-1类似的方式，获得图2(A)中所示的复合衬底1。由此获得的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为60.1%。在该复合衬底1的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为42.1%。将结果总结于表5中。
表5
从表5中明显可见，与比较例5的没有保护膜的复合衬底的光学透射率因外延生长功能半导体层而从60.1%显著降低为42.1%的事实相比，实施例5-1、5-2和5-3的具有保护膜的复合衬底的光学透射率即使通过外延生长功能半导体层也仅从57.1%变为56.5%，即，基本没有显示出降低。实施例5-1、5-2和5-3的具有保护膜的复合衬底以及比较例5的没有保护膜的复合衬底的光学透射率的这种降低起因于由外延生长功能半导体层时的ZnO膜(氧化物膜)的热和腐蚀引起的劣化所造成的失透。即，已经发现，在具有保护膜的复合衬底中，ZnO膜(氧化物膜)被各自作为保护膜的GaN膜、莫来石膜和钼膜中的一种保护，因此与没有保护膜的复合衬底相比，在外延生长功能半导体层时氧化物膜的劣化显著降低，这使得可维持大的有效区域，且因此可以以高收率获得具有优异特性的半导体器件。
[实施例6]
实施例6-1
参照图2和图3，以与实施例1-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法生长具有300nm厚度的Ga2O3膜作为氧化物膜20。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为54.7%。在该具有保护膜的复合衬底2Q的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为54.2%。将结果总结于表6中。
实施例6-2
参照图2，以与实施例6-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的莫来石膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为54.7%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为54.2%。将结果总结于表6中。
实施例6-3
参照图2，以与实施例6-1类似的方式获得图2(C)中所示的具有保护膜的复合衬底2Q，不同之处在于通过溅射法形成具有300μm厚度的钼膜作为保护膜40。由此获得的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为54.7%。在具有保护膜的复合衬底2Q的GaN层(半导体层30a)的主表面上，外延生长具有300nm厚度的GaN层(功能半导体层50)。其上外延生长有GaN层(功能半导体层50)的具有保护膜的复合衬底2Q对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为54.2%。将结果总结于表6中。
比较例6
参照图2，以与实施例6-1类似的方式，获得图2(A)中所示的复合衬底1。由此获得的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为57.6%。在该复合衬底1的GaN层(半导体层)的主表面上，以与实施例1-1类似的方式外延生长具有300nm厚度的GaN层(功能半导体层)。其上外延生长有GaN层(功能半导体层)的复合衬底1对于具有500nm波长的光的透射率以与实施例1-1类似的方式测量。所测得的透射率为51.8%。将结果总结于表6中。
表6
从表6中明显可见，与比较例6的没有保护膜的复合衬底的光学透射率因外延生长功能半导体层而从57.6%显著降低为51.8%的事实相比，实施例6-1、6-2和6-3的具有保护膜的复合衬底的光学透射率即使通过外延生长功能半导体层也仅从54.7%变为54.2%，即，基本没有显示出降低。实施例6-1、6-2和6-3的具有保护膜的复合衬底以及比较例6的没有保护膜的复合衬底的光学透射率的这种降低起因于由外延生长功能半导体层时的Ga2O3膜的热和腐蚀引起的劣化所造成的失透。即，已经发现，在具有保护膜的复合衬底中，Ga2O3膜被各自作为保护膜的GaN膜、莫来石膜和钼膜中的一种保护，因此与没有保护膜的复合衬底相比，在外延生长功能半导体层时氧化物膜的劣化显著降低，这使得可维持大的有效区域，且因此可以以高收率获得具有优异特性的半导体器件。
应理解，本文中公开的实施方式和实施例应被解释为以在所有方面都为例示性的方式而不是以限制性的方式给出。期望的是，本发明的范围由权利要求书限定，而不是由以上说明限定，且包括与权利要求书的含义和范围等价的所有修改和变化。
附图标记
1复合衬底；2P、2Q具有保护膜的复合衬底；3半导体器件；10支持衬底；20氧化物膜；20s、20t未被覆盖的部分；30半导体衬底；30a半导体层；30b残余半导体衬底；30i离子注入区域；40保护膜；50功能半导体层
Claims (5)
1.一种具有保护膜的复合衬底，包含：
支持衬底(10)；
布置在所述支持衬底(10)上的氧化物膜(20)；
布置在所述氧化物膜(20)上的半导体层(30a)；和
保护膜(40)，
所述保护膜(40)通过覆盖作为所述氧化物膜(20)的一部分且未被所述支持衬底(10)和所述半导体层(30a)覆盖的部分(20s、20t)来保护所述氧化物膜(20)。
2.根据权利要求1所述的具有保护膜的复合衬底，其中所述氧化物膜(20)是选自TiO2膜、SrTiO3膜、氧化铟锡膜、氧化锑锡膜、ZnO膜和Ga2O3膜中的至少一种。
3.根据权利要求2所述的具有保护膜的复合衬底，其中所述支持衬底(10)和所述半导体层(30a)中的至少一种由III族氮化物形成。
4.根据权利要求1所述的具有保护膜的复合衬底，其中所述支持衬底(10)和所述半导体层(30a)中的至少一种由III族氮化物形成。
5.一种制造半导体器件的方法，所述方法包括：
准备权利要求1中所述的具有保护膜的复合衬底(2Q)的步骤；和
在所述具有保护膜的复合衬底(2Q)的所述半导体层(30a)上外延生长至少一层功能半导体层(50)的步骤，所述至少一层功能半导体层(50)使得呈现半导体器件(3)的必要功能。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011029865 | 2011-02-15 | ||
| JP2011-029865 | 2011-02-15 | ||
| PCT/JP2012/053279 WO2012111616A1 (ja) | 2011-02-15 | 2012-02-13 | 保護膜付複合基板、および半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103155102A true CN103155102A (zh) | 2013-06-12 |
Family
ID=46672535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012800033555A Pending CN103155102A (zh) | 2011-02-15 | 2012-02-13 | 具有保护膜的复合衬底和制造半导体器件的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20130168693A1 (zh) |
| EP (1) | EP2677534A1 (zh) |
| JP (1) | JPWO2012111616A1 (zh) |
| KR (1) | KR20130141465A (zh) |
| CN (1) | CN103155102A (zh) |
| TW (1) | TW201241874A (zh) |
| WO (1) | WO2012111616A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP6385009B2 (ja) * | 2013-05-31 | 2018-09-05 | 日本碍子株式会社 | 酸化亜鉛自立基板及びその製造方法 |
| JP2016048712A (ja) * | 2014-08-27 | 2016-04-07 | 住友電気工業株式会社 | 半導体デバイスの製造方法 |
| JP2019012826A (ja) * | 2017-06-30 | 2019-01-24 | 国立研究開発法人物質・材料研究機構 | ガリウム窒化物半導体基板、ガリウム窒化物半導体装置、撮像素子およびそれらの製造方法 |
| JP6837032B2 (ja) * | 2018-05-30 | 2021-03-03 | 双葉電子工業株式会社 | 高分子基板の製造方法及び電子装置の製造方法 |
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-
2012
- 2012-02-13 US US13/820,599 patent/US20130168693A1/en not_active Abandoned
- 2012-02-13 EP EP12746625.8A patent/EP2677534A1/en not_active Withdrawn
- 2012-02-13 KR KR1020137007075A patent/KR20130141465A/ko not_active Application Discontinuation
- 2012-02-13 CN CN2012800033555A patent/CN103155102A/zh active Pending
- 2012-02-13 WO PCT/JP2012/053279 patent/WO2012111616A1/ja active Application Filing
- 2012-02-13 JP JP2012557953A patent/JPWO2012111616A1/ja active Pending
- 2012-02-15 TW TW101105047A patent/TW201241874A/zh unknown
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Also Published As
| Publication number | Publication date |
|---|---|
| EP2677534A1 (en) | 2013-12-25 |
| KR20130141465A (ko) | 2013-12-26 |
| JPWO2012111616A1 (ja) | 2014-07-07 |
| US20130168693A1 (en) | 2013-07-04 |
| WO2012111616A1 (ja) | 2012-08-23 |
| WO2012111616A9 (ja) | 2013-05-10 |
| TW201241874A (en) | 2012-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130612 |