KR100825532B1 - 에피택셜 성장층을 제조하는 방법 - Google Patents

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Abstract

본 발명은 에피택셜 성장층(6), 에피택시 지지기판(9,9')을 제조하는 방법 및 그 제조 방법에 관한 것이다. 이 방법은 a) 기판의 잔여부분(11)로부터의 얇은 지지 층(13)을 구별하는 취약 구역을 한정하기 위해서, 지지 기판(1) 내에 원자 종을 주입하는 단계; b) 상기 얇은 층(13)의 빈 표면(130) 위에 얇은 결정핵생성(nucleation) 층(23)을 이동시키는 단계; c) 상기 취약 구역을 따라서 상기 잔여부분(11)을 분리함, 그러나 한편으로 상기 잔여부분(11)에 접촉하고 있는 얇은 지지 층(13)은 유지시키는 단계; d) 상기 에피택셜 성장층(6)을 상기 결정핵생성 층(23) 상에서 에피택시에 의해 성장시키는 단계; 및 e) 얇은 지지 층(13)으로부터 잔여부분(11)을 제거하는 단계:로 구성된 단계들을 포함하는 것에 특징이 있다. 광학, 광전자공학, 또는 전자공학의 분야에서의 적용.

Description

에피택셜 성장층을 제조하는 방법{A METHOD OF FABRICATING AN EPITAXIALLY GROWN LAYER}
본 발명은 특히 광학, 광전자공학, 또는 전자공학의 분야에서 적용할 목적으로, 에피택셜 성장층, 즉 에피택시(epitaxy)에 의해 얻어진 층을 제조하는 방법에 관한 것이다.
어떤 물질들, 예를 들면 실리콘은, 위에서 언급한 분야에서 특히 흥미있는 특성들을 가지며, 당업자에게 잘 알려진 잉곳 인상 기술을 이용하여 다량 및 우수한 품질로 얻을 수 있다.
얻어진 잉곳은 그 후 즉시, 많은 공정 단계를 거친 후, 예를 들면, 집적 회로를 생산하는 데 사용되는 기판이 되는 웨이퍼로 슬라이스 된다.
비소화 갈륨(gallium arsenide), 질화 갈륨, 인화 인듐, 게르마늄, 또는 탄화 규소와 같은 기타 물질들 또한 흥미있다. 그러나, 그러한 물질들 모두가 높은 결정질의 잉곳 인상에 의해 얻어질 수 있는 것은 아니다. 게다가, 비용이 너무 높거나, 또는 방법이 실행하기에 너무 어렵기 때문에 그러한 잉곳들로부터 기판을 제조하는 것이 항상 가능한 것은 아니다.
그리하여, 예를 들면, 산업적인 규모로 질화 갈륨(GaN)을 제조하는 어떠한 방법도 현재는 존재하지 않는다.
문헌 "Bulk and homoepitaxial GaN growth and characterization" (Porowski-S, Journal of Crystal Growth, vol 189-190, June 1998, pp. 153-158)은 12 ~ 20kbar(12 ~ 20×108 파스칼(Pa))의 압력 및 1400 ~ 1700℃ 범위의 온도에서 액상에서 단결정성 GaN 잉곳을 성장시키는 방법을 기재하고 있다. 그러나, 그러한 조건들은 대량 생산 조건 하에서 실행하기 어렵다. 게다가, 그들은 단지 최대 18밀리미터(mm)의 직경으로 결정을 생산할 수 있다.
다른 연구 팀들은 또한 감압(2 bar(2×105 파스칼) 미만) 및 1000℃의 온도로 액상에서 잉곳을 성장시키는 방법에 대한 연구를 하였다. 얻어진 결정들의 직경은 크고, 50mm에 근접하였으나, 얻어진 결정질이 전술한 기술에 비해 우수하지 않았다.
결국, 문헌 "Growth and characterization of GaN single crystals" (Balka et al, Journal of Crystal Growth, vol 208, January 2000, p. 100-106)은 승화(sublimation)에 의한 단결정성 GaN의 성장을 기재하고 있다. 적용된 제조 조건들은 1 bar(105 파스칼) 미만의 압력 및 1000 ~ 1200 ℃의 온도이다. 얻어진 결정 품질은 매우 좋았으나, 결정 크기가 3mm이며, 이것은 구상하고 있는 적용에 명백히 불충분하다.
그래서, 시장은 현재, 우수한 품질과, 충분한 직경 및 합리적인 가격에서, 대량으로 단결정성 질화 갈륨을 제공하지 못한다.
선행 기술은 어떠한 특정한 물질들을 얻는 것에 대한 문제점을 극복하기 위해서, 에피택시 또는 헤테로에피택시에 의해 기판을 제조하기 위한 많은 시도들을 기재하고 있다.
에피택시는 부품들, 예를 들면 고전자이동도 트랜지스터(HEMTs), 다이오드, 또는 레이저를 생산하기 위해서, 박막 형태에서 다른 성질들을 가진 물질들을 결합시킬 수 있고, 그들의 특성들을 결합시킬 수 있다.
헤테로에피택시는, 에피택시에 의해 다른 결정학적인 성질의 지지체(support) 위로 원하는 물질을 침착하고, 그 후 공정의 잔여물(remainder)에 대해 가능하고 필요한 경우, 지지체를 제거함으로써 구성된다.
상기 기술의 주요한 결점은 지지체를 구성하고 또한 에피택시에 의해 침착된 물질이 일반적으로 다른 격자 파라미터 및 열 팽창 계수를 갖는다는 것이다.
지지체 및 에피택셜 층간의 격자 파라미터에서의 차이는 에피택셜하게 성장된 물질에서, 예를 들면, 전위(dislocation) 또는 적층 결함(stacking defect)과 같은, 많은 결정 결함을 낳게 한다.
그것에 추가하여, 에피택셜 성장은, 예를 들면 질화 갈륨을 금속 유기 화학 기상 증착(MOCVD)에 의해 에피택셜하게 성장시킬 때, 일반적으로 600℃ 이상 및 가능하게는 1000℃ ~ 1100℃의 고온에서 수행된다는 것이다. 그러한 이유로, 형성된 구조가 주위 온도까지 냉각됨에 따라, 얻어진 에피택셜층은 그것과 그 지지체간의 열팽창의 차이와 연관된 많은 잔류 응력과 스트레인(strain)이 발생한다.
그러한 결점을 극복하기 위해서, 지지체로 선택된 물질은 바람직하게는 에피택셜하게 성장될 물질들과 매우 비슷한 결정 구조 및 열 팽창 계수를 갖는다. 한 예로 갈륨 및 비소화 인듐, 또는 갈륨 및 비소화 알루미늄이 비소화 갈륨 지지체 상에서 부품들을 생산하는데 충분한 결정질로 에피택셜하게 성장될 수 있다.
그러나, 다른 물질들이 기판의 형태에서 항상 적합한 지지체를 갖는 것은 아니다. 이것은 특히 질화 갈륨 또는 입방(cubic) 탄화 규소와 같은 물질들의 경우이다.
현재까지, 활성층으로서 상기 두 물질들 중 하나를 가지는 부품들은 헤테로에피택시에 의해 성장되어왔다.
그러므로, 질화 갈륨에 대해서, 고주파 동력 부품들뿐만 아니라, 청색, 보라색, 자외선에서 방출하는 발광 소자(LED) 및 레이저는 지지체로서 사파이어, 6방정계 탄화 규소, 또는 실리콘을 이용하여 생산되어 왔다.
탄화 규소에 대해서, 그 입방(cubic) 결정 구조에서 기판의 형태에서는 불가능한 것이지만, 미세 전기기계 부품들(MEMS) 또는 파워 트랜지스터들은 탄화 규소를 에피택시에 의해 실리콘 기판 위로 침착함으로써 생산되어 오고 있다.
그러나, 얻어지는 부품들의 질을 더욱 개선하기 위해서, 그것에 침착되는 에피택셜하게 성장하는 층과 동일한 성질의 벌크(bulk) 질화 갈륨 또는 입방 탄화 규소 기판을 제조하는 것이 바람직하다.
과거에 행해졌던 시도들은 결국 모두 일정한 수의 단점이 있는 제품들이 되었다.
한 예로, 하나의 중간체 루트는 그것을 지지하는 기판만큼 두꺼운, 에피택셜하게 성장된 필름을 제조하기 위해 "고 성장률 에피택시(high growth rate epitaxy)" 라 불리는 기술을 이용하여 이루어진다. 그러한 지지 기판은 그 후 제거되고, 두꺼운 에피택셜하게 성장된 필름만이 남게 되며, 그것은 차례로 종래의 에피택시에 대한 기판이 되었다. 그러한 유형의 방법들이 질화 갈륨 및 탄화 규소를 생산하는 데에 존재하고 있으나, 상이한 결정학상 성질의 원래의 지지 기판의 영향 때문에 얻어진 기판들의 품질은 일반적으로 중간 정도이다.
그러므로, 일반적으로, 실리콘 상에서 입방 탄화 규소를 에피택셜 성장시킨 경우에 큰 잔류 응력이 발견된다. 그러한 응력들은 일반적으로 일단 원래의 실리콘 지지 기판이 제거되면 에피택셜하게 성장된 탄화 규소의 매우 상당한 뒤틀림을 가져온다. 그러한 뒤틀림은 모든 후속의 형성 단계에 대해서 그것을 사용할 수 없게 만든다.
유사하게, 얻어진 질화 갈륨에 대해서, 지지 기판의 영향은 그 온도가 하강함에 따라, 특히 에피택셜하게 성장된 필름이 일정한 임계 두께를 초과할 때, 매우 많은 수의 전위(dislocation)의 발생 및 에피택셜하게 성장된 필름의 크래킹(cracking)에 의해 나타난다.
미합중국 특허 제 6 146 457호에는 에피택셜하게 성장된 두꺼운 층으로부터 원래의 지지 기판을 분리하는 구동력으로서, 에피택시에 이어서 온도가 하강할 때 나타나는 응력을 이용하는 추가적인 방법을 기재하고 있다. 그 결과는 지지 기판과 에피택셜하게 성장된 두꺼운 층 사이에 "취약(weak)" 층이라 불리는 층을 삽입하여 시스템 응력이 증가할 때, 취약 층이 파괴되도록 함에 의해 얻어지고, 그에 따라 두꺼운 에피택셜 층으로부터 지지체의 조절된 분리를 확실하게 한다. 그러나, 그 분리 기술은 큰 시료를 가지고 조절하기는 어렵다. 게다가, 그것은 에피택셜 성장을 시작할 때 또는 에피택셜 성장 중에, 특별한 층을 삽입하는 것과 관련되어 있으며, 그러한 것은 그 에피택셜 성장층의 결정학적인 품질에 해로울 수 있다.
또한, 문헌 "Physical properties of bulk GaN crystals grown by HVPE"(Melnik et al, MRS Internet Journal of Nitride Semiconductor Research, vol 2, art 39)는 질화 갈륨(GaN) 단결정을 HVPE에 의해 단결정성 탄화 규소(SiC) 기판 상에서 성장시키고, 반응성 이온 에칭(RIE) 기술을 이용하여 그 기판을 제거하는 방법을 기재하고 있다. 그러나, 상기 SiC 기판은 화학적으로 매우 활성이 없기 때문에 제거하는데 오랜 시간이 걸린다.
결국, 문헌 "Large free-standing GaN substrates by hydride vapor phase epitaxy and laser induced lift-off"(Kelly et al, Jpn J Appl Phys, vol 38, 1999)는 사파이어 기판 상에서 수증기상 에피택시(HVPE)에 의해 GaN을 성장시키고, 그 후 레이저 유도 리프트-오프(laser-induced lift-off)에 의해 상기 기판을 제거하는 방법을 기재하고 있다. 상기 기술은 질화 갈륨에 의해서만 흡수되고, 사파이어에는 흡수되지 않는 파장의 레이저를 이용하는 것에 근거하고 있다. 레이저로 결과 구조를 스캐닝하는 것은 두 개의 물질들이 레이저 통과 후 GaN의 특성의 부분적 변형에 의해 분리되는 것을 보증한다.
그러나, 상기 리프트-오프 기술은 레이저 빔 스캐닝에 오랜 시간이 걸리기 때문에, 넓은 영역에 처리할 때 실행하기 어렵다. 사파이어 기판을 기계적 연마(mechanical polishing)에 의해 제거하는 것 또한 가능하지만, 그 방법 또한 오래 걸리며 또한, 기판을 인상시킬 때, 존재하는 응력의 방출에 의해 질화 갈륨 층을 파괴할 위험이 있다.
본 발명은 위에서 인용한 종래 기술의 불리한 점을 극복하고, 그 에피택시 지지체로부터 쉽게 분리될 수 있는 우수한 결정학적인 품질의 에피택셜 성장층을 제조하는 방법을 제공하는 것을 목적으로 한다.
더욱 상세하게는, 본 발명은 이전에는 헤테로에피택시에 의해서만 얻을 수 있었던 모든 물질들, 특히 와이드밴드갭 물질들에 적용 가능하다.
본 발명은 또한 에피택시 지지 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 위해, 본 발명은 특히 광학, 광전자공학, 또는 전자공학의 분야에서의 적용을 위한 에피택셜하게 제조된 층을 제조하는 방법을 제공한다.
상기 방법은 아래와 같이 구성된 다음의 단계들을 포함하는 것을 특징으로 한다:
a) "지지 기판" 이라고 불리는 제 1 기판 내에 원자 종(atomic species)을 주입하여 그 안에 "얇은 지지 층" 이라고 불리는 얇은 층을 상기 기판의 잔여부분으로부터 구별하는 취약 구역(zone of weakness)을 한정하는 단계;
b) 상기 얇은 지지층의 빈 표면 위에, 둘 사이의 결합 인터페이스를 실행함에 의해, 상기 에피택셜 성장층의 후속 에피택셜 성장에 적당한 성질의 얇은 결정핵생성(nucleation) 층을 이동시키는 단계;
c) 상기 얇은 지지층이 상기 잔여부분에 접촉되는 것을 유지하면서, 대응하는 취약 구역을 따라서, 지지 기판의 잔여부분을 분리하는 단계;
d) 상기 에피택셜 성장층을 상기 결정핵생성 층 상에서 에피택시에 의해 성장시키는 단계;및
e) 얇은 지지 층으로부터 지지 기판의 잔여부분을 제거하는 단계.
상기 방법은 원하는 물질의 에피택셜 성장의 시작 전에 결정핵생성 층이 그 지지체로부터 분리되게 하는 것을 가능하게 하고, 그래서 후속의 에피택셜 성장 중 지지 기판의 영향을 최소화하는 것을 가능하게 한다.
게다가, 상기 방법은 지지 기판을 제거하는 문제를 극복한다; 그러한 단계는, 종래 기술의 분석에서 언급한 것과 같이 실행하기 어려운 것이다. 한 예로, 사파이어 또는 탄화 규소와 같은 단단한 물질을 제거하는 것은 종래의 래핑(lapping)이나, 화학적 또는 이온 에칭 기술을 이용하는 것으로는 시간이 오래 걸리고 어려웠다.
본 발명의 방법은 또한 독립적으로 또는 결합하여, 다음의 유익하고 비-제한적인 특성들을 소개한다:
본 발명의 제1 실시 형태에 따르면, 얇은 결정핵생성 층을 이동시키는 단계 b)는 아래와 같이 수행된다:
- "결정핵생성 기판"이라고 불리는 제2 기판 내에 원자 종을 주입하여 그 안에 상기 기판의 잔여부분으로부터 상기 얇은 결정핵생성 층을 구별하는 취약 구역을 한정하고, 이어서
- 두 기판을 서로 결합시켜서(bonding two substrate one against the other), 그들 각각의 얇은 지지체 및 결정핵생성 층이 서로 마주보도록 위치시키고, 또한
- 대응하는 취약 구역을 따라서 결정핵생성 기판의 잔여부분을 분리하고,
두 주입(implantation)에 대한 파라미터는, 상기 지지 기판 및 상기 결정핵생성 기판을 구성하는 물질들의 쌍의 성질과 결합되었을 때, 후속의 취약 구역을 따라 잔여부분의 분리를 수행하는데 제공되는 에너지 버짓(energy budget)이, 상기 분리에 선행하는 모든 단계들 동안 제공되는 누적된 에너지 버짓보다 크도록 선택된다.
바람직하게는, 두 주입에 대한 파라미터는, 상기 지지 기판 및 상기 결정핵생성 기판을 구성하는 물질들의 쌍의 성질과 결합되었을 때, 후속의 취약 구역을 따라 잔여부분의 분리를 수행하는데 제공되는 열 버짓(thermal budget)이, 상기 분리에 선행하는 모든 단계들 동안 제공되는 누적된 열 버짓보다 크도록 선택되며, 분리 단계는 가열에 의해 수행된다.
바람직하게는, 결정핵생성 기판의 잔여부분 또는 지지 기판의 잔여부분은 기계적, 광학적 및/또는 화학적 기원의 추가적인 에너지의 적용에 의해 분리된다.
본 발명의 제2 실시 형태에 따르면, 얇은 결정핵생성 층을 이동시키는 단계 b)는 아래와 같이 수행된다:
- "결정핵생성 기판" 이라고 불리는, 제 2 기판을 상기 얇은 지지 층 상에 결합시키고,
- 상기 얇은 결정핵생성 층을 얻기 위해 래핑 및/또는 화학적 에칭 및/또는 이온 에칭에 의해 그 뒷면으로부터 상기 기판의 두께를 감소시킴.
바람직하게는, 두 얇은 기판 및 결정핵생성 층의 결합은, 예로 들면, 산화 규소, 질화 규소, 및 산질화(oxynitride) 규소와 같은 유전체 물질로 이루어진, 적어도 하나의 결합 물질의 중간층(intermediate layer)에 의해 수행한다.
두 개의 얇은 지지체 및 결정핵생성 층들의 결합은, 서로 직접, 또는 적어도 하나의 결합 물질의 중간층의 존재 하에, 분자 결합에 의해 수행될 수 있다.
바람직하게는, 단계 d) 전에, 상기 방법은 상기 얇은 결정핵생성 층 상에 미세한 결정핵생성 층을 형성하기 위해서 에피택셜 성장층을 에피택셜하게 성장시킨다.
상기 미세한 결정핵생성 층은 금속 유기 화학 기상 증착(MOCVD)에 의해, 수소화물 증기상 에피택시(VHPE)에 의해, 분자 빔 에피택시(MBE)에 의해, 음극 스퍼터링 침착(cathod sputtering deposition)에 의해, 에피택셜 측면 과도 성장(ELOG) 또는 펜데오-에피택시(pendeo-epitaxy)에 의해 제조될 수 있다.
바람직하게는, 상기 방법은 에피택셜 성장층과 함께 일체로(integral) 남아있는 얇은 지지 층, 얇은 결정핵생성 층, 및 존재하는 경우 유전체 물질의 층 또는 층들을 제거하는 추가적인 단계를 포함한다.
에피택셜 성장층은 와이드밴드갭(WBG, wide band gap) 반도체 물질, 예를 들면 질화 갈륨 또는 입방 탄화 규소(cubic silicon carbide)로부터 제조될 수 있다.
에피택셜 성장층은 자기-지지 층(self-support layer)을 구성하기 위한 충분한 두께일 수 있다.
본 발명의 특별한 실시 형태에 따르면, 단계 d)의 마지막에서 얻어진 에피택셜 성장층의 두께는 자기-지지가 되기에 불충분하며, 또한 단계 e)의 마지막에서, 수용(acceptor)기판 상으로 이동된 얇은 에피택셜 층을 얻기 위해, 상기 방법은 d) 단계 및 e) 단계 사이에서 수행되는 다음의 추가적인 단계들을 포함하며 아래와 같이 구성된다:
- 상기 얇은 에피택셜 층 위로 제 1 금속 층을, 그리고 "수용(acceptor) 기판" 이라 불리는 제3 기판 위로 제2 금속 층을 적용하는 단계,
- 금속의 두 층들을 서로 접촉시켜서 놓고 그들을 함께 결합시키는 단계.
본 발명은 또한 특히 광학, 광전자공학의 분야에서 적용할 에피택셜 성장층의 제조에 사용할 목적의 에피택시 지지 기판을 제조하는 방법을 제공한다.
본 발명에 따르면, 이러한 방법은 아래와 같이 이루어진 다음의 단계들을 포함한다.
ⅰ) "지지 기판"이라고 불리는 제1 기판 내에 원자 종을 주입하여 그 안에 상기 기판의 잔여부분으로부터 "얇은 지지 층"이라고 불리는 얇은 층을 구별하는, 그리고 상기 얇은 필름 및 상기 잔여부분은 그것을 따라 분리 가능한, 취약 구역을 한정하는 단계;
ⅱ) 상기 에피택시 지지 기판을 얻기 위해, 상기 얇은 지지층의 빈 표면상으로, 상기 에피택셜 성장층의 후속 에피택셜 성장에 적당한 성질의 얇은 결정핵생성 층을 이동시키는 단계로서, 이는 둘 사이의 결합 인터페이스를 실행함에 의해 수행되는 것인 단계.
바람직하게는, 얇은 결정핵생성 층을 이동시키는 단계 ⅱ)는 전술한 에피택셜 성장층의 제조 방법의 단계 b)와 같이 수행된다.
바람직하게는, 두 개의 얇은 지지층 및 결정핵생성 층들의 결합은 전술한 바와 같이 수행된다.
결국, 본 발명은 특히 전술한 분야에 적용할 에피택셜 성장층의 제조에 사용할 목적의 에피택시 지지 기판을 또한 제공한다.
상기 기판은 최소한 다음을 포함한다:
- 상기 기판의 잔여부분으로부터의 "얇은 지지 층"이라 불리는 얇은 층을 구별하는 취약 구역을 포함하는, "지지 기판"이라 불리는 제 1 기판 및
- 상기 에피택셜 성장층 후속의 에피택셜한 성장에 적합한 성질의 얇은 결정핵생성 층, 상기 결정핵생성 층은 상기 지지 필름에 직접 또는 유전체 물질과 같은, 적어도 하나의 결합 물질의 중간층에 의해 결합됨.
본 발명의 다른 특성들 및 이점은 가능한 실시형태들의 비-제한적인 예시들을 제공하는 첨부한 도면과 관련한 이하의 상세한 설명으로부터 명백한 것이다.
도면에서:
도 1 내지 도 9는 본 발명의 방법의 제1 실시형태의 상이한 연속적인 단계들을 나타내는 도면이고, 또한
도 10 내지 도 14는 방법의 제2 실시형태의 상이한 연속적인 단계들을 나타내는 도면이다.
단순화를 위해, 도면들에서 도시한 다른 층들은 특별히 그들의 상대적인 두께를 고려한 비율에 따라 도시되지 않았음을 주목해야 한다.
본 발명의 방법은 "지지 기판" 이라고 불리는 제 1 기판 및 "결정핵생성 기판"이라고 불리는 제 2 기판을 사용한다.
지지기판(1)은 후속해서 결정핵생성 기판(2)과 접촉하게 할 목적의 "앞면"이라 불리는 면(130)과 "뒷면"이라고 불리는 반대 면(110)을 가진다.
유사하게, 결정핵생성 기판(2)은 앞면(230) 및 반대의 뒤면(210)을 가진다.
지지기판(1)을 구성하는 물질은 심지어 1300℃ 내지 1400℃ 에 달하는 고온에서도 우수한 기계적 강도를 가질 수 있도록 선택된다. 바람직하게는, 현재 상업적으로 입수 가능한 벌크(bulk) 기판들이 사용된다.
단순히 실례로써, 실리콘, 사파이어, 다결정성 탄화 규소, 6H 또는 4H 단결정성 탄화 규소, 질화 갈륨(GaN), 질화 알루미늄(AlN), 및 산화 아연(ZnO)을 예시할 수 있다.
결정핵생성 기판(2)은 그 성질과 격자 파라미터가 얻어질 예정인 도면부호 6 또는 6'(도면 7 내지 9 및 도면 10 내지 14 참조)의 에피택셜하게 성장된 물질의 이후의 층에 후속의 에피택셜 성장을 허용할 수 있는 것으로 선택된다.
예를 들면, 결정핵생성 기판(2)은 질화 갈륨(GaN), 실리콘(Si), 탄화 규소(SiC), 사파이어, 다이아몬드, 비소화 갈륨(AsGa), 또는 질화 알루미늄(AlN)과 같은 반도체 물질이 될 수 있다. 그러나, 상기에 한정되는 것은 아니다.
질화 갈륨의 에피택셜 성장층이 형성되는 때, 상기 결정핵생성 기판(2)은 바람직하게는 (111)실리콘, 탄화 규소(SiC), 사파이어, 또는 질화 갈륨(GaN)에서 선택되며, 에피택셜 층이 입방 탄화 규소로부터 형성될 때, 결정핵생성 기판(2)은 바람직하게는 (001)실리콘(Si), 또는 탄화 규소이다.
두 기판 1 및 2는 동일하거나 다른 것일 수 있다.
이어서 지지 기판(1) 및 결정핵생성 기판(2)에 원자 종들을 주입하는 작업이, 바람직하게는 각각의 앞면 130 및 230상에서, 수행된다.
용어 "원자 종 주입(atomic species implantation)"은 충격(bombardment) 표면, 이 경우에서는 표면(130 또는 230), 에 대해 결정되는 깊이에 위치하는 상기 종의 최대 농도로 상기 종을 물질 안으로 도입시킬 수 있는 어떠한 원자, 분자, 또는 이온의 종들의 충격이라도 의미하는 것이다. 분자 또는 이온 원자 종은 또한 거의 최대로 분배된 에너지와 함께 물질 안으로 도입된다.
원자 종 주입은, 예를 들면, 이온 빔 주입기(ion beam implanter) 또는 플라즈마 투입 주입기(plasma immersion implanter)를 이용하여 수행될 수 있다.
바람직하게는, 상기 주입은 이온 충격(ion bombardment)에 의해 수행된다. 바람직하게는, 주입된 원자 종은 수소이다. 희박 가스(예를 들면 헬륨)와 같은, 다른 이온 종들이 단독 또는 수소와 결합하여 바람직하게 이용될 수도 있다.
이러한 것은 등록된 상표 "Smart Cut"으로 알려진 방법에 관한 문헌을 참조할 수 있다.
상기 주입은 평균 이온 투과 깊이에서 벌크(bulk) 지지 기판(1)에 취약 구역(12)을 만든다. 그것은 기판(1)을 두 부분, 즉 아래에서 "얇은 지지 층"이라 불리는 얇은 층(13) 및 상기 기판의 잔여부분(11)으로 분리한다.
얇은 층(13)은 취약 구역(12) 및 그 앞면(130) 사이에 존재한다.
유사한 방법으로, 주입에 이어서, 결정핵생성 기판(2)은 취약 구역(22), 얇은 결정핵생성 층(23), 및 잔여부분(21)을 갖는다.
선택적으로, 도 1에 도시하지는 않았지만, 기판(1)의 앞층(130) 상 및/또는 기판(2)의 앞면(230) 상에 보호 물질의 층을 형성하는 것이 가능하다.
그러한 보호 층들이 존재할 때, 원자 종 주입은 그들을 통해서, 특히 그들 각각의 빈 상부 면에 주입됨에 의해 수행될 수 있다. 상기 층들은 마스크로 작용하고, 그래서 주입되는 동안 기판 (1) 및 (2)를 보호할 수 있는 희생 층들(sacrificial layers)이 될 수 있다. 그리하여 그들은 상기 주입 후 제거될 수 있다.
두 원자 종 주입에 대한 파라미터들, 즉 투여량 및 주입 에너지는, 아래에 주어지는 상세한 기준의 함수로서 선택된다.
도 2에 도시된 바와 같이, 지지 기판(1)은 결정핵생성 기판(2) 상에 그들 각 각의 얇은 층 13 및 23이 서로 마주보며 위치하도록 결합된다.
바람직하게는, 결합은 분자 결합에 의해 수행된다. 그러한 결합 기술들은 당업자에게 공지이며, 예를 들면, Gosele의 성과인, "Semiconductor wafer bonding"(Science and Technology, Q.Y.Tong, U. Gosele, Wiley Interscience publications"에 기재되어 있다.
지지 기판(1)의 앞면(130)과 지지 기판(2)의 앞면(230)의 결합 인터페이스(bonding interface)는 참조 번호(4)에 의해 표시된다.
그러나, 기판(1)의 앞층(130) 및/또는 기판(2)의 앞면(230) 상에 형성된 적어도 하나의 중간 결합 층에 의해 얇은 층들 (13) 및 (23) 간의 결합을 수행하는 것 또한 가능하다. 상기 층들은, 예를 들면, 주입하는 동안 보호할 용도의 전술한 층들 또는 "결합 부스팅 층(bonding boosting layers)"이라 불리는 특별한 층들이 될 수 있으며, 도면 부호 31 및 32에 의해 표시된다. 결합 인터페이스(4)는 이때 물질(31)의 층의 윗면(310) 및 물질(32)의 층들의 윗면(320) 사이에서의 인터페이스이다.
예를 들면, 상기 물질(31 및 32)의 층들은 무정형 또는 다결정성 실리콘 또는 알루미나(Al2O3)로부터 형성될 수 있다.
바람직하게는, 상기 결합 부스팅 층(31 및 32)은, 예를 들면, 산화 규소(SiO2), 질화 규소(Si3N4), 또는 산질화 규소(SixOyN)로부터 선택된 유전체 물질의 층들이 될 수 있다. 그들은 성질이 동일하거나, 상이할 수 있으며, 또한 수십 나노 미터 내지 약 1 마이크로미터(1μm) 범위의 두께를 가진다.
상기 층들(31 및 32)은, 예를 들면, 프라즈마 강화 화학 기상 증착(PECVD), 또는 기판이 실리콘 또는 단결정성 탄화 규소로부터 형성되었을 때는 기판의 산화에 의해 얻는다.
두 접촉면들은 적당한 표면 제조 후, 예를 들면 당업자들에게 잘 알려진 바와 같이, 공지의 SC1 또는 SC2 유형의 화학제품에서의 세척에 의하거나, 화학-기계 연마(chemico-mechanical polishing)에 의하거나, 또는 하나 또는 양 접촉 면들의 프라즈마나 자외선-오존 활성화에 의해 결합된다. 자외선-오존 활성화는, 자외선 조사가 환경과 상호작용을 하고, 그 후 표면을 활성화할 수 있는 오존을 발생시킬 수 있도록, 기체 환경에서 자외선 조사에 노출시키는 것이다. 이러한 다양한 방법들이 결합될 수 있다.
축약어 "SC"는 "표준 세척(standard clean)" 에 대응하는 것이다. 세척 제품 SC1은 액체 암모니아, 과산화수소, 및 물에 기초한 것이고, SC2는 염산, 과산화수소, 및 물에 기초한 것이다.
결합은 또한 열적 어닐링(thermal annealing)에 의해 강화될 수 있다. 이러한 어닐링은 취약 구역(12 및 22)에 대한 영향이 없고, 또한 이 단계에서 상기 영역을 따라 분리를 일으키지 않도록 적용된다.
상기 처리의 목적은 결합 인터페이스(4)에서 강한 결합을 얻고, 상기 결합 인터페이스 (4)의 면과 평행한 면에 취약 구역 (12) 및 (22)의 구역에서 형성되는 결점의 성장을 유지하는 "보강(stiffening)"효과를 제공하기 위한 것이다.
도 3에 도시한 결정핵생성 기판(2)의 잔여부분(21)은 그 후 기계적, 열적, 광학적 및/또는 화학적 기원의 에너지를 제공함으로써 분리될 수 있다.
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이러한 점에 관해서, 두 개의 전술한 원자 종 주입 단계는, 지지 기판(1) 및 결정핵생성 기판(2)을 구성하는 물질들의 쌍의 성질과 결합되었을 때, 후속의 취약 구역(12)을 따라 잔여부분(11)의 분리를 수행하는데 제공되는 에너지 버짓이, 분리에 선행하는 모든 단계들 동안 제공된 누적된 에너지 버짓보다 크도록 선택된 투여량 및 주입 에너지 파라미터들로 수행된다는 점에 주목해야 한다.
바람직하게는, 상기 파라미터들은, 취약 구역(12)을 따라 잔여부분(11)의 분리를 수행하는데 제공되는 열 버짓이, 상기 분리에 선행하는 모든 단계들 동안 제공된 누적된 열 버짓보다 클 수 있도록 선택되며, 잔여부분(11) 및 잔여부분(21)을 분리하는 단계는 가열에 의해 수행된다.
또한, 결합 인터페이스(4)의 힘은 결합파괴(unbonding) 없이 상기 두 개의 분리를 견디는데 충분하다는 것을 주목하여야 한다.
열적인 기원의 에너지는 적당한 열적 공급을 적용함에 의해, 예를 들면 주어진 시간동안 도 2에 도시한 층들의 스택(stack)을 가열함으로써 제공될 수 있다.
기계적인 기원의 에너지는, 예를 들면 결정핵생성 기판(2)의 잔여부분(21)에 휨(bending) 및/또는 인장(tensile) 응력을 가하거나, 또는 블레이드(blade)나 유체(액체 또는 기체)의 분사를, 예를 들면, 취약 구역(22)에 도입함에 의해 제공될 수 있다. 전단력이나 초음파 힘 또한 적용될 수 있다.
기계적인 응력은 또한 전기적 기원(정전기 또는 전자기장의 적용)의 에너지의 제공으로부터 유래한 것일 수 있다. 그들은 또한 전자기장, 잔자 빔, 열전기 가열, 극저온 유체, 과냉각 액체 등을 적용함에 의해 유도된 열에너지로부터 유래한 것일 수 있다. 그들은 또한 취약 구역에 레이저 빔을 적용하고, 물질에 의해 빛을 흡수하고, 이어서 취약 구역을 따라 분리를 발생시키기에 충분한 에너지를 공급하는 것을 포함하는 광학적 기원일 수 있다.
화학적 기원의 에너지는 화학 제품 중에서 에칭하는 것에 의해 제공될 수 있다.
바람직하게는, 도 4에 도시한 것과 같이, 잔여부분(21)을 제거하는 단계 이후에 관찰된 그 잔류 거칠기를 제한하기 위해서, 층(23)의 빈 표면(231)의 표면의 품질을 개선시키는 것이 가능하다. 이것은 그 방법의 후속의 단계, 특히 에피택셜한 성장에 의한 층의 침착의 성공을 보증하는 데 유용한 것으로 입증되었다.
상기 거칠기에서의 감소는 화학-기계 연마, 환원에 이은 열 산화(예를 들면, 염산에서), 플라즈마 에칭, 또는 이온 빔이나 이온 클러스터 평활(smoothing)과 같은 여러 방법들에 의해 달성될 수 있다.
결정핵생성 층(23)이 실리콘이고 그 위에 입방 탄화 규소가 에피택시에 의해 침착되는 특별한 경우, 유럽 특허 EP-A-1 288 346에 기재된 방법을 이용하여 빈 표면(231)을 제조하는 것 또한 가능하다.
얇은 층(13 및 23)은 10 나노미터(10nm)에서 약 10 마이크로미터(10μm) 의 두께 수준이며, 바람직하게는 수십 나노미터 내지 1.5 마이크로미터(1.5μm)의 범위에 있다.
바람직한 방법에서, 두 얇은 층(13 및 23) 중의 어느 하나는 다른 한 층보다 훨씬, 즉 다른 층보다 5 내지 20배 더 두꺼워서, 도 4에 도시한 바와 같이 층들의 스택 안에 잔류 응력이 존재하지 않기 때문에 빈 표면(231)은 가능한 한 편평하다.
상기 층들의 스택은 도면 부호 9의 에피택시 지지 기판을 구성한다.
도 5에 도시한 단계는 선택적이다.
상기 단계는 도면부호 9'의 에피택시 지지 기판을 얻기 위해, 에피택시에 의해 얇은 결정핵생성 층(23) 상에 미세한 결정핵생성 층(5)을 형성하는 것을 포함한다.
상기 언급된 두 개의 에피택시 지지 기판들 (9) 및 (9')은, 기판 (1)에 수행되는 주입이 상기 핵생성층(23)의 이송 전에 수행되어서, 상기 이송 후에 수행된 것에 비해 상기 얇은 지지층 (13)이 더 두꺼울 수 있다는 점에서 바람직하다.
상기 층(5)은 에피택셜 성장층을 생성하기 위해 후속으로 이용된 것과 동일한 물질로부터 생성될 수 있다. 그것은 그 후 호모에피택시를 위한 종자(seed)로서의 역할을 하며, 이러한 층의 결정학적인 품질을 개선시킨다.
상기 미세한 층(5)은 또한 결정핵생성 층(23) 및 후속에서 에피택시에 의해 침착될 층(6) 사이에 존재하는 팽창 계수 및 격자 파라미터들에 있어서의 차이점을 보충하는데 사용될 수 있다.
예를 들면, 특히 GaN에 있어서, 상기 미세한 층(5)은 금속 유기 화학 기상 증착(MOCVD)에 의해 또는 분자 빔 에피택시(MBE)에 의해 에피택셜하게 성장될 수 있다.
미세한 결정핵생성 층(5)은 또한 수소화물 증기상 에피택시(HVPE)에 의해, 또는 스퍼터링(sputtering)에 의해 얻을 수 있다.
에피택셜 측면 과도 성장(ELOG) 기술, 또는 미세한 층(5)의 증착 전에 모티프들(motifs)이 얇은 결정핵생성 층(23)으로 에칭되는 "펜데오에피택시(pendeoepitaxy)"로 알려진 기술을 이용하는 것 또한 가능하다. 이러한 기술들의 설명을 위해서, Morgan et al.에 의한 문헌 "Evaluation of GaN growth improvement techniques"(Materials Science and Engineering B90(2002), 201-205)을 참조할 수 있다.
상기 기술들의 목록이 전부인 것은 아니다.
미세한 결정핵생성 층(5)을 생산하는데 이용되는 물질은 또한 결정핵생성 층(23) 및 이후의 에피택셜 성장층(6)에 이용되는 물질과 상이할 수 있다.
선택된 변형들과는 무관하게, 즉, 미세한 결정핵생성 층이 침착되었거나 또는 침착되지 않았던지 간에, 취약 구역(12)을 따라서 잔여부분(11)의 분리를 일으키는데 충분한 에너지가 층들의 스택에 공급된다. (도 6 참조)
결정핵생성 층(5)을 포함하는 특별한 변형에서는, 이러한 공급된 에너지는 취약 구역(22)에서의 분리하는 동안 및 미세한 결정핵생성 층(5)의 에피택시 동안에 적용된 누적된 에너지 버짓보다 더 크다.
결정핵생성 층(5)이 없는 변형에서는, 상기 공급된 에너지가 결정핵생성 기판의 취약 구역(22)을 따라 분리를 수행하기 위해 공급된 것보다 더 큰 것이 충분하다.
상기 분리는 전술한 취약 구역(22)를 따라서 분리하는 기술들을 이용하여 수행된다.
분리는 지지 기판(1)의 잔여부분(11)로부터 도면부호 7'로 일반적으로 나타낸, 얇은 지지 층(13), 얇은 결정핵생성 층(23), 미세한 결정핵생성 층(5) 및, 만약 존재할 경우, 분자 결합 부스팅 층(31 및 32)을 포함하는 다층 구조물을 단리하는 것이다. 미세한 결정핵생성 층(5)이 존재하지 않을 때, 도 6에서 볼 수 있는 바와 같이, 다층 구조물은 일반적으로 도면부호 7로 나타낸다.
그러나, 분리는 구조(7 또는 7')로부터, 및 특히 지지 층(13)으로부터, 지지기판(1)의 잔여부분(11)을 제거하지 않고 수행된다. 다시 말해, 얇은지지 층(13)은 잔여부분(11)에 부착되어 남아있다. 두 층들(11 및 13)은 그들의 서로 마주보는 면들(각각, 111 및 131)이 매우 거칠어서 전체 구조가 제자리에 유지되도록 충분한 마찰을 부여하기 때문에 "연결되어" 유지된다.
게다가, 지지 기판(1)의 다층 구조들(7 또는 7') 및 잔여부분(11)은 예를 들면, 클립(clip)에 의해 서로에 대해 유지된다.
추가적인 변형에서, 층들(7 또는 7') 및 11의 스택은 또한 에피택셜 반응기안에 위치할 수 있고, 또한 분리는 그 후 수행되나, 서셉터(susceptor) (또는 지지체)는 상기에서 설명한 바와 같이 얇은 층(13) 및 잔여부분(11)을 서로 부착되게 유지한다. 이 목적으로, 예를 들면, 상기 서셉터는 기판과 동일한 형상을 갖는 공동(cavity) 또는 클립을 포함할 수 있다.
상기 기판(7)은 수백 나노미터 내지 약 수십 미크론의 두께이며; 구조(7')는 200나노미터(200nm) 내지 100마이크로미터(㎛) 두께이며; 미세한 결정핵생성 층(5)은 기판(7)의 두께에 비해 2 내지 10배 더 두껍다. 이런 두께의 범위는 다층 구조들(7 또는 7')이 도 7에서 에피택시가 반복되는 후속의 단계 중에 기계적으로 안정하다는 것을 의미한다.
도 7에 도시한 바와 같이, 나중에 얻어질 에피택셜 성장층(6)을 형성할 목적의 물질이, 존재할 경우, 결정핵생성 층(23)의 빈 표면(231)상 또는 미세한 결정핵생성 층(5)의 상부 빈 면(50) 상에 침착된다.
에피택셜 성장층은 에피택시에 의해 침착될 수 있는 어떠한 물질로도 구성될 수 있으며, 예를 들면 바람직하게는 와이드밴드갭(WBG, wide band gap) 반도체 물질들, 특히 질화 갈륨 또는 입방 탄화 규소로 구성될 수 있다.
제1의 변형에서, 침착은 층(6)이 최소한 100미크론의 두께에 도달할 때까지 계속되며, 그 두께에서 그것은 자기-지지(self-support)가 되고 기판을 구성하며, 이것은 이번에는 예를 들면, 에피택시에 대한 기판으로 이용될 수 있다.
바람직하게는, 상기 에피택셜 성장층(6)은 고 성장율 에피택시 성장 기술에 의해 얻어진다.
질화 갈륨의 경우, 특히 적합한 방법은 수소화물 증기상 에피택시(HVPE)이다. 증착은 700℃ 내지 1100℃ 범위의 온도에서 수행된다.
입방 탄화 규소의 경우, 특히 적합한 방법은 냉벽 CVD 반응기에서 수행되는 CVD이다.
층 6은 실질적으로 다층 구조들(7 또는 7')보다 약 10 내지 100배 두껍기 때문에, 에피택셜 성장층(6)에 대한 상기 다층 구조들의 영향은 매우 작다고 생각될 수 있다. 이것은 종래기술의 분석에서 전술한 기판 문제들을 해결했기 때문에, 헤테로- 또는 호모-에피택셜하게 성장된 물질(6)의 매우 높은 품질의 층을 생산한다.
또한, 비록 도면들에는 나타나지 않지만, 미세한 결정핵생성 층(5)은 일반적으로 그것이 침착되는(rest) 기판(7)보다 2배 내지 10배 더 두껍다. 그 결과, 전체적인 구조(7')는 상기 미세한 결정핵생성 층(5)를 구성하는 물질과 동일한 특성을 갖는 것으로 생각될 수 있으며, 그것은 물질(6)의 에피택셜한 성장에 바람직하다.
도 8에 도시한 바와 같이, 지지 기판(1)의 잔여부분(11)은 얇은 지지 층(13)으로부터 탈리된다.
결국, 도 9에 도시한 바와 같이, 바람직하게는, 다층 구조들(7 또는 7')은 예를 들면, 화학적 에칭, 반응성 이온 에칭(RIE) 또는 화학-기계 연마, 또는 상기 기술들의 결합에 의해 에피택셜 성장층(6)으로부터 제거된다. 이것으로 단독 또는 미세한 결정핵생성 층(5)을 가진 에피택셜 성장층(6)을 얻는다.
위에서 기재한 실시에서, 결정핵생성 층(23)은 결정핵생성 기판(2)에서 취약 구역을 형성함으로서 얻었다. 그러나, 추가적인 변형에서, 도면들에 도시하지는 않았지만, 얇은 결정핵생성 층(23)은 다른 방법으로, 유전체 층(31 및 32)을 가지거나 또는 가지지 않은 지지 기판(1) 상으로 취약 구역을 가지지 않는 기판(2)을 결합하고, 이어서 상기 기판(2)의 뒷 면(210)을 공격함에 의해 얻을 수 있다. 공격은 화학적 에칭 단독에 의해 또는 화학적 공격 및/또는 이온 에칭에 이은 분쇄(grinding)에 의해 수행될 수 있다. 이 방법은 당업자에게 BESOI로 알려진 것이며, "인슐레이터 상 실리콘 결합 및 백 에칭"을 의미한다.
제 2 변형 방법은 도 10 내지 도14와 관련하여 아래에 기재한다.
이 방법의 제1 단계는 제1 방법의 도 1 내지 도 4에서 도시한 것과 동일하며 반복하여 기재하지 않는다.
에너지는 도 4에서 도시한 층들의 스택에, 취약 구역(12)을 따라서 지지 기판(1)으로부터 잔여부분(11)의 분리를 일으키기에 충분한 양으로 공급된다. (도 10 참조)
상기 분리는 도 6에서 도시한 단계들에 관련하여 기재한 기술들과 에너지 조건들을 이용하여 수행된다.
상기 분리는 따라서 그 위에 있는 다층 구조(7)의 지지 기판(1)으로부터 잔여부분(11)을 제거하는 것을 주의하지 않고 수행된다.
물질의 층들은 그 후 에피택시에 의해 침착되지만, 그 두께는 약 100㎛ 미만이며, 자기 지지가 아니다. 상기 에피택셜하게 성장된 얇은 층은 도면부호 6'이다.
침착은 제1 실시 형태에 기재된 기술들 중 하나에 의해, 또는 금속 유기 화학 기상 증착(MOCVD)에 의해, 또는 분자 빔 에피택시(MBE)에 의해 수행된다.
그러한 얇은 층은 성분의 활성 부분을 구성할 수 있고, 그것은 그 후, 이후에 최종 성분에 대한 기계적인 기판이 되는 제3 기판 또는 수용 기판으로 이동되어야 한다.
상기 에피택셜하게 성장된 얇은 층(6')을 이동시키는 기술의 한 예는 도 11에 도시된다.
이것은 금속 결합 기술을 이용한다. 이 기술의 설명으로서, 예를 들면, 미국 특허 6 335 263호를 참조할 수 있다.
상기 기술은 에피택셜하게 성장된 얇은 층(6') 상에 금속(81)의 제1 층 및 수용 기판(8) 상으로 금속(82)의 제2 층을 침착하는 것으로 구성된다.
금속 층(81 및 82)은 또한 금속 및/또는 금속 합금의 복수의 중복 층(multiple superimposed layer)으로 교체될 수 있다.
상기 금속은 우수한 결합 및/또는 우수한 전기 전도를 얻고, 및/또는 빛을 반사할 수 있게 하기 위해 선택된다.
금속 층(81 및 82)은 이어서 도 11에 도시한 바와 같이 서로 접촉하여 놓이고, 형성된 인터페이스는 적당한 온도 및 압력에서 처리함으로써 결합된다.
잔여부분(11)은 그 후 얇은 지지 층(13)의 지지 기판(1)으로부터 제거된다. (도 13 참조)
결국, 도 14에 도시한 바와 같이, 다층 구조(7)는 수용 기판(8) 위에 있고, 전도성 구조를 구성할 수 있는 에피택셜 성장층(6')이 얻어질 때까지 제거된다.
변형에서, 도 10 내지 도 14에는 도시되지 않았지만, 두꺼운 에피택셜 성장층(6)의 주입에 대한 전술한 과정들을 이용하여 얇은 결정핵생성 층(23)상 침착된 미세한 결정핵생성 층(5) 위에 얇은 에피택셜 성장층(6')을 침착하는 것 또한 가능하다.
본 발명의 방법에 따라, 기판(1)의 결정핵생성 층(23)은 두꺼운 층(6) 또는 얇은 층(6')의 에피택셜 성장을 수행하기 전에 분리된다. "모조 기판(pseudo-substrate)"은 그리하여, 다층 구조(7, 7')에 의해 형성되어 생성되고, 그리하여 지지 기판(1)의 영향을 받지 않고, 따라서 종래 기술의 결점 없이, 에피택셜 성장층이 만들어지는 것을 가능하게 한다. 다시 말해서, 층(6)은 정확히 평평하고, 크랙(crack)이 나타나지 않으며, 우수한 결정 품질을 가지며, 그 두께가 제한되지 않는다.
본 발명의 방법의 세가지 실시예들을 아래에 기재한다.
실시예 1 : 두꺼운 에피택셜하게 성장된 질화 갈륨 층의 제조
수소를 열적 산화에 의해 얻어진 산화 규소 층(32)을 통해 [111] 실리콘 결정핵생성 기판(2) 안으로 주입하였다.
수소를 또한, 증착에 의해 얻어진 산화 규소 층(31)을 통해, 다결정성 탄화 규소(SiC)로부터 형성된 지지 기판(1) 위에 주입하였다.
실리콘 결정핵생성 기판(2)에 대한 주입 조건들은 120킬로 전자-볼트(keV) 의 에너지 및 5 × 1016H+/cm2의 투여량이었고, SiC 지지 기판(1)에 대해서, 에너지는 95keV 및 투여량은 6 × 1016H+/cm2 이었다.
산화 규소 층(31 및 32)은 그들을 활성화시키고, 분자결합에 의해 그들의 결합을 촉진하기 위하여 화학-기계 연마(CMP)를 하였다.
[111] 실리콘 층의 잔여부분(21)은 그 후 500℃의 온도에서 2 시간동안 어닐링하여 분리되었다. 분리가 취약 구역(12)을 따라서 발생하지 않도록 하기 위해, 실리콘에서 분리를 보증하기 위해 가하는 열 버짓은 탄화 규소에서 분리를 일으키는데 필요한 그것보다 작다는 것을 주목해야 한다.
얻어진 구조는 그 후 HVPE 반응기 안에 놓고, 질화 갈륨(GaN)의 두꺼운 층(6)이 침착되기 바로 전에, 지지 기판의 잔여부분(11)을 분리하였으나, 층들의 스택의 다른 영역으로부터 제거하지 않았다. 상기 분리는 1000℃의 온도에서 30분 동안 어닐링에 의해 수행하였다.
GaN 층의 두께는 수백 미크론으로 측정되었다.
잔여부분(11)을 그 후 제거하였고 다층 구조(7)는 화학적 에칭에 의해 제거하였다.
얻어진 GaN의 두꺼운 층은 매우 우수한 결정학적인 품질을 가졌다.
실시예 2 : 단결정성 입방 탄화 규소의 두꺼운 에피택셜 성장층의 제조
수소를 열적 산화에 의해 얻어진 산화 규소 층(32)을 통해 단결정성 [001] 실리콘 결정핵생성 기판(2) 안으로 주입하였다.
수소를 또한 침착에 의해 얻어진 산화 규소 층(31)을 통해 다결정성 탄화 규소(SiC)로부터 형성된 지지 기판(1) 위에 주입하였다.
실리콘 결정핵생성 기판(2)에 대한 주입 조건들은 120 keV의 에너지 및 5 × 1016H+/cm2의 투여량이었고, SiC 지지 기판(1)에 대해서, 에너지는 95keV 및 투여량은 6 × 1016H+/cm2 이었다.
산화 규소 층(31 및 32)은, 그들을 활성화시키고, 분자결합에 의해 그들의 결합을 증진하기 위하여 화학-기계 연마(CMP)를 하였다.
[001] 실리콘 층으로부터의 잔여부분(21)은 그 후 500℃의 온도에서 2 시간동안 어닐링하여 분리되었다. 분리가 취약 구역(12)을 따라서 발생하지 않도록 하기 위해, 실리콘에서 분리를 보증하기 위해 가하는 열 버짓은 탄화 규소에서 분리를 일으키는데 필요한 그것보다 작다는 것을 주목해야 한다.
[001] 실리콘의 상부 표면(231)은 그 후 화학-기계 연마(CMP) 및 희생 산화 유형 열 처리에 의해 제조하였다.
얻어진 구조는 그 후 냉벽 CVD 반응기 안에 놓고, 입방 탄화 규소의 두꺼운 층을 에피택셜하게 성장시켰다.
입방 탄화 규소(SiC)의 두꺼운 층(6)이 침착되기 바로 전에, SiC 지지 기판의 잔여부분(11)을 분리하였으나, 층들의 스택의 다른 영역으로부터 제거하지 않았다. 상기 분리는 1000℃의 온도에서 30분 동안 어닐링에 의해 수행하였다.
SiC 층의 두께는 수백 미크론으로 측정되었다.
잔여부분(11)을 그 후 제거하였고 다층 구조(7)는 화학적 에칭에 의해 제거하였다.
얻어진 SiC의 두꺼운 층은 매우 우수한 결정학적인 품질을 가졌으며, 두꺼운 탄화 규소 층에서 잔류 응력이 없기 때문에 변형 또는 "휨(bend)" 이 매우 적었다.

Claims (29)

  1. 하기의 단계들을 포함하는 것을 특징으로 하는, 광학, 광전자공학, 또는 전자공학의 분야에서의 적용을 위한 에피택셜 성장층(6,6')의 제조방법.
    a) "지지 기판" 이라고 불리는 제 1 기판(1) 내에 원자 종(atomic species)을 주입하여 그 안에 "얇은 지지 층" 이라고 불리는 얇은 층(13)을 상기 기판의 잔여부분(11)으로부터 구별하는 취약 구역(zone of weakness)(12)을 한정하는 단계;
    b) 상기 얇은 지지층(13)의 빈 표면(130) 위에, 둘 사이의 결합 인터페이스(4)를 실행함에 의해, 상기 에피택셜 성장층(6,6')의 후속 에피택셜 성장을 위한 얇은 결정핵생성(nucleation) 층(23)을 이동시키는 단계로서, 상기 얇은 지지 층(13) 및 상기 얇은 결정핵생성 층(23)의 두께가 각각 10 nm ~ 10 ㎛인 것인 단계;
    c) 상기 얇은 지지층(13)이 상기 잔여부분(11)에 접촉되는 것을 유지한 채, 대응하는 취약 구역(12)을 따라서, 지지 기판(1)의 잔여부분(11)을 분리하는 단계;
    d) 상기 에피택셜 성장층(6,6')을 상기 결정핵생성 층(23) 상에서 에피택시에 의해 성장시키는 단계;및
    e) 얇은 지지 층(13)으로부터 지지 기판(1)의 잔여부분(11)을 제거하는 단계.
  2. 제 1항에 있어서, 얇은 결정핵생성 층(23)을 이동시키는 단계 b)는 다음과 같이 수행되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
    - "결정핵생성 기판"이라고 불리는 제2 기판(2) 내에 원자 종을 주입하여 그 안에 상기 기판의 잔여부분(21)로부터의 상기 얇은 결정핵생성 층(23)을 구별하는 취약 구역(22)을 한정하고, 이어서
    - 두 기판(1,2)을 서로 결합시켜서(bonding two substrate one against the other), 그들 각각의 얇은 지지체(13) 및 결정핵생성 층(23)이 서로 마주보도록 위치시키고, 또한
    - 대응하는 취약 구역(22)을 따라서 결정핵생성 기판(2)의 잔여부분(21)을 분리하고;
    두 주입(implantation)에 대한 파라미터는, 상기 지지 기판(1) 및 상기 결정핵생성 기판(2)을 구성하는 물질들의 쌍의 성질과 결합되었을 때, 후속의 취약 구역(12)을 따른 잔여부분(11)의 분리를 수행하는데 제공되는 에너지 버짓(energy budget)이, 상기 분리에 선행하는 모든 단계들 동안 제공된 누적된 에너지 버짓보다 크도록 선택됨.
  3. 제 2항에 있어서, 두 주입에 대한 파라미터는, 상기 지지 기판(1) 및 상기 결정핵생성 기판(2)을 구성하는 물질들의 성질과 결합되었을 때, 후속의 취약 구역(12)을 따른 잔여부분(11)의 분리를 수행하는데 제공되는 열 버짓이, 상기 분리에 선행하는 모든 단계들 동안 제공된 누적된 열 버짓보다 크도록 선택되며, 분리 단계는 가열에 의해 수행되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  4. 제 1항 또는 제 2항에 있어서, 결정핵생성 기판(2)의 잔여부분(21) 또는 지지 기판(1)의 잔여부분(11)은 기계적 기원, 광학적 기원, 화학적 기원 또는 이들의 조합의 에너지를 추가 적용함에 의해 분리되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  5. 제 1항에 있어서, 얇은 결정핵생성 층(23)을 이동시키는 단계 b)는 다음과 같이 수행되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
    - "결정핵생성 기판" 이라고 불리는 제 2 기판(2)을 상기 얇은 지지 층(13) 위에 결합시키고,
    - 상기 얇은 결정핵생성 층(23)을 얻기 위해, 랩핑(lapping), 화학적 에칭, 이온 에칭, 또는 그 조합에 의하여, 상기 기판(2)의 두께를 그것의 뒷면(210)으로부터 감소시킴.
  6. 제 1항에 있어서, 두 얇은 지지체(13) 및 결정핵생성 층(23)들의 결합은 하나 이상의, 결합 물질의 중간층(31,32)에 의해 수행하는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  7. 제 6항에 있어서, 상기 결합 물질의 중간층(31,32)은 유전체 물질로 이루어지는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  8. 제 7항에 있어서, 상기 유전체 물질(31,32)은 산화 규소, 질화 규소, 및 산질화(oxynitride) 규소에서 선택되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  9. 제 1항 또는 제 6항에 있어서, 두 개의 얇은 지지체(13) 및 결정핵생성 층(23)의 결합은, 서로 직접, 또는 하나 이상의, 결합 물질의 중간층(31,32)의 존재 하에, 분자 결합에 의해 수행되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  10. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 에피택셜 성장층(6,6')을 에피택셜하게 성장시키는 d) 단계 전에, 상기 얇은 결정핵생성 층(23) 상에 결정핵생성 층(5)을 형성하는 것을 포함하는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  11. 제 10항에 있어서, 상기 결정핵생성 층(5)은 금속 유기 화학 기상 증착(MOCVD)에 의해, 수소화물 증기상 에피택시(VHPE)에 의해, 분자 빔 에피택시(MBE)에 의해, 음극 스퍼터링 침착(cathod sputtering deposition)에 의해, 에피택셜 측면 과도 성장(ELOG) 또는 펜데오-에피택시(pendeo-epitaxy)에 의해 제조되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  12. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 방법은 에피택셜 성장층과 함께 일체로(integral) 남아있는 얇은 지지 층(13), 얇은 결정핵생성 층(23), 및 존재하는 경우 유전체 물질(31,32)의 층 또는 층들을 제거하는 추가적인 단계를 포함하는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  13. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 상기 에피택셜 성장층(6,6')은 와이드밴드갭(WBG, wide band gap) 반도체 물질로부터 제조되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  14. 제 13항에 있어서, 상기 에피택셜 성장층(6,6')은 질화 갈륨으로부터 제조되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  15. 제 13항에 있어서, 상기 에피택셜 성장층(6,6')은 입방 탄화 규소로부터 제조되는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  16. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 에피택셜 성장층(6,6')은 자기-지지 층(self-support layer)을 구성하는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  17. 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 또는 제8항 중 어느 한 항에 있어서, 단계 d)의 마지막에서 얻어진 에피택셜 성장층(6')은 자기-지지되지 않고, 상기 방법은 d) 단계 및 e) 단계 사이에서 수행되는 하기의 추가적인 단계들:
    - 상기 에피택셜 성장층(6') 위로 제1 금속 층(81)을, 그리고 "수용(acceptor) 기판" 이라 불리는 제3 기판(8) 위로 제2 금속 층(82)을 적용하는 단계,
    - 두 금속층들(81,82)을 서로 접촉시켜서 놓고 그들을 함께 결합시키는 단계,
    을 포함하여, 단계 e)의 마지막에서 수용(acceptor) 기판(8) 위로 이동된, 에피택셜 성장층(6')을 얻는 것을 특징으로 하는 에피택셜 성장층의 제조방법.
  18. 하기의 단계들을 포함하는 것을 특징으로 하는, 광학, 광전자공학, 또는 전자공학의 분야에서의 적용을 위한 에피택셜 성장층(6,6')의 제조에 사용할 목적의 에피택시 지지 기판(9,9')의 제조방법.
    ⅰ) "지지 기판"이라고 불리는 제1 기판(1) 내에 원자 종(atomic species)을 주입하여, 그 안에 상기 기판의 잔여부분(11)으로부터 "얇은 지지 층"이라고 불리는 얇은 층(13)을 구별하는, 그리고 상기 얇은 필름(13) 및 상기 잔여부분(11)이 그것을 따라 분리 가능한, 취약 구역(12)을 한정하는 단계;
    ⅱ) 상기 에피택시 지지 기판(9,9')을 얻기 위해, 상기 얇은 지지층(13)의 빈 표면(130)상으로, 상기 에피택셜 성장층(6,6')의 후속 에피택셜 성장을 위한 얇은 결정핵생성 층(23)을 이동시키는 단계로서, 둘 사이의 결합 인터페이스(4)를 부여함에 의해 수행되고, 상기 얇은 지지 층(13) 및 상기 얇은 결정핵생성 층(23)의 두께는 각각 10 nm ~ 10 ㎛인 것인 단계.
  19. 제 18항에 있어서, 얇은 결정핵생성 층(23)을 이동하는 단계 ii)는 다음과 같이 수행되는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
    - "결정핵생성 기판"이라고 불리는 제2 기판(2) 내에 원자 종을 주입하여 그 안에 그 기판의 잔여부분(21)으로부터의 상기 얇은 결정핵생성 층(23)을 구별하는 취약 구역(22)을 한정하는 단계, 이어서
    - 두 기판(1,2)을 서로 결합시켜서(bonding one against the other), 두 기판 각각의 얇은 지지층(13) 및 결정핵생성 층(23)들이 서로 마주보도록 위치시고, 또한
    - 대응하는 취약 구역(22)을 따라서 결정핵생성 기판(2)의 잔여부분(21)을 분리하고;
    두 주입에 대한 파라미터는, 상기 지지 기판(1) 및 상기 결정핵생성 기판(2)을 구성하는 물질들의 쌍의 성질과 결합되었을 때, 분리를 수행하는데 제공되는 에너지 버짓이 상기 분리에 선행하는 모든 단계들 동안 제공된 누적된 에너지 버짓보다 큰 것을 조건으로 취약 구역(12)을 따른 후속의 잔여부분(11)의 분리가 가능하도록 선택됨.
  20. 제 18항에 있어서, 얇은 결정핵생성 층(23)을 이동시키는 단계 ⅱ)는 다음과 같이 수행되는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
    - "결정핵생성 기판" 이라고 불리는 제 2 기판(2)을 상기 얇은 지지 층(13) 위에 결합시키고,
    - 상기 얇은 결정핵생성 층(23)을 얻기 위해 랩핑(lapping), 화학적 에칭, 이온 에칭, 또는 그 조합에 의하여, 상기 기판(2)의 두께를 기판의 뒷면(210)으로부터 감소시킴.
  21. 제 18항에 있어서, 두 얇은 지지체(13) 및 결정핵생성(23) 층들의 결합은, 유전체 물질과 같은, 하나 이상의, 결합 물질의 중간층(31,32)에 의해 수행하는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
  22. 제 21항에 있어서, 상기 유전체 물질(31,32)은 산화 규소, 질화 규소, 및 산질화 규소에서 선택되는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
  23. 제 18항 내지 제 22항 중 어느 한 항에 있어서, 두 개의 얇은 지지체(13) 및 결정핵생성 층(23)들의 결합은, 서로 직접, 또는 하나 이상의, 결합 물질의 중간층(31,32)의 존재 하에, 분자 결합에 의해 수행되는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
  24. 제 18항 내지 제 22항 중 어느 한 항에 있어서, 상기 얇은 결정핵생성 층(23) 위에 결정핵생성 층(5)을 형성하는 단계들을 포함하는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
  25. 제 24항에 있어서, 상기 결정핵생성 층(5)은 금속 유기 화학 기상 증착(MOCVD)에 의해, 수소화물 증기상 에피택시(VHPE)에 의해, 분자 빔 에피택시(MBE)에 의해, 음극 스퍼터링 침착에 의해, 에피택셜 측면 과도 성장(ELOG) 또는 펜데오-에피택시에 의해 제조되는 것을 특징으로 하는 에피택시 지지 기판의 제조방법.
  26. 광학, 광전자공학, 또는 전자공학의 분야에서의 적용을 위한 에피택셜 성장층(6,6')의 제조에 사용할 목적의 에피택시 지지 기판(9,9')으로서,
    - "지지 기판"이라 불리는 제 1 기판(1)으로서, 상기 기판(1)의 잔여부분(11)으로부터의 "얇은 지지 층"이라 불리는 얇은 층(13)을 구별하는 취약 구역(12)을 포함하는 제 1 기판(1), 및
    - 상기 에피택셜 성장층(6,6')의 후속의 에피택셜한 성장을 위한 결정핵생성 층(23),
    을 적어도 포함하며, 상기 결정핵생성 층(23)은 상기 지지 필름(13)에 직접 또는, 유전체 물질과 같은 하나 이상의, 결합 물질의 중간층(31,32)에 의해 결합되고, 상기 얇은 지지 층(13) 및 상기 얇은 결정핵생성 층(23)의 두께는 각각 10 nm ~ 10 ㎛인 것을 특징으로 하는 에피택시 지지 기판(9,9').
  27. 제 26항에 있어서, 상기 결정핵생성 층(23)은 결정핵생성 층(5)으로 덮인 것을 특징으로 하는 에피택시 지지 기판(9').
  28. 제 26항 또는 제27항에 있어서, 지지 기판(1)은 실리콘, 사파이어, 다결정성 탄화 규소, 6H 또는 4H 단결정성 탄화 규소, 질화 갈륨(GaN), 질화 알루미늄(AlN), 및 산화 아연(ZnO)에서 선택된 물질로 만들어지는 것을 특징으로 하는 에피택시 지지 기판(9,9').
  29. 제 26항 또는 제27항에 있어서, 결정핵생성 층(23)은 질화 갈륨(GaN), 실리콘(Si), 탄화 규소(SiC), 사파이어, 다이아몬드, 비소화 갈륨(AsGa), 및 질화 알루미늄(AlN)에서 선택된 물질로 만들어지는 것을 특징으로 하는 에피택시 지지 기판(9,9').
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
DE102004061865A1 (de) * 2004-09-29 2006-03-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Dünnfilmhalbleiterchips
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
KR20080086899A (ko) * 2005-12-27 2008-09-26 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
US20100052064A1 (en) * 2006-07-20 2010-03-04 Agency For Science, Technology And Research Method for straining a semiconductor wafer and a wafer substrate unit used therein
US20080050889A1 (en) * 2006-08-24 2008-02-28 Applied Materials, Inc. Hotwall reactor and method for reducing particle formation in GaN MOCVD
US9059247B2 (en) * 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
FR2917232B1 (fr) * 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2009063288A1 (en) * 2007-11-15 2009-05-22 S.O.I.Tec Silicon On Insulator Technologies Semiconductor structure having a protective layer
JP2009141093A (ja) 2007-12-06 2009-06-25 Toshiba Corp 発光素子及び発光素子の製造方法
FR2926672B1 (fr) 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication de couches de materiau epitaxie
FR2926674B1 (fr) * 2008-01-21 2010-03-26 Soitec Silicon On Insulator Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
US7749884B2 (en) * 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
EP2294607A2 (en) * 2008-05-17 2011-03-16 Astrowatt, Inc. Method of forming an electronic device using a separation technique
US9048169B2 (en) * 2008-05-23 2015-06-02 Soitec Formation of substantially pit free indium gallium nitride
CN102131957A (zh) * 2008-08-28 2011-07-20 硅绝缘体技术有限公司 基于紫外线吸收的监测器和对氯化物气流的控制
JP5115735B2 (ja) * 2008-09-04 2013-01-09 富士電機株式会社 炭化珪素半導体基板とその製造方法
JP4866935B2 (ja) 2009-04-28 2012-02-01 株式会社沖データ 立方晶炭化ケイ素単結晶薄膜の製造方法及び半導体装置
US20110048517A1 (en) * 2009-06-09 2011-03-03 International Business Machines Corporation Multijunction Photovoltaic Cell Fabrication
US8802477B2 (en) * 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
US20100310775A1 (en) * 2009-06-09 2010-12-09 International Business Machines Corporation Spalling for a Semiconductor Substrate
US8703521B2 (en) * 2009-06-09 2014-04-22 International Business Machines Corporation Multijunction photovoltaic cell fabrication
US8633097B2 (en) 2009-06-09 2014-01-21 International Business Machines Corporation Single-junction photovoltaic cell
US20110089429A1 (en) * 2009-07-23 2011-04-21 Venkatraman Prabhakar Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes
US8361890B2 (en) 2009-07-28 2013-01-29 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
WO2011020124A2 (en) * 2009-08-14 2011-02-17 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof
WO2011066485A2 (en) * 2009-11-25 2011-06-03 Gigasi Solar, Inc. Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers
EP2330697A1 (en) * 2009-12-07 2011-06-08 S.O.I.Tec Silicon on Insulator Technologies Semiconductor device having an InGaN layer
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
FR2957716B1 (fr) * 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
US8536022B2 (en) * 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US8822817B2 (en) 2010-12-03 2014-09-02 The Boeing Company Direct wafer bonding
CN102610705A (zh) * 2011-01-24 2012-07-25 鸿富锦精密工业（深圳）有限公司 氮化镓基板的制作方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
RU2469433C1 (ru) * 2011-07-13 2012-12-10 Юрий Георгиевич Шретер Способ лазерного отделения эпитаксиальной пленки или слоя эпитаксиальной пленки от ростовой подложки эпитаксиальной полупроводниковой структуры (варианты)
US8735219B2 (en) * 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
FR2995446A1 (fr) * 2012-09-07 2014-03-14 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant au moins deux interfaces
FR2995445B1 (fr) * 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
WO2014066740A1 (en) * 2012-10-26 2014-05-01 Element Six Technologies Us Corporation Semiconductor devices with improved reliability and operating life and methods of manufacturing the same
US9252008B2 (en) * 2013-01-11 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US20140264456A1 (en) * 2013-03-15 2014-09-18 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device
DE102013212173B4 (de) * 2013-06-26 2016-06-02 Robert Bosch Gmbh MEMS-Bauelement mit einer auslenkbaren Membran und einem feststehenden Gegenelement sowie Verfahren zu dessen Herstellung
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
CN107750400A (zh) * 2015-06-19 2018-03-02 Qmat股份有限公司 接合和释放层转移工艺
US11289593B2 (en) * 2015-07-31 2022-03-29 Infineon Technologies Austria Ag Breakdown resistant HEMT substrate and device
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10186630B2 (en) * 2016-08-02 2019-01-22 QMAT, Inc. Seed wafer for GaN thickening using gas- or liquid-phase epitaxy
FR3062398B1 (fr) * 2017-02-02 2021-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la croissance d'un film bidimensionnel de structure cristalline hexagonale
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10332876B2 (en) * 2017-09-14 2019-06-25 Infineon Technologies Austria Ag Method of forming compound semiconductor body
CN108365083B (zh) * 2018-02-07 2022-03-08 济南晶正电子科技有限公司 用于声表面波器件的复合压电衬底的制造方法
FR3079659B1 (fr) * 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
CN112018025A (zh) * 2019-05-31 2020-12-01 中国科学院上海微系统与信息技术研究所 Ⅲ-ⅴ族化合物半导体异质键合结构的制备方法
KR102447403B1 (ko) * 2020-06-30 2022-09-26 김승호 구조개선형 레이스웨이 조이너
FR3114910A1 (fr) * 2020-10-06 2022-04-08 Soitec Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3114909B1 (fr) * 2020-10-06 2023-03-17 Soitec Silicon On Insulator Procédé de fabrication d’un substrat pour la croissance épitaxiale d’une couche d’un alliage III-N à base de gallium
FR3116652A1 (fr) * 2020-11-26 2022-05-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’un composant comprenant une couche en matériau monocristallin compatible avec des budgets thermiques élevés
CN112820634B (zh) * 2021-01-14 2024-01-16 镓特半导体科技（上海）有限公司 半导体结构、自支撑氮化镓层及其制备方法
TWI785763B (zh) * 2021-08-27 2022-12-01 合晶科技股份有限公司 複合基板及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043112A2 (fr) * 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607720A (ja) * 1983-06-28 1985-01-16 Nec Corp エピタキシヤル成長方法
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US5147808A (en) * 1988-11-02 1992-09-15 Universal Energy Systems, Inc. High energy ion implanted silicon on insulator structure
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
US5024723A (en) * 1990-05-07 1991-06-18 Goesele Ulrich M Method of producing a thin silicon on insulator layer by wafer bonding and chemical thinning
US5270246A (en) * 1991-06-18 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method of semiconductor multi-layer film and semiconductor laser
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
DE69331816T2 (de) * 1992-01-31 2002-08-29 Canon Kk Verfahren zur Herstellung eines Halbleitersubstrats
JP3214631B2 (ja) * 1992-01-31 2001-10-02 キヤノン株式会社 半導体基体及びその作製方法
US5229305A (en) * 1992-02-03 1993-07-20 Motorola, Inc. Method for making intrinsic gettering sites in bonded substrates
US5213986A (en) * 1992-04-10 1993-05-25 North American Philips Corporation Process for making thin film silicon-on-insulator wafers employing wafer bonding and wafer thinning
US5244817A (en) * 1992-08-03 1993-09-14 Eastman Kodak Company Method of making backside illuminated image sensors
US5310451A (en) * 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
JPH1027893A (ja) * 1993-10-29 1998-01-27 Amer Fib Inc 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するｓｏｉウエーハ上に設けられた集積回路（ｉｃ）装置
JP2980497B2 (ja) * 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
JP3257580B2 (ja) * 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
EP0757377B1 (en) * 1995-08-02 2003-04-09 Canon Kabushiki Kaisha Semiconductor substrate and fabrication method for the same
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US6809010B1 (en) * 1996-02-29 2004-10-26 Kyocera Corporation Sapphire single crystal, semiconductor laser diode using the same for substrate, and method for manufacturing the same
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JPH10223496A (ja) * 1997-02-12 1998-08-21 Ion Kogaku Kenkyusho:Kk 単結晶ウエハおよびその製造方法
US6143628A (en) * 1997-03-27 2000-11-07 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
KR20010021494A (ko) * 1997-07-03 2001-03-15 추후제출 에피택셜 증착에 의한 프리 스탠딩 기판의 제조를 위한열적 부정합 보정
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
DE19803013B4 (de) * 1998-01-27 2005-02-03 Robert Bosch Gmbh Verfahren zum Ablösen einer Epitaxieschicht oder eines Schichtsystems und nachfolgendem Aufbringen auf einen alternativen Träger
FR2774214B1 (fr) * 1998-01-28 2002-02-08 Commissariat Energie Atomique PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI
US6540827B1 (en) * 1998-02-17 2003-04-01 Trustees Of Columbia University In The City Of New York Slicing of single-crystal films using ion implantation
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US20020089016A1 (en) * 1998-07-10 2002-07-11 Jean-Pierre Joly Thin layer semi-conductor structure comprising a heat distribution layer
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
JP4365920B2 (ja) * 1999-02-02 2009-11-18 キヤノン株式会社 分離方法及び半導体基板の製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
FR2798224B1 (fr) * 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
TW452866B (en) * 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
US6335263B1 (en) * 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
FR2807074B1 (fr) * 2000-04-03 2002-12-06 Soitec Silicon On Insulator Procede et dispositif de fabrication de substrats
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2835096B1 (fr) * 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP3729065B2 (ja) * 2000-12-05 2005-12-21 日立電線株式会社 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
JP4127463B2 (ja) * 2001-02-14 2008-07-30 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の結晶成長方法及びｉｉｉ族窒化物系化合物半導体発光素子の製造方法
JP4633962B2 (ja) * 2001-05-18 2011-02-16 日亜化学工業株式会社 窒化物半導体基板の製造方法
JP2003068654A (ja) * 2001-08-27 2003-03-07 Hoya Corp 化合物単結晶の製造方法
JP2003095798A (ja) * 2001-09-27 2003-04-03 Hoya Corp 単結晶基板の製造方法
US20030230778A1 (en) * 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉ基板の製造方法および半導体装置
JP2004247610A (ja) * 2003-02-14 2004-09-02 Canon Inc 基板の製造方法
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
EP1484794A1 (en) * 2003-06-06 2004-12-08 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a carrier substrate
US7261777B2 (en) * 2003-06-06 2007-08-28 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating an epitaxial substrate
FR2857982B1 (fr) * 2003-07-24 2007-05-18 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
US7538010B2 (en) * 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
DE602004013163T2 (de) * 2004-11-19 2009-05-14 S.O.I. Tec Silicon On Insulator Technologies S.A. Verfahren zur Herstellung eines Germanium-On-Insulator-Wafers (GeOI)
US20080087881A1 (en) * 2004-11-24 2008-04-17 Kazumasa Ueda Semiconductor Multilayer Substrate, Method For Producing Same And Light-Emitting Device
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
US7361528B2 (en) * 2005-02-28 2008-04-22 Sharp Laboratories Of America, Inc. Germanium infrared sensor for CMOS imagers
US20070117350A1 (en) * 2005-08-03 2007-05-24 Memc Electronic Materials, Inc. Strained silicon on insulator (ssoi) with layer transfer from oxidized donor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043112A2 (fr) * 2000-11-27 2002-05-30 S.O.I.Tec Silicon On Insulator Technologies Procede de fabrication d'un substrat

Also Published As

Publication number Publication date
FR2857983A1 (fr) 2005-01-28
CN1826433A (zh) 2006-08-30
US8216368B2 (en) 2012-07-10
EP1660702A1 (en) 2006-05-31
US7601217B2 (en) 2009-10-13
US20060076559A1 (en) 2006-04-13
CN100393922C (zh) 2008-06-11
WO2005014896A1 (en) 2005-02-17
KR20060052881A (ko) 2006-05-19
EP1660702B1 (en) 2007-09-12
JP2006528593A (ja) 2006-12-21
TWI310795B (en) 2009-06-11
DE602004008941T2 (de) 2008-05-08
TW200516180A (en) 2005-05-16
US20090321884A1 (en) 2009-12-31
DE602004008941D1 (de) 2007-10-25
FR2857983B1 (fr) 2005-09-02
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